JPH0424888B2 - - Google Patents
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- Publication number
- JPH0424888B2 JPH0424888B2 JP57061328A JP6132882A JPH0424888B2 JP H0424888 B2 JPH0424888 B2 JP H0424888B2 JP 57061328 A JP57061328 A JP 57061328A JP 6132882 A JP6132882 A JP 6132882A JP H0424888 B2 JPH0424888 B2 JP H0424888B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- output
- reset
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000007493 shaping process Methods 0.000 claims description 7
- 230000001052 transient effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Description
【発明の詳細な説明】
本発明は集積回路のリセツト処理回路に関し、
特に電源投入時における集積回路の初期設定を専
用のリセツト端子を用いずに実現した集積回路に
関するものである。
特に電源投入時における集積回路の初期設定を専
用のリセツト端子を用いずに実現した集積回路に
関するものである。
一般に集積回路（以下ICという）、特にデイジ
タルICにおいては、電源投入時にIC内部を初期
設定（パワーオンリセツト）する必要がある。従
来この初期設定は、例えば第１図に示すように
IC１０にパワーオンリセツト専用端子RESETを
設け、この端子にパワーオンリセツト用外部回路
（積分回路）１１を介してIC電源電圧Vccを印加
して例えば第２図に示すように立上りのゆるやか
な電圧波形がパワーオンリセツト専用端子
RESETに加わるようにし、この電圧波形とリセ
ツト検出レベル3lとをIC内部で比較することによ
り第２図に示すようなリセツトパルスを生成し、
これをIC内各部に供給することで実現している。
ここで、パワーオンリセツト専用端子RESETは
文字通り初期設定専用の端子であり、他の目的に
は使用できないものであつた。
タルICにおいては、電源投入時にIC内部を初期
設定（パワーオンリセツト）する必要がある。従
来この初期設定は、例えば第１図に示すように
IC１０にパワーオンリセツト専用端子RESETを
設け、この端子にパワーオンリセツト用外部回路
（積分回路）１１を介してIC電源電圧Vccを印加
して例えば第２図に示すように立上りのゆるやか
な電圧波形がパワーオンリセツト専用端子
RESETに加わるようにし、この電圧波形とリセ
ツト検出レベル3lとをIC内部で比較することによ
り第２図に示すようなリセツトパルスを生成し、
これをIC内各部に供給することで実現している。
ここで、パワーオンリセツト専用端子RESETは
文字通り初期設定専用の端子であり、他の目的に
は使用できないものであつた。
本発明はこのようなパワーオンリセツト専用端
子をなくし、ICの端子数を削減することを目的
としている。
子をなくし、ICの端子数を削減することを目的
としている。
ICのなかには、モード設定端子のようにハイ
レベル“１”またはロウレベル“０”に固定され
て使用される端子を有するものがある。従来、そ
のような端子は、例えば第３図Ａに示すように
IC電源電圧Vccに接続して“１”に固定するか或
は第３図Ｂに示すように接地して“０”に固定し
ていたが、本発明はこのような端子を利用してパ
ワーオンリセツトし得るようにしたものであり、
以下実施例について詳細に説明する。
レベル“１”またはロウレベル“０”に固定され
て使用される端子を有するものがある。従来、そ
のような端子は、例えば第３図Ａに示すように
IC電源電圧Vccに接続して“１”に固定するか或
は第３図Ｂに示すように接地して“０”に固定し
ていたが、本発明はこのような端子を利用してパ
ワーオンリセツトし得るようにしたものであり、
以下実施例について詳細に説明する。
第４図は本発明実施例の要部回路図であり、１
０はIC、４０は時定数回路、Ｒは抵抗、Ｃはコ
ンデンサ、４１はモード設定端子、４２は波形整
形回路たとえばシユミツトトリガバツフア、４３
は同相遅延回路、４４は排他的論理和回路、ａ〜
ｄは各部の信号である。IC電源とモード設定端
子４１間に、抵抗ＲとコンデンサＣとから成る時
定数回路４０が外付けされ、IC１０内部に、モ
ード設定端子４１の入力信号を波形整形するシユ
ミツトトリガバツフア４２と、その出力を所定時
間だけ遅延させる同相遅延回路４３と、この出力
とシユミツトトリガバツフア４２の出力との排他
的論理和をとる排他的論理和回路４４とが設けら
れ、シユミツトトリガバツフア４２の出力が図示
しないモード切換回路へ出力され、排他的論理和
回路４４の出力がパワーオンリセツトパルスとし
てIC内各部に供給される。上記モード設定端子
４１はIC１０の動作モードを外部から設定する
為のもので、１つのICを何種類かの用途に使う
場合に必要となる端子であり、“１”又は“０”
のいずれかに固定されて使用される。
０はIC、４０は時定数回路、Ｒは抵抗、Ｃはコ
ンデンサ、４１はモード設定端子、４２は波形整
形回路たとえばシユミツトトリガバツフア、４３
は同相遅延回路、４４は排他的論理和回路、ａ〜
ｄは各部の信号である。IC電源とモード設定端
子４１間に、抵抗ＲとコンデンサＣとから成る時
定数回路４０が外付けされ、IC１０内部に、モ
ード設定端子４１の入力信号を波形整形するシユ
ミツトトリガバツフア４２と、その出力を所定時
間だけ遅延させる同相遅延回路４３と、この出力
とシユミツトトリガバツフア４２の出力との排他
的論理和をとる排他的論理和回路４４とが設けら
れ、シユミツトトリガバツフア４２の出力が図示
しないモード切換回路へ出力され、排他的論理和
回路４４の出力がパワーオンリセツトパルスとし
てIC内各部に供給される。上記モード設定端子
４１はIC１０の動作モードを外部から設定する
為のもので、１つのICを何種類かの用途に使う
場合に必要となる端子であり、“１”又は“０”
のいずれかに固定されて使用される。
第５図は第４図示回路を動作させた場合におけ
る各部の信号波形の一例を示す線図であり、IC
電源が投入されると、IC電源電圧Vccは急峻に
“０”から“１”へ立上がるが、時定数回路４０
の働きでモード設定端子４１へは第５図Ａに示す
ような信号波形が印加され、シユミツトトリガバ
ツフア４２の出力ｂ、即ちモード切換信号は第５
図Ｂに示すように最終的に“１”に固定される。
また、シユミツトトリガバツフア４２の出力ｂを
所定時間（この時間はリセツトパルスのパルス幅
で決定される）だけ遅延する同相遅延回路４３の
出力ｃは第５図Ｃに示すものとなり、この出力ｃ
とシユミツトトリガバツフア４２の出力ｂとの排
他的論理和出力ｄ、即ちパワーオンリセツトパル
スは第５図Ｄに示すものとなる。
る各部の信号波形の一例を示す線図であり、IC
電源が投入されると、IC電源電圧Vccは急峻に
“０”から“１”へ立上がるが、時定数回路４０
の働きでモード設定端子４１へは第５図Ａに示す
ような信号波形が印加され、シユミツトトリガバ
ツフア４２の出力ｂ、即ちモード切換信号は第５
図Ｂに示すように最終的に“１”に固定される。
また、シユミツトトリガバツフア４２の出力ｂを
所定時間（この時間はリセツトパルスのパルス幅
で決定される）だけ遅延する同相遅延回路４３の
出力ｃは第５図Ｃに示すものとなり、この出力ｃ
とシユミツトトリガバツフア４２の出力ｂとの排
他的論理和出力ｄ、即ちパワーオンリセツトパル
スは第５図Ｄに示すものとなる。
以上の実施例は、モード設定端子４１を“１”
に固定して使用する場合のものであり、モード設
定端子４１を“０”に固定する場合には、第４図
の時定数回路４０に代え、例えば第６図に示すよ
うな微分回路を使用すれば良い。第７図は第６図
示回路を時定数回路４０に使用した場合における
第４図示回路各部の信号波形の一例を示す線図で
あり、同図Ａは時定数回路の出力ａで、電源投入
直後にモード設定端子４１の固定レベル“０”と
は反対レベル“１”から固定レベル“０”へ変化
する過渡信号波が発生する。また同図Ｂ，Ｃ，Ｄ
はそれぞれシユミツトトリガバツフア４２、同相
遅延回路４３、排他的論理和回路４４の出力を示
している。
に固定して使用する場合のものであり、モード設
定端子４１を“０”に固定する場合には、第４図
の時定数回路４０に代え、例えば第６図に示すよ
うな微分回路を使用すれば良い。第７図は第６図
示回路を時定数回路４０に使用した場合における
第４図示回路各部の信号波形の一例を示す線図で
あり、同図Ａは時定数回路の出力ａで、電源投入
直後にモード設定端子４１の固定レベル“０”と
は反対レベル“１”から固定レベル“０”へ変化
する過渡信号波が発生する。また同図Ｂ，Ｃ，Ｄ
はそれぞれシユミツトトリガバツフア４２、同相
遅延回路４３、排他的論理和回路４４の出力を示
している。
以上説明したように、本発明は、“１”又は
“０”のいずれかに固定されて使用される外部端
子を有する集積回路において、その外部端子を最
終的に“１”又は“０”に固定すると共に電源投
入時に固定レベルとは反対レベルから固定レベル
へ変化する過渡信号波を発生する時定数回路、た
とえば積分回路または微分回路を設け、且つ、
IC内部に、その外部端子に加わる信号を波形整
形する波形整形回路と、この波形整形回路出力及
びその遅延出力を入力とする排他的論理和回路と
を設け、この排他的論理和回路出力をパワーオン
リセツトパルスに利用したものであり、電源投入
時における集積回路の初期設定をそれ専用の端子
を用いずに実現できるから、端子数の削減、端子
の効率的な使用が可能となるものである。従つ
て、本発明を、例えば多数の市販ICを組み合わ
せた回路（システム）をカスタムIC化して１つ
のICで構成する場合等に適用すれば、従来たと
えば17本の端子が必要であつたものが16本で済み
安価な16ピンパツケージが使用し得るといつた等
の効果が得られ、非常に有効である。
“０”のいずれかに固定されて使用される外部端
子を有する集積回路において、その外部端子を最
終的に“１”又は“０”に固定すると共に電源投
入時に固定レベルとは反対レベルから固定レベル
へ変化する過渡信号波を発生する時定数回路、た
とえば積分回路または微分回路を設け、且つ、
IC内部に、その外部端子に加わる信号を波形整
形する波形整形回路と、この波形整形回路出力及
びその遅延出力を入力とする排他的論理和回路と
を設け、この排他的論理和回路出力をパワーオン
リセツトパルスに利用したものであり、電源投入
時における集積回路の初期設定をそれ専用の端子
を用いずに実現できるから、端子数の削減、端子
の効率的な使用が可能となるものである。従つ
て、本発明を、例えば多数の市販ICを組み合わ
せた回路（システム）をカスタムIC化して１つ
のICで構成する場合等に適用すれば、従来たと
えば17本の端子が必要であつたものが16本で済み
安価な16ピンパツケージが使用し得るといつた等
の効果が得られ、非常に有効である。
第１図、第２図及び第３図は従来の集積回路の
説明図、第４図は本発明実施例の要部回路図、第
５図はその動作説明図、第６図は時定数回路の別
の構成例を示す回路図、第７図は第６図示時定数
回路を使用した場合における第４図示回路の動作
説明図である。 １０はIC、４０は時定数回路、４１はモード
設定端子、４２はシユミツトトリガバツフア、４
３は同相遅延回路、４４は排他的論理和回路であ
る。
説明図、第４図は本発明実施例の要部回路図、第
５図はその動作説明図、第６図は時定数回路の別
の構成例を示す回路図、第７図は第６図示時定数
回路を使用した場合における第４図示回路の動作
説明図である。 １０はIC、４０は時定数回路、４１はモード
設定端子、４２はシユミツトトリガバツフア、４
３は同相遅延回路、４４は排他的論理和回路であ
る。
Claims (1)
- １ 入力信号レベルをハイレベルまたはロウレベ
ルのいずれかに固定して使用する外部端子を有
し、該外部端子に与えられるレベルに対応した動
作を行う集積回路のリセツト処理回路において、
前記外部端子を最終的に一方のレベルに固定する
とともに電源投入直後に固定レベルとは反対レベ
ルから固定レベルへ変化する過渡信号波を発生し
て前記外部端子に加える時定数回路と、前記外部
端子の入力信号を波形整形する波形整形回路と、
前記集積回路の内部に設けられ、該波形整形回路
の出力に基づきリセツトパルスを形成する回路と
を備え、前記波形整形回路の出力を前記外部端子
の固定レベル出力とし、前記リセツトパルスを作
成する回路の出力をパワーオンリセツトパルスと
して前記外部端子をリセツト用端子と兼用したこ
とを特徴とする集積回路リセツト処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132882A JPS58178629A (ja) | 1982-04-13 | 1982-04-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132882A JPS58178629A (ja) | 1982-04-13 | 1982-04-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178629A JPS58178629A (ja) | 1983-10-19 |
| JPH0424888B2 true JPH0424888B2 (ja) | 1992-04-28 |
Family
ID=13167956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132882A Granted JPS58178629A (ja) | 1982-04-13 | 1982-04-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178629A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5060852B2 (ja) * | 2007-07-06 | 2012-10-31 | ローム株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451755A (en) * | 1977-09-30 | 1979-04-23 | Hitachi Ltd | Device incorporating microcomputer |
-
1982
- 1982-04-13 JP JP6132882A patent/JPS58178629A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451755A (en) * | 1977-09-30 | 1979-04-23 | Hitachi Ltd | Device incorporating microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58178629A (ja) | 1983-10-19 |
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