JP3116706B2 - トリガ入力回路 - Google Patents
トリガ入力回路Info
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- JP3116706B2 JP3116706B2 JP06012355A JP1235594A JP3116706B2 JP 3116706 B2 JP3116706 B2 JP 3116706B2 JP 06012355 A JP06012355 A JP 06012355A JP 1235594 A JP1235594 A JP 1235594A JP 3116706 B2 JP3116706 B2 JP 3116706B2
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- trigger signal
- signal
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Description
【０００１】
【産業上の利用分野】本発明は、測定器等に使用するト
リガ入力回路に関し、詳しくは外部トリガと内部トリガ
を正常に動作させるための改善に関する。
リガ入力回路に関し、詳しくは外部トリガと内部トリガ
を正常に動作させるための改善に関する。
【０００２】
【従来の技術】従来より、測定器等において外部トリガ
信号または内部トリガ信号を選択的に取り込み内部回路
に対してトリガ信号を発生するトリガ入力回路がある。
そしてこのようなトリガ入力回路は、通常、エッジまた
はレベルのいずれにも対応した動作を行うようになって
いる。
信号または内部トリガ信号を選択的に取り込み内部回路
に対してトリガ信号を発生するトリガ入力回路がある。
そしてこのようなトリガ入力回路は、通常、エッジまた
はレベルのいずれにも対応した動作を行うようになって
いる。
【０００３】図３に従来のこの種のトリガ入力回路の一
例を示す。１は排他的論理和ゲートで、外部トリガ信号
ＴＲEXT と極性切換え信号Ｓの排他的論理和をとる。外
部トリガ信号ＴＲEXT は抵抗３でコモンラインにプルダ
ウンされている。極性切換え信号Ｓは、外部トリガ信号
の立ち上がりを捕えるか、立ち下がりを捕えるかで選択
する信号であり、立ち上がりで捕えるときはＬＯＷレベ
ル、立ち下がりで捕える場合はＨＩＧＨレベルに設定す
る。
例を示す。１は排他的論理和ゲートで、外部トリガ信号
ＴＲEXT と極性切換え信号Ｓの排他的論理和をとる。外
部トリガ信号ＴＲEXT は抵抗３でコモンラインにプルダ
ウンされている。極性切換え信号Ｓは、外部トリガ信号
の立ち上がりを捕えるか、立ち下がりを捕えるかで選択
する信号であり、立ち上がりで捕えるときはＬＯＷレベ
ル、立ち下がりで捕える場合はＨＩＧＨレベルに設定す
る。
【０００４】２は論理和ゲートであり、排他的論理和ゲ
ート１の出力と内部トリガ信号ＴＲINの論理和をとる。
この出力が内部回路（図示せず）に対するトリガ信号と
して利用される。内部トリガ信号とは、このトリガ入力
回路を使用する回路あるいは装置の内部で発生するトリ
ガ信号である。
ート１の出力と内部トリガ信号ＴＲINの論理和をとる。
この出力が内部回路（図示せず）に対するトリガ信号と
して利用される。内部トリガ信号とは、このトリガ入力
回路を使用する回路あるいは装置の内部で発生するトリ
ガ信号である。
【０００５】このような回路において、まず外部トリガ
信号によりトリガを発生する場合は、内部トリガ信号Ｔ
ＲINをＬＯＷレベルと設定しておき、極性切換え信号Ｓ
の状態により図４のような関係でトリガ出力を得ること
ができる。内部トリガ信号によりトリガを発生する場合
は、図５に示すように外部トリガ信号を未接続とし、か
つ極性切換え信号ＳをＬＯＷレベルにしておくことによ
り、図５に示すような関係でトリガ出力を得ることがで
きる。
信号によりトリガを発生する場合は、内部トリガ信号Ｔ
ＲINをＬＯＷレベルと設定しておき、極性切換え信号Ｓ
の状態により図４のような関係でトリガ出力を得ること
ができる。内部トリガ信号によりトリガを発生する場合
は、図５に示すように外部トリガ信号を未接続とし、か
つ極性切換え信号ＳをＬＯＷレベルにしておくことによ
り、図５に示すような関係でトリガ出力を得ることがで
きる。
【０００６】
【発明が解決しようとする課題】しかしながら、内部ト
リガ信号によりトリガを発生する場合、極性切換え信号
ＳがＨＩＧＨレベルになっている状態で外部トリガ信号
が未接続であると、排他的論理和ゲート１の出力はＨＩ
ＧＨレベルとなり、内部トリガ信号にかかわらずゲート
２の出力は常にＨＩＧＨレベルとなってしまうという不
具合がある。なお、抵抗３をプルアップに変えた場合
（抵抗の他端を電源電圧に接続した場合）でも、極性切
換え信号をＬＯＷレベルにしてあると、排他的論理和ゲ
ート１の出力は常にＨＩＧＨレベルを呈し、ゲート２の
出力は内部トリガ信号に関係なく常にＨＩＧＨレベルと
なってしまう。
リガ信号によりトリガを発生する場合、極性切換え信号
ＳがＨＩＧＨレベルになっている状態で外部トリガ信号
が未接続であると、排他的論理和ゲート１の出力はＨＩ
ＧＨレベルとなり、内部トリガ信号にかかわらずゲート
２の出力は常にＨＩＧＨレベルとなってしまうという不
具合がある。なお、抵抗３をプルアップに変えた場合
（抵抗の他端を電源電圧に接続した場合）でも、極性切
換え信号をＬＯＷレベルにしてあると、排他的論理和ゲ
ート１の出力は常にＨＩＧＨレベルを呈し、ゲート２の
出力は内部トリガ信号に関係なく常にＨＩＧＨレベルと
なってしまう。
【０００７】本発明の目的は、このような点に鑑みて、
入力のプルアップ、プルダウンを極性切換え信号に伴っ
て切換えることにより、内部トリガ信号の出力に支障を
きたさないトリガ入力回路を提供することにある。
入力のプルアップ、プルダウンを極性切換え信号に伴っ
て切換えることにより、内部トリガ信号の出力に支障を
きたさないトリガ入力回路を提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明では、外部から与えられる外部トリガ信
号とその外部トリガの極性に応じて設定される極性切換
え信号との排他的論理和をとる排他的論理和回路と、こ
の排他的論理和回路の２つの入力間に接続された抵抗
と、前記排他的論理和回路の出力と内部トリガ信号との
論理和をとる論理和回路を備えたことを特徴とする。
るために本発明では、外部から与えられる外部トリガ信
号とその外部トリガの極性に応じて設定される極性切換
え信号との排他的論理和をとる排他的論理和回路と、こ
の排他的論理和回路の２つの入力間に接続された抵抗
と、前記排他的論理和回路の出力と内部トリガ信号との
論理和をとる論理和回路を備えたことを特徴とする。
【０００９】
【作用】排他的論理和回路の外部トリガ入力端と極性切
換え信号入力端の間に抵抗３を接続することにより、外
部トリガ入力のプルアップ／プルダウンを極性に伴って
切換ることができる。また、内部トリガ信号によりトリ
ガを発生する場合は、外部トリガ信号を未接続としてお
けば、極性切換え信号の如何にかかわらず内部トリガ信
号によるトリガ信号を正常に発生することができる。
換え信号入力端の間に抵抗３を接続することにより、外
部トリガ入力のプルアップ／プルダウンを極性に伴って
切換ることができる。また、内部トリガ信号によりトリ
ガを発生する場合は、外部トリガ信号を未接続としてお
けば、極性切換え信号の如何にかかわらず内部トリガ信
号によるトリガ信号を正常に発生することができる。
【００１０】
【実施例】以下図面を用いて本発明を詳しく説明する。
図１は本発明に係るトリガ入力回路の一実施例を示す構
成図である。なお、図３と異なる部分は抵抗３の他端を
コモンラインではなく排他的論理和ゲート１の極性切換
え信号入力端に接続した点である。
図１は本発明に係るトリガ入力回路の一実施例を示す構
成図である。なお、図３と異なる部分は抵抗３の他端を
コモンラインではなく排他的論理和ゲート１の極性切換
え信号入力端に接続した点である。
【００１１】このような構成によれば各部の波形は図２
に示すような関係になる。すなわち、外部トリガ信号に
よる場合は、内部トリガ信号をＬＯＷレベルにして、極
性切換え信号Ｓを外部トリガ信号ＴＲEXT に合わせてＬ
ＯＷまたはＨＩＧＨレベルに設定する。ゲート２からは
立ち上がりのトリガ信号が出力される。内部トリガ信号
によりトリガを発生する場合は、外部トリガ信号が未接
続であれば極性切換え信号の状態にかかわらず内部トリ
ガ信号にのみ依存するトリガ信号が得られる。
に示すような関係になる。すなわち、外部トリガ信号に
よる場合は、内部トリガ信号をＬＯＷレベルにして、極
性切換え信号Ｓを外部トリガ信号ＴＲEXT に合わせてＬ
ＯＷまたはＨＩＧＨレベルに設定する。ゲート２からは
立ち上がりのトリガ信号が出力される。内部トリガ信号
によりトリガを発生する場合は、外部トリガ信号が未接
続であれば極性切換え信号の状態にかかわらず内部トリ
ガ信号にのみ依存するトリガ信号が得られる。
【００１２】なお、本発明は実施例に限定されることな
く各種の変形が可能である。ゲート１あるいは２は実施
例ではそれぞれ１個のゲートで構成してあるが、排他的
論理和機能を有する回路、論理和機能を有する回路であ
ればどのような構成であってもよい。また本発明はエッ
ジ動作だけでなく、レベル動作についても適用できる。
さらにまた本発明は、トリガ入力に限らず、エッジ／レ
ベル動作を内部信号とオア結合するような場合に対して
も利用できる。
く各種の変形が可能である。ゲート１あるいは２は実施
例ではそれぞれ１個のゲートで構成してあるが、排他的
論理和機能を有する回路、論理和機能を有する回路であ
ればどのような構成であってもよい。また本発明はエッ
ジ動作だけでなく、レベル動作についても適用できる。
さらにまた本発明は、トリガ入力に限らず、エッジ／レ
ベル動作を内部信号とオア結合するような場合に対して
も利用できる。
【００１３】
【発明の効果】以上説明したように本発明によれば、外
部トリガ入力端を極性切換え信号に応じて自動的にプル
アップまたはプルダウンできる構成としたことにより、
外部トリガ信号と内部トリガ信号のオア動作を正常に行
うことができる。特に内部トリガ信号によりトリガを発
生させる場合、極性切換え信号には全く影響されないの
で従来のような不具合が生じないトリガ入力回路を容易
に実現でき、実用に供してその効果は大きい。
部トリガ入力端を極性切換え信号に応じて自動的にプル
アップまたはプルダウンできる構成としたことにより、
外部トリガ信号と内部トリガ信号のオア動作を正常に行
うことができる。特に内部トリガ信号によりトリガを発
生させる場合、極性切換え信号には全く影響されないの
で従来のような不具合が生じないトリガ入力回路を容易
に実現でき、実用に供してその効果は大きい。
【図１】本発明に係るトリガ入力回路の一実施例を示す
構成図である。
構成図である。
【図２】本発明の動作を説明するための各部の波形およ
び状態を示す図である。
び状態を示す図である。
【図３】従来のトリガ入力回路の一例を示す構成図であ
る。
る。
【図４】図３の回路における外部トリガ信号によるトリ
ガ発生時の各部の状態を説明するための図である。
ガ発生時の各部の状態を説明するための図である。
【図５】図３の回路における内部トリガ信号によるトリ
ガ発生時の各部の状態を説明するための図である。
ガ発生時の各部の状態を説明するための図である。
１ 排他的論理和ゲート ２ 論理和ゲート ３ 抵抗
Claims (1)
- 【請求項１】外部から与えられる外部トリガ信号とその
外部トリガの極性に応じて設定される極性切換え信号と
の排他的論理和をとる排他的論理和回路と、 この排他的論理和回路の２つの入力間に接続された抵抗
と、 前記排他的論理和回路の出力と内部トリガ信号との論理
和をとる論理和回路を備えたことを特徴とするトリガ入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06012355A JP3116706B2 (ja) | 1994-02-04 | 1994-02-04 | トリガ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06012355A JP3116706B2 (ja) | 1994-02-04 | 1994-02-04 | トリガ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221607A JPH07221607A (ja) | 1995-08-18 |
| JP3116706B2 true JP3116706B2 (ja) | 2000-12-11 |
Family
ID=11802979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06012355A Expired - Fee Related JP3116706B2 (ja) | 1994-02-04 | 1994-02-04 | トリガ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116706B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9377507B2 (en) * | 2012-05-07 | 2016-06-28 | Microchip Technology Incorporated | Processor device with instruction trace capabilities |
-
1994
- 1994-02-04 JP JP06012355A patent/JP3116706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221607A (ja) | 1995-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071006 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081006 Year of fee payment: 8 |
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