JP2708497B2 - 電気部品の誤搭載検出装置 - Google Patents
電気部品の誤搭載検出装置Info
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- JP2708497B2 JP2708497B2 JP63237379A JP23737988A JP2708497B2 JP 2708497 B2 JP2708497 B2 JP 2708497B2 JP 63237379 A JP63237379 A JP 63237379A JP 23737988 A JP23737988 A JP 23737988A JP 2708497 B2 JP2708497 B2 JP 2708497B2
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【発明の詳細な説明】 〔概 要〕 電気部品を搭載する際に、誤搭載を防止するようにし
た誤搭載検出装置に関し、 誤搭載を自動的に検知することを目的とし、 中央処理装置と電気的に接続されている複数の電気部
品を搭載支持する接続支持手段と、前記電気部品には、
前記接続支持手段と接続する端子に所定電位を与えるた
めの電位源と、前記接続支持手段の正常位置に搭載され
たとき前記中央処理装置に対し正常信号を送出する信号
送出手段と、を具備し、前記接続支持手段には前記電気
部品と接続する端子にそれぞれ異なる電位を与える電位
印加手段を更に具備し、前記電気部品が誤搭載のときは
前記正常信号が送出されないことを、前記中央処理装置
が検出して電気部品の誤搭載を検出することを特徴とす
る。
た誤搭載検出装置に関し、 誤搭載を自動的に検知することを目的とし、 中央処理装置と電気的に接続されている複数の電気部
品を搭載支持する接続支持手段と、前記電気部品には、
前記接続支持手段と接続する端子に所定電位を与えるた
めの電位源と、前記接続支持手段の正常位置に搭載され
たとき前記中央処理装置に対し正常信号を送出する信号
送出手段と、を具備し、前記接続支持手段には前記電気
部品と接続する端子にそれぞれ異なる電位を与える電位
印加手段を更に具備し、前記電気部品が誤搭載のときは
前記正常信号が送出されないことを、前記中央処理装置
が検出して電気部品の誤搭載を検出することを特徴とす
る。
〔産業上の利用分野〕 本発明は、誤搭載防止方式に関し、特に、電気部品を
搭載する際に、誤搭載を防止するようにした誤搭載防止
方式に関するものである。
搭載する際に、誤搭載を防止するようにした誤搭載防止
方式に関するものである。
取り替えを簡単にする必要がある電気部品や電気素子
を、電気的に接続し且つ機械的支持を与えるようにする
所謂バックボードを介して他の装置に接続する場合、当
該バックボードへの実装位置が指定されていることがあ
る。
を、電気的に接続し且つ機械的支持を与えるようにする
所謂バックボードを介して他の装置に接続する場合、当
該バックボードへの実装位置が指定されていることがあ
る。
例えば主記憶装置と補助記憶装置から成る記憶装置に
おいては、価格等の面から使用頻度の高い主記憶装置に
は高速メモリを使用し、使用頻度の低い補助記憶装置に
は低速メモリを使用する。この場合、記憶装置に用いら
れるメモリの特性は用途により異なるためバックボード
に実装される電気部品等は実装位置が指定されている。
また、実装に際しては、担当者が注意して実装作業を行
なっている。
おいては、価格等の面から使用頻度の高い主記憶装置に
は高速メモリを使用し、使用頻度の低い補助記憶装置に
は低速メモリを使用する。この場合、記憶装置に用いら
れるメモリの特性は用途により異なるためバックボード
に実装される電気部品等は実装位置が指定されている。
また、実装に際しては、担当者が注意して実装作業を行
なっている。
しかしながら、実装する際に人為的な誤りにより実装
位置を間違えることがある。例えば高速メモリを補助記
憶装置用に接続し、低速メモリを主記憶装置用に接続し
てしまう場合である。その場合、中央処理装置がこの実
装の誤りを検出できずに動作して処理効率が低下すると
いう問題点があった。
位置を間違えることがある。例えば高速メモリを補助記
憶装置用に接続し、低速メモリを主記憶装置用に接続し
てしまう場合である。その場合、中央処理装置がこの実
装の誤りを検出できずに動作して処理効率が低下すると
いう問題点があった。
本発明は、このような点にかんがみて創作されたもの
であり、誤搭載を自動的に検知するようにした誤搭載検
出装置を提供することを目的としている。
であり、誤搭載を自動的に検知するようにした誤搭載検
出装置を提供することを目的としている。
第１図は本発明の電気部品の誤搭載検出装置の原理ブ
ロック図である。
ロック図である。
図において、接続支持手段13は、中央処理装置10と電
気的に接続されている複数の電気部品11,12,を接続指示
する。
気的に接続されている複数の電気部品11,12,を接続指示
する。
電気部品11,12は、接続支持手段13と接続する端子11
1,121に所定電位を与えるための電位源113,123と、接続
支持手段の正常位置に搭載されたとき中央処理装置に対
し正常信号を送出する信号送出手段112,122と具備して
いる。
1,121に所定電位を与えるための電位源113,123と、接続
支持手段の正常位置に搭載されたとき中央処理装置に対
し正常信号を送出する信号送出手段112,122と具備して
いる。
また前記接続支持手段13には、電気部品11,12と接続
する端子131,132にそれぞれ異なる電位を与える電位印
加手段136,137を具備している。
する端子131,132にそれぞれ異なる電位を与える電位印
加手段136,137を具備している。
電気部品11,12は中央処理装置10から導入される信号
に基づいて動作を開始する。電気部品11,12が接続支持
手段13の所望の位置に搭載されたとき、例えば端子111
と端子131が接続される。そのとき電気部品11の電位源1
13からの電位と、電位印加手段136からの電位とが合成
されて、端子111の電位が正常状態に決定される。その
電位は信号送出手段112に与えられ、その手段112の動作
を正常とするから、電気部品11からの所定の信号が中央
処理装置10に送出される。電気部品12の動作も電気部品
11の場合と同様であって、中央処理装置10に対し所定の
信号を送出する。
に基づいて動作を開始する。電気部品11,12が接続支持
手段13の所望の位置に搭載されたとき、例えば端子111
と端子131が接続される。そのとき電気部品11の電位源1
13からの電位と、電位印加手段136からの電位とが合成
されて、端子111の電位が正常状態に決定される。その
電位は信号送出手段112に与えられ、その手段112の動作
を正常とするから、電気部品11からの所定の信号が中央
処理装置10に送出される。電気部品12の動作も電気部品
11の場合と同様であって、中央処理装置10に対し所定の
信号を送出する。
若し、電気部品11,12が接続支持手段13の不所望の位
置に搭載されたときは、例えば端子111と端子132が接続
され、そのとき電位源113と電位印加手段137の電位を合
成するので、端子111の電位は不正常状態に決定され
る。そのため信号送出手段112からの信号は中央処理装
置10に対し送出されない。中央処理装置10はそのことを
検出して、電気部品11が所望の位置に搭載されていない
ことを検出できる。
置に搭載されたときは、例えば端子111と端子132が接続
され、そのとき電位源113と電位印加手段137の電位を合
成するので、端子111の電位は不正常状態に決定され
る。そのため信号送出手段112からの信号は中央処理装
置10に対し送出されない。中央処理装置10はそのことを
検出して、電気部品11が所望の位置に搭載されていない
ことを検出できる。
以下、図面に基づいて本発明の実施例について詳細に
説明する。
説明する。
第２図は、本発明による誤搭載検出装置を採用した一
実施例の構成ブロック図を示す。
実施例の構成ブロック図を示す。
I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。
ておく。
電気部品11は高速メモリ部211に相当する。
電気部品12は低速メモリ221に相当する。
接続支持手段13はバックボード231に相当する。
電位源113は電圧源V1、抵抗素子213に相当する。
電位源123は電圧源V2、抵抗素子223に相当する。
信号送出手段112は応答信号生成回路219、トライステ
ート・バッファ215、端子217−２に相当する。
ート・バッファ215、端子217−２に相当する。
信号送出手段122は応答信号生成回路229、トライステ
ート・バッファ225、端子227−２に相当する。
ート・バッファ225、端子227−２に相当する。
電位印加手段136は基本部233に相当する。
電位印加手段137は拡張部235に相当する。
端子111は端子217−１に相当する。
端子131は端子237−１に相当する。
端子121は端子227−１に相当する。
端子132は端子237−２に相当する。
中央処理装置10は図示せず。
以上のような対応関係があるものとして、以下本発明
の実施例について説明する。
の実施例について説明する。
II.実施例の構成 第２図において、本発明の誤搭載防止方式を採用した
記憶装置は、高速メモリ部211と、低速メモリ部221と、
バックボード231と、図示しない中央処理装置（CPU）で
構成される。
記憶装置は、高速メモリ部211と、低速メモリ部221と、
バックボード231と、図示しない中央処理装置（CPU）で
構成される。
高速メモリ部211は、抵抗器213と、所望の位置に搭載
されたか否かを判定するトライ・ステート・バッファ21
5と、バックボード231に接続する端子2171と、CPUへの
応答信号を返す端子2172と、CPUへの応答信号を生成す
る応答信号生成回路219を備える。
されたか否かを判定するトライ・ステート・バッファ21
5と、バックボード231に接続する端子2171と、CPUへの
応答信号を返す端子2172と、CPUへの応答信号を生成す
る応答信号生成回路219を備える。
低速メモリ部221は、抵抗器223と、所望の位置に搭載
されたか否かを判定するトライ・ステート・バッファ22
5と、バックボード231に接続する端子2271と、CPUへの
応答信号を返す端子2272と、CPUへの応答信号を生成す
る応答信号生成回路229を備える。
されたか否かを判定するトライ・ステート・バッファ22
5と、バックボード231に接続する端子2271と、CPUへの
応答信号を返す端子2272と、CPUへの応答信号を生成す
る応答信号生成回路229を備える。
バックボード231は、高速メモリ部211を搭載する基本
部233と、低速メモリ部221を搭載する拡張部235とを備
える。
部233と、低速メモリ部221を搭載する拡張部235とを備
える。
高速メモリ部211において、トライ・ステート・バッ
ファ215の出力制御入力端子は、端子2171に接続される
と共に、電圧V1（例えば５ボルト）が抵抗器213を介し
て反転されて印加される。トライ・ステート・バッファ
215の入力端子は応答信号生成回路219の出力を入力し、
出力端子は端子2172を介してCPUに接続される。
ファ215の出力制御入力端子は、端子2171に接続される
と共に、電圧V1（例えば５ボルト）が抵抗器213を介し
て反転されて印加される。トライ・ステート・バッファ
215の入力端子は応答信号生成回路219の出力を入力し、
出力端子は端子2172を介してCPUに接続される。
低速メモリ部221において、トライ・ステート・バッ
ファ225の出力制御入力端子は、端子2271に接続される
と共に、電圧V2（例えば５ボルト）が抵抗器223を介し
て印加される。トライ・ステート・バッファ225の入力
端子は応答信号生成回路229の出力を入力し、出力端子
は端子2272を介してCPUに接続される。
ファ225の出力制御入力端子は、端子2271に接続される
と共に、電圧V2（例えば５ボルト）が抵抗器223を介し
て印加される。トライ・ステート・バッファ225の入力
端子は応答信号生成回路229の出力を入力し、出力端子
は端子2272を介してCPUに接続される。
バックボード231の基本部233は、接地されている端子
2371を具え、拡張部235は、開放されている端子2372を
具える。
2371を具え、拡張部235は、開放されている端子2372を
具える。
III.実施例の動作 上述した構成の誤搭載検出装置においては、高速メモ
リ部211と低速メモリ部221は、それぞれの有するトライ
・ステート・バッファ215および225の出力制御入力信号
が論理レベル“高”で動作するように設定する。
リ部211と低速メモリ部221は、それぞれの有するトライ
・ステート・バッファ215および225の出力制御入力信号
が論理レベル“高”で動作するように設定する。
ここで、高速メモリ部211を接続すべき基本部233の端
子2371は接地されている。また、低速メモリ部221を接
続すべき拡張部235の端子2372は開放状態である。高速
メモリ部211と低速メモリ221とバックボード231の所望
の位置に搭載される場合、高速メモリ部211において
は、端子2171が接地されることにより、トライ・ステー
ト・バッファ215の出力制御入力信号の論理レベルは
“低”となるが、反転入力になるため論理レベルは
“高”として作用する。また、低速メモリ部221におい
ては、端子2271は開放となっているのでトライ・ステー
ト・バッファ225の出力制御入力信号の論理レベルは
“高”となる。
子2371は接地されている。また、低速メモリ部221を接
続すべき拡張部235の端子2372は開放状態である。高速
メモリ部211と低速メモリ221とバックボード231の所望
の位置に搭載される場合、高速メモリ部211において
は、端子2171が接地されることにより、トライ・ステー
ト・バッファ215の出力制御入力信号の論理レベルは
“低”となるが、反転入力になるため論理レベルは
“高”として作用する。また、低速メモリ部221におい
ては、端子2271は開放となっているのでトライ・ステー
ト・バッファ225の出力制御入力信号の論理レベルは
“高”となる。
出力制御入力信号が論理レベル“高”であればトライ
・ステート・バッファ215および225は動作し、入力され
る信号と同極性の信号を出力する。つまり、応答信号生
成回路219および229の出力をそれぞれに対応する端子21
72および端子2272から出力する。
・ステート・バッファ215および225は動作し、入力され
る信号と同極性の信号を出力する。つまり、応答信号生
成回路219および229の出力をそれぞれに対応する端子21
72および端子2272から出力する。
逆に接続される場合、高速メモリ部211ではトライ・
ステート・バッファ215の出力制御入力信号の論理レベ
ルは“高”となるが、反転入力されるため論理レベルは
“低”として作用する。低速メモリ部221では端子2271
が接地されることにより、トライ・ステート・バッファ
225の出力制御入力信号の論理レベルは“低”となる。
出力制御入力信号が論理レベル“低”では、２つのトラ
イ・ステート・バッファ215および225の出力は高インピ
ーダンスとなり、それぞれが接続される応答信号生成回
路219および229の出力をCPUへ出力しない。
ステート・バッファ215の出力制御入力信号の論理レベ
ルは“高”となるが、反転入力されるため論理レベルは
“低”として作用する。低速メモリ部221では端子2271
が接地されることにより、トライ・ステート・バッファ
225の出力制御入力信号の論理レベルは“低”となる。
出力制御入力信号が論理レベル“低”では、２つのトラ
イ・ステート・バッファ215および225の出力は高インピ
ーダンスとなり、それぞれが接続される応答信号生成回
路219および229の出力をCPUへ出力しない。
IV.実施例のまとめ このようにしてCPUは誤搭載を高速メモリ部211,低速
メモリ部221からの応答信号無として判定することがで
きる。誤搭載を検知すればCPUの制御により動作は行な
われないので修正することができ、誤搭載を検知できず
に動作して処理効率を低下することはない。
メモリ部221からの応答信号無として判定することがで
きる。誤搭載を検知すればCPUの制御により動作は行な
われないので修正することができ、誤搭載を検知できず
に動作して処理効率を低下することはない。
V.発明の変形態様 なお、上述した本発明の実施例にあっては、記憶装置
に関するものであったが、他の電気部品を複数実装する
ものであっても良い。
に関するものであったが、他の電気部品を複数実装する
ものであっても良い。
また、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。
上述したように、本発明によれば、識別手段の識別に
基づいて、判定手段が中央処理装置に応答信号を出力す
るので、誤搭載を自動的に検知でき、実用的には極めて
有用である。
基づいて、判定手段が中央処理装置に応答信号を出力す
るので、誤搭載を自動的に検知でき、実用的には極めて
有用である。
第１図は本発明の誤搭載検出装置の原理ブロック図、 第２図は本発明による誤搭載検出装置を採用した一実施
例の構成ブロック図である。 図において、 111は中央処理装置、 113は信号供給手段、 115は接続手段、 116は識別手段、 117は判定手段、 211は高速メモリ部、 213,223は抵抗器、 215,225はトライ・ステート・バッファ、 217,227,327は端子、 219,229は応答信号生成回路、 221は低速メモリ部、 213はバックボード、 233は基本部、 235は拡張部である。
例の構成ブロック図である。 図において、 111は中央処理装置、 113は信号供給手段、 115は接続手段、 116は識別手段、 117は判定手段、 211は高速メモリ部、 213,223は抵抗器、 215,225はトライ・ステート・バッファ、 217,227,327は端子、 219,229は応答信号生成回路、 221は低速メモリ部、 213はバックボード、 233は基本部、 235は拡張部である。
Claims (1)
- 【請求項１】中央処理装置と電気的に接続されている複
数の電気部品を搭載支持する接続支持手段と、 前記電気部品には、前記接続支持手段と接続する端子に
所定電位を与えるための電位源と、前記接続支持手段の
正常位置に搭載されたとき前記中央処理装置に対し正常
信号を送出する信号送出手段と、を具備し、 前記接続支持手段には前記電気部品と接続する端子にそ
れぞれ異なる電位を与える電位印加手段を更に具備し、 前記電気部品が誤搭載のときは前記正常信号が送出され
ないことを、前記中央処理装置が検出して電気部品の誤
搭載を検出すること を特徴とする電気部品の誤搭載検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237379A JP2708497B2 (ja) | 1988-09-20 | 1988-09-20 | 電気部品の誤搭載検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237379A JP2708497B2 (ja) | 1988-09-20 | 1988-09-20 | 電気部品の誤搭載検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283607A JPH0283607A (ja) | 1990-03-23 |
| JP2708497B2 true JP2708497B2 (ja) | 1998-02-04 |
Family
ID=17014516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237379A Expired - Fee Related JP2708497B2 (ja) | 1988-09-20 | 1988-09-20 | 電気部品の誤搭載検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708497B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5581823U (ja) * | 1978-12-01 | 1980-06-05 |
-
1988
- 1988-09-20 JP JP63237379A patent/JP2708497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283607A (ja) | 1990-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |