JP3262386B2

JP3262386B2 - 電気部品接続認識装置

Info

Publication number: JP3262386B2
Application number: JP29252492A
Authority: JP
Inventors: 優中間; 誠治加美長; 雅博川路; 稔浩佐藤
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 1992-10-30
Filing date: 1992-10-30
Publication date: 2002-03-04
Anticipated expiration: 2017-03-04
Also published as: JPH06138991A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タやファクシミリ装置等のＯＡ機器のような特定の装置
に接続される拡張用ボードなどの電気部品、およびその
電気部品の接続の有無や種類を認識する電気部品接続認
識装置に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
から、パソコンやファクシミリ等のＯＡ（オフィス・オ
ートメーション）機器では、本体内に標準的に組み込ま
れているシステム構成に、機能を追加する（性能を向上
させる場合を含む。）目的で拡張用ボードが事後的に接
続されて用いられる場合がある。このような拡張用ボー
ドには、たとえば記憶容量を増設するための拡張メモリ
・ボードや、使用できる漢字数を増やすための漢字ＲＯ
Ｍボード、周辺機器を接続するための拡張ボード等があ
り、その他本体内に元々組み込まれているＣＰＵボード
と同じようなＣＰＵボードもある。

【０００３】このような拡張用ボードが接続されると、
システム全体として処理可能な機能の種類やシステム全
体の性能が変化する。したがって、ＯＡ機器の本体内に
標準的に組み込まれているＣＰＵボード側において、拡
張用ボードが接続されているのか否かを認識する必要が
ある。図８は、拡張用ボードが接続されているか否かを
判別するための構成例を示すブロック図である。ＯＡ機
器等の本体内に標準的に組み込まれているＣＰＵボード
１にはＣＰＵ２が配設されており、ＣＰＵ２の入力ポー
トＰ₀は信号線３ａを介してコネクタ４ａに接続されて
いる。この信号線３ａには、プルアップ抵抗Ｒの一端が
接続されており、プルアップ抵抗Ｒの他端には正電圧Ｖ
_CCが与えられている。コネクタ４ａには、たとえば拡張
メモリ・ボードのような拡張用ボード５が接続可能であ
る。すなわち、拡張用ボード５にはコネクタ４ａに装着
可能なコネクタ５ａが備えられている。このコネクタ５
ａにおいて、上記信号線３ａに接続される端子６には接
地電位が与えられている。

【０００４】この構成では、拡張用ボード５がＣＰＵボ
ード１に接続されていなければ、入力ポートＰ₀には電
圧Ｖ_CCが与えられる。一方、拡張用ボード５が図のよう
にＣＰＵボード１に接続されていると、入力ポートＰ₀
は接地電位となる。したがって、ＣＰＵ２は入力ポート
Ｐ₀への入力電圧が電圧Ｖ_CCか接地電位かに基づいて、
拡張用ボード５の接続／非接続を認識することができ
る。

【０００５】上記の構成例では、拡張用ボード５が接続
されているか否かは判別できるが、その種類までを認識
することはできない。たとえば、ＣＰＵボード１に複数
種類の拡張用ボードが接続可能である場合には、ＣＰＵ
ボード１では接続された拡張用ボードの種類までをも認
識する必要がある。また、ＣＰＵボード１に１種類の拡
張用ボードのみの接続が予定されているときに、他の種
類の拡張用ボードが誤って接続されることも考えられ
る。したがって、ＣＰＵボード１への接続が予定されて
いる拡張用ボードが１種類であっても、誤接続を防止す
るために、ＣＰＵボード１において、接続された拡張用
ボードの種類を認識させることが好ましい。

【０００６】図９は、接続された拡張用ボードの種類を
認識することができる構成例を示すブロック図である。
ＣＰＵ２の出力ポートＰ₀，Ｐ₁，Ｐ₂，Ｐ₃は、それ
ぞれ信号線３ａ，３ｂ，３ｃ，３ｄを介してコネクタ４
ａに接続されている。この信号線３ａ，３ｂ，３ｃ，３
ｄには、それぞれプルアップ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ
４の各一端が接続されており、プルアップ抵抗Ｒ１，Ｒ
２，Ｒ３，Ｒ４の各他端には正電圧Ｖ_CCが与えられてい
る。

【０００７】拡張用ボード５には、拡張用ボード５の種
類に対応した組み合わせで閉じられる複数のスイッチを
含むディップスイッチＳＷが設けられている。ディップ
スイッチＳＷに備えられた複数のスイッチは、各一端が
コネクタ５ａの信号線３ａ，３ｂ，３ｃ，３ｄにそれぞ
れ接続される各端子に接続されており、各他端には接地
電位が与えられている。

【０００８】この構成では、拡張用ボード５がＣＰＵボ
ード１に接続されていなければ、ＣＰＵ２の入力ポート
Ｐ₀，Ｐ₁，Ｐ₂，Ｐ₃の各入力電圧は全て電圧Ｖ_CCと
なる。一方、拡張用ボード５が図のように接続されてい
れば、拡張用ボード５の種類に対応した組み合わせでデ
ィップスイッチＳＷの個々のスイッチは導通されている
ので、その導通された各スイッチに接続されている入力
ポートには接地電位が与えられる。すなわち、ディップ
スイッチＳＷを拡張用ボード５の種類に対応するように
設定するとともに、ＣＰＵ２に接続された図外のメモリ
に入力ポートＰ ₀〜Ｐ₃の入力データと拡張用ボード５
の種類との対応関係を記憶させておけば、どのような種
類の拡張用ボード５が接続されたのかをＣＰＵ２で認識
させることができる。

【０００９】ところが、上記のような構成においては、
ＣＰＵボード１のコネクタ４ａに接続可能な拡張用ボー
ドの種類が多くなると、それに伴ってディップスイッチ
の構成スイッチ数やＣＰＵボード１内の信号線の数、お
よびＣＰＵ２において拡張用ボードの認識のために用い
る入力ポートの数を増加しなければならない。このた
め、構成が複雑になり、コストアップにつながる。ま
た、拡張用ボードの種類に対応したディップスイッチの
設定を事前に作っておかなければならないため、拡張用
ボードの接続作業が非常に繁雑である。

【００１０】このような不具合を解消するために、ソフ
トウエア処理により拡張用ボードの種類を認識すること
が考えられる。これは、ＣＰＵ２からコネクタ４ａ，５
ａを介して拡張用ボード５に備えられたメモリ素子等に
アクセスし、そのアクセスの結果に基づいて、拡張用ボ
ードの接続の有無および種類を認識する技術である。こ
の技術を採用すると、ディップスイッチや特別の信号線
等が不要であるから、構成が簡略化され、コストダウン
を図ることができる。また、ディップスイッチの設定も
不要であるから、拡張用ボードの接続作業も簡単であ
る。

【００１１】しかし、このソフトウエア処理を用いた技
術では、全ての種類の拡張用ボードの接続を認識するこ
とができないという欠点がある。すなわち、たとえばＣ
ＰＵ２からの書込み動作のみが可能で、ＣＰＵボード１
側に何も信号を返さないような拡張用ボードについて
は、その接続の有無および種類の認識を行うことができ
ない。

【００１２】そこで、本発明の主たる目的は、上述の技
術的課題を解決し、簡単な構成で任意の種類の電気部品
の接続の有無等を認識することができ、しかも電気部品
の接続作業が繁雑になることもない電気部品接続認識装
置を提供することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めの請求項１記載の電気部品接続認識装置は、所定の機
能に対応した機能部と、外部からの信号を受け入れる信
号入力部と、この信号入力部に与えられた信号を所定の
遅延時間だけ遅延させて出力する遅延手段と、この遅延
手段の出力信号を外部に出力するための信号出力部とを
有する電気部品を接続することができる接続部と、ハイ
レベルとローレベルとの間で１回変化する試験信号を出
力し、上記電気部品が上記接続部に接続されている状態
では、当該試験信号を上記信号入力部に与えることがで
きる試験信号印加手段と、上記試験信号に対応する信号
を検出し、上記電気部品が上記接続部に接続されている
状態では上記信号出力部からの信号が入力される信号検
出手段と、上記試験信号印加手段が上記試験信号を出力
してから上記遅延時間に対応して定められた時間が経過
した時点において上記信号検出手段が検出する信号がハ
イレベルとローレベルとのいずれであるかに基づいて、
上記電気部品が上記接続部に接続されているか否かを判
別する判別手段とを含むことを特徴とするものである。

【００１４】また、請求項２記載の電気部品接続認識装
置は、第１の機能に対応した機能部、外部からの信号を
受け入れる信号入力部、この信号入力部に与えられた信
号を第１の遅延時間だけ遅延させて出力する遅延手段、
この遅延手段の出力信号を外部に出力するための信号出
力部を有する第１の種類の電気部品と、上記第１の機能
とは異なる第２の機能に対応した機能部、外部からの信
号を受け入れる信号入力部、この信号入力部に与えられ
た信号を上記第１の時間よりも長い第２の遅延時間だけ
遅延させて出力する遅延手段、この遅延手段の出力信号
を外部に出力するための信号出力部を有する第２の種類
の電気部品とを択一的に接続することができる接続部
と、ハイレベルとローレベルとの間で１回変化する試験
信号を出力し、上記第１および第２の種類の電気部品の
いずれかが上記接続部に接続されている状態では、当該
試験信号を当該接続されている電気部品の上記信号入力
部に与えることができる試験信号印加手段と、上記試験
信号に対応する信号を検出し、上記第１および第２の種
類の電気部品のいずれかが上記接続部に接続されている
状態では当該接続されている電気部品の上記信号出力部
からの信号が入力される信号検出手段と、上記試験信号
印加手段が上記試験信号を出力してから上記第１の遅延
時間に対応して定められた第１の時間が経過した時点に
おいて上記信号検出手段が検出する信号がハイレベルと
ローレベルとのいずれであるかを判別する第１の判別手
段と、上記試験信号印加手段が上記試験信号を出力して
から上記第２の遅延時間に対応して定められた第２の時
間が経過した時点において上記信号検出手段が検出する
信号がハイレベルとローレベルとのいずれであるかを判
別する第２の判別手段と、上記第１および第２の判別手
段による判別結果に基づいて、上記信号接続部に第１お
よび第２の種類の電気部品のいずれが接続されているか
を認識する種類認識手段とを含むことを特徴とするもの
である。

【００１５】

【００１６】

【００１７】

【作用】上記請求項１記載の構成によれば、接続部に電
気部品が接続された状態では、その電気部品の信号入力
部に試験信号印加手段から所定の試験信号を与えると、
その試験信号は、電気部品に備えられた遅延手段によっ
て所定の遅延時間だけ遅延させられる。この遅延手段の
出力信号は信号出力部に導出され、この信号が信号検出
手段で検出される。試験信号は、ハイレベルとローレベ
ルとの間で１回変化する信号であり、判別手段では、上
記遅延手段における遅延時間に対応した時間が経過した
時点で、信号検出手段が検出する信号がハイレベルかロ
ーレベルかを調べる。この信号レベルが試験信号に対応
した値であれば、上記電気部品が接続されているものと
判別される。

【００１８】接続部に電気部品が接続されていない状態
では、所定の試験信号が出力されても、この試験信号に
対応した信号は検出されない。したがって、このときに
は、判別手段は、電気部品が接続されていないものと判
別することになる。もしも、接続部に予定外の電気部品
が誤って接続されたときには、試験信号を電気部品に与
えてもその試験信号に対応した所定の信号が電気部品か
ら出力されないか、または、試験信号が電気部品に入力
されてからその試験信号に対応した信号が電気部品から
出力されて信号検出手段で検出されるまでの時間が上記
所定の遅延時間に相当する時間とは異なることになる。
したがって、判別手段は、誤接続状態のときには、所定
の電気部品が接続されていないものと判別する。

【００１９】また、上記請求項２記載の構成によれば、
信号入力部に試験信号が入力されてから信号出力部から
この試験信号に対応した信号が出力されるまでの時間
は、電気部品の機能部の機能に対応する。そこで、第１
の種類の電気部品における遅延手段の遅延時間に対応し
た時間と、第２の種類の電気部品における遅延手段の遅
延時間に対応した時間とで、信号検出手段が検出する信
号がハイレベルとローレベルとのいずれであるかが判別
される。この判別結果に基づいて、種類認識手段は接続
された電気部品が第１の種類か第２の種類かを認識する
ことができる。

【００２０】

【００２１】

【実施例】以下では、本発明の一実施例を、添付図面を
参照して詳細に説明する。図１は、本実施例の電気部品
接続認識装置が適用されたファクシミリ装置等のＯＡ機
器の一部の構成を簡略化して示すブロック図である。こ
のＯＡ機器には、各部の動作を制御するためのＣＰＵボ
ード１０が標準的に備えられている。このＣＰＵボード
１０には、標準的に備えられたメモリ容量を増加させる
ための拡張メモリ・ボード１８を接続することができる
ように、接続部であるコネクタ１３が設けられている。
そして、このコネクタ１３の端子群１７は、信号線群１
６を介して、ＣＰＵボード１０に備えられたＣＰＵ１１
に接続されている。このＣＰＵ１１が判別手段、種類認
識手段、試験信号印加手段および信号検出手段等として
機能する。

【００２２】拡張メモリ・ボード１８には機能部として
のメモリ回路２３が配設されている。このメモリ回路２
３は信号線群２４を介して、コネクタ２１の端子群２５
に接続されている。したがって、コネクタ２１をコネク
タ１３に装着すると、信号線群１６と信号線群２４とが
接続される。この状態では、ＣＰＵ１１は信号線群１６
および信号線群２４を介してメモリ回路２３にアクセス
でき、必要なデータの読出しや書込みが行える。

【００２３】拡張メモリ・ボード１８には、メモリ回路
２３の他に、入力信号を所定の遅延時間τだけ遅延させ
て出力する遅延回路１９が配設されている。この遅延回
路１９の入力側１９ａは信号線２０を介して端子群２５
の中の１つの端子２１ａに接続されており、出力側１９
ｂは信号線２２を介して端子群２５の中の他の１つの端
子２１ｂに接続されている。端子２１ａは信号入力部に
相当し、端子２１ｂは信号出力部に相当する。

【００２４】ＣＰＵボード１０では、ＣＰＵ１１のある
出力ポートＰ₀は信号線１２を介して端子群１７の中の
１つの端子１３ａに接続され、ある入力ポートＰ₁は信
号線１４を介して端子端群１７の中の他の１つの端子１
３ｂに接続されている。この信号線１４の途中部には、
伝送されてきた信号の波形を整形するためのシュミット
インバータ１５が介挿されている。また、端子１３ｂに
は、プルアップ抵抗Ｒの一端が接続されており、他端に
は正電圧５(V) が与えられている。

【００２５】コネクタ１３にコネクタ２１が装着される
と、端子１３ａ，１３ｂはそれぞれ端子２１ａ，２１ｂ
に接続される。したがって、ＣＰＵボード１０に拡張メ
モリ・ボード１８が接続された場合は、出力ポートＰ₀
から出力された信号は信号線１２，２０を介して遅延回
路１９に入力され、遅延回路１９から出力された信号は
信号線２２，１４を介して入力ポートＰ₁に入力され
る。

【００２６】図２は、遅延回路１９の構成例を示す図で
ある。遅延回路１９には、たとえば図２(a) に示す抵抗
ＲとコンデンサＣとで構成した積分回路を適用できる。
図２(b) は入力側１９ａと出力側１９ｂとの間にアナロ
グ遅延線２７を介挿して遅延回路１９を構成した例であ
る。さらに、図２(c) は入力側１９ａと出力側１９ｂと
の間に複数個のバッファ素子２８を直列に接続して遅延
回路１９を構成した例である。

【００２７】このような遅延回路１９は、入力信号を所
定の遅延時間τだけ遅延させて出力させる遅延手段とし
て機能している。この遅延時間τは、たとえば図２(a)
の積分回路では、抵抗Ｒの抵抗値およびコンデンサＣの
容量を変えることにより変化する。そこで、拡張メモリ
・ボード１８の種類に応じて抵抗Ｒの抵抗値およびコン
デンサＣの容量を定めることとすれば、遅延時間τを拡
張メモリ・ボード１８の種類に対応させることができ
る。同様に、図２(b) ，(c) の構成においても、アナロ
グ遅延線２７の遅延時間やバッファ素子２８の個数を変
化させれば、遅延時間τを調整できる。ただし、図２
(a) の積分回路を採用すれば、コストの低減に有利であ
る。

【００２８】図３は、ＣＰＵボード１０に拡張メモリ・
ボード１８が接続されている場合における出力ポートＰ
₀の出力電圧波形および入力ポートＰ₁への入力電圧波
形を示す波形図である。図３(a) は出力ポートＰ₀の出
力電圧波形を示しており、図３(b) は入力ポートＰ₁へ
の入力電圧波形を示している。なお、「Ｈ」はハイレベ
ル、「Ｌ」はローレベルをそれぞれ示す。

【００２９】ＣＰＵボード１０を備えたＯＡ機器に電源
が投入されると、ＣＰＵ１１は所定のタイミングで出力
ポートＰ₀の出力信号をハイレベルからローレベルに立
ち下げる（この信号が試験信号に相当する。）。すなわ
ち、出力ポートＰ ₀ の出力信号がハイレベルとローレベ
ルとの間で１回変化する。この時刻ｔ₁から遅延回路１
９における遅延時間τが経過した後の時刻ｔ₂には、シ
ュミットインバータ１５から入力ポートＰ₁への入力信
号がローレベルからハイレベルに立ち上がる。

【００３０】したがって、ＣＰＵ１１は出力ポートＰ₀
の出力信号を立ち下げてから入力ポートＰ₁の入力信号
が立ち上がるまでの時間を監視することにより、拡張メ
モリ・ボード１８がコネクタ１３に接続されているか否
かを判別することができる。なぜなら、もしも拡張メモ
リ・ボード１８がコネクタ１３に接続されていなけれ
ば、入力ポートＰ₁への入力信号は終始ローレベルに保
持されるからである。

【００３１】もしも、コネクタ１３にＣＰＵボード１０
と組み合わせて用いることができない他の拡張用ボード
が接続されているような場合には、たとえば出力ポート
Ｐ₀の出力信号を立ち下げても入力ポートＰ₁の入力信
号がローレベルに保持される。また、たとえ出力ポート
Ｐ₀の出力信号の立ち上がりに応答して入力ポートＰ ₁
への入力信号が立ち上がる場合であっても、その間の時
間間隔は、拡張メモリ・ボード１８が接続された場合の
上述の遅延時間τとは異なった値となる。したがって、
ＣＰＵ１１は、コネクタ１３に予定外の拡張用ボードが
誤って接続されたときに、このことを認識することがで
きる。

【００３２】図４は、ＣＰＵボード１０と組み合わせて
用いることのできる拡張メモリ・ボード１８が接続され
ているか否かを判別するためにＣＰＵ１１で行われる処
理を示すフローチャートである。この拡張メモリ・ボー
ド１８では、上記の遅延回路１９の遅延時間τが、たと
えば４００μｓｅｃとされている。先ず、ＣＰＵボード
１０の出力ポートＰ₀の出力電圧Ｓ₀がハイレベルから
ローレベルに変えられる（ステップｓ１）。そして、拡
張メモリ・ボード１８に与えられている遅延時間の４０
０μｓｅｃよりも少し短い時間（図４では、３００μｓ
ｅｃ）経過後に（ステップｓ２）、ＣＰＵボード１０の
入力ポートＰ₁への入力電圧Ｓ₁がハイレベルであるか
否かが判断される（ステップｓ３）。

【００３３】この結果、入力電圧Ｓ₁がハイレベルであ
れば、接続可能である拡張メモリ・ボード１８以外の拡
張用ボードが誤接続されていると判断される（ステップ
ｓ８）。一方、入力電圧Ｓ₁がローレベルであれば、さ
らに２００μｓｅｃ経過後（ステップｓ４）、再び入力
ポートＰ₁への入力電圧Ｓ₁がハイレベルであるか否か
が判断される（ステップｓ５）。この結果、入力電圧Ｓ
₁がハイレベルであれば、拡張メモリ・ボード１８が接
続されていると認識される（ステップｓ７）。すなわ
ち、出力電圧Ｓ₀を立ち下げてから３００μｓｅｃ以上
経過した後で、かつ、５００μｓｅｃ経過前に入力電圧
Ｓ₁が立ち上がったときに、拡張メモリ・ボード１８が
接続されているものと判別される。このような判別が可
能なのは、拡張メモリ・ボード１８の遅延回路１９にお
ける上記の遅延時間τが４００μｓｅｃに設定されてい
るからである。なお、ステップｓ２〜ｓ５の処理によ
り、拡張メモリ・ボード１８の接続／非接続の判定は±
１００μｓｅｃの余裕を見て行われていることになる。
これは、たとえば、遅延回路１９が図２(a) の積分回路
で構成されている場合には、遅延時間τに誤差が生じる
からである。

【００３４】一方、ステップｓ５において、入力電圧Ｓ
₁がローレベルであると判断されたときには、拡張メモ
リ・ボード１８は接続されていないと判別される（ステ
ップｓ６）。以上のように本実施例においては、出力ポ
ートＰ₀の出力電圧Ｓ₀を立ち上げてから入力ポートＰ
₁への入力電圧Ｓ₁が立ち上がるまでの時間が、遅延時
間τの近傍の値であるときに、拡張メモリ・ボード１８
が接続されていると判別される。また、上記の時間が遅
延時間τに比較して極端に短いときは誤接続であると判
別される。さらに、上記の時間が所定時間を超えるとき
には、拡張メモリ・ボード１８は接続されていないもの
と判別される。このときには、コネクタ１３にいずれの
拡張用ボードも接続されていないか、または、予定外の
拡張用ボードが誤接続されていることになる。

【００３５】このように、本実施例によれば、拡張メモ
リ・ボード１８の接続／非接続等をＣＰＵ１１において
認識させるために、ディップスイッチ等を用いていな
い。このため、拡張メモリ・ボード１８の接続作業が繁
雑になることがない。また、拡張メモリ・ボード１８の
種類は、遅延回路１９の遅延時間τで表される。このた
め、ＣＰＵボード１０には、遅延回路１９に所定のタイ
ミングで立ち下がる試験信号を与える信号線１２と、遅
延回路１９の出力信号を検出するための信号線１４とを
用意しておけば、拡張メモリ・ボード１８の接続／非接
続等の認識が可能となる。したがって、構成が過度に複
雑化することも、コストが大幅に増加することもない。

【００３６】また、ＣＰＵ１１は、出力ポートＰ₀の出
力電圧Ｓ₀を立ち下げてから、入力ポートＰ₁への入力
電圧Ｓ₁が立ち上がるまでの時間を監視すればよいか
ら、拡張メモリ・ボード１８の接続／非接続を容易に認
識できる。さらに、拡張メモリ・ボード１８に遅延回路
１９を設け、この遅延回路１９に対する信号の入出力を
行えるようにしているから、たとえメモリ回路２３が書
込み動作のみが可能でＣＰＵボード１０に信号を返さな
いものであったとしても、この拡張メモリ・ボード１８
の接続の有無を良好に判別できる。

【００３７】なお、シュミットインバータ１５は、ＣＰ
Ｕボード１０に備えられた集積回路素子内の未使用のゲ
ート等を用いて構成してもよく、この場合には、コスト
の低減に一層有利となる。図５は、本発明の他の実施例
を説明するための図であり、ＣＰＵボード１０に異なる
種類の拡張メモリ・ボード１８ａ，１８ｂ，１８ｃを択
一的に接続することができる場合を示している。拡張メ
モリ・ボード１８ａ，１８ｂ，１８ｃは、いずれも上記
の拡張メモリ・ボード１８と同様な構成を有している。
そして、各拡張メモリ・ボード１８ａ，１８ｂ，１８ｃ
にそれぞれ備えられた遅延回路１９では、各拡張メモリ
・ボード１８ａ，１８ｂ，１８ｃの種類（たとえば、記
憶容量の大小）に対応した遅延時間τ_A，τ_B，τ_Cが
設定されている。これらの遅延時間τ_A，τ_B，τ
_Cは、たとえば次のような値である。

【００３８】τ_A＝２００μｓｅｃ τ_B＝４００μｓｅｃ τ_C＝６００μｓｅｃなお、これら拡張メモリ・ボード１８ａ，１８ｂ，１８
ｃの種類と遅延時間τ _A，τ_B，τ_Cとの対応関係は、
ＣＰＵボード１０に設けられた図外のメモリに予め記憶
されていてもよく、また、ＣＰＵ１１が実行するプログ
ラム中に各数値に対応した基準値が組み込まれていても
よい。

【００３９】図６は、ＣＰＵボード１０に拡張メモリ・
ボード１８ａ，１８ｂ，１８ｃのいずれかが接続されて
いる場合におけるＣＰＵ１１の出力ポートＰ₀の出力電
圧Ｓ ₀および入力ポートＰ₁への入力電圧Ｓ₁の波形を
示す波形図である。図６(a)は出力ポートＰ₀の出力電
圧Ｓ₀の波形を示している。また、図６(b) ，(c) ，
(d) は、ＣＰＵボード１０にそれぞれ拡張メモリ・ボー
ド１８ａ，１８ｂ，１８ｃを接続したときの入力ポート
Ｐ₁への入力電圧Ｓ₁の各波形を示しており、図６(e)
はＣＰＵボード１０に何も接続していないときの入力ポ
ートＰ₁への入力電圧Ｓ₁の波形を示している。なお、
図６において、「Ｈ」はハイレベルを示し、「Ｌ」はロ
ーレベルを示している。

【００４０】電源が投入されると、所定時間だけ経過し
た後の時刻ｔ₀に、出力ポートＰ₀の出力電圧Ｓ₀が立
ち下げられる。すなわち、出力ポートＰ ₀ の出力電圧Ｓ
₀ が、ハイレベルとローレベルとの間で１回変化させら
れる。このとき、ＣＰＵボード１０に拡張メモリ・ボー
ド１８ａが接続されていると、出力電圧Ｓ₀は、拡張メ
モリ・ボード１８ａの遅延回路１９に与えられる。この
拡張メモリ・ボード１８ａが有する遅延回路１９の遅延
時間τ_Aは２００μｓｅｃであるので、入力ポートＰ₁
に入力される入力電圧Ｓ₁は、出力ポートＰ₀の出力電
圧Ｓ₀が立ち下がった時刻ｔ₀から２００μｓｅｃ経過
後に立ち上がる。同様に、図６(c) ，(d) のように、Ｃ
ＰＵボード１０に拡張メモリ・ボード１８ｂ，１８ｃが
接続されているときは、入力ポートＰ₁への入力電圧Ｓ
₁は、時刻ｔ₀から各拡張メモリ・ボード１８ｂ，１８
ｃに対応した遅延時間τ_B（＝４００μｓｅｃ），τ_C
（＝６００μｓｅｃ）経過後の各時刻に立ち上がる。

【００４１】一方、ＣＰＵボード１０に何も接続されて
いない場合は、図６(e) に示すように、入力ポートＰ₁
への入力電圧Ｓ₁は終始ローレベルのままである。図７
は、図５のように、ＣＰＵボード１０にそれぞれ異なる
種類の拡張メモリ・ボード１８ａ，１８ｂ，１８ｃが択
一的に接続することができる場合に、いずれの拡張メモ
リ・ボードが接続されているのかを認識するためにＣＰ
Ｕ１１で行われる処理を示すフローチャートである。

【００４２】先ず、ＣＰＵボード１０の出力ポートＰ₀
の出力電圧Ｓ₀がハイレベルからローレベルに反転させ
られる（ステップｐ１）。そして、出力電圧Ｓ₀をハイ
レベルからローレベルに反転させてから１００μｓｅｃ
経過後に（ステップｐ２）、入力ポートＰ₁への入力電
圧Ｓ₁がハイレベルであるか否かが判断される（ステッ
プｐ３）。この処理により、接続可能な拡張メモリ・ボ
ード１８ａ，１８ｂ，１８ｃ以外の拡張用ボードが接続
されているか否かが調べられる。なぜなら、接続可能な
拡張メモリ・ボード１８ａ，１８ｂ，１８ｃがそれぞれ
備える遅延回路１９の遅延時間τ_A，τ_B，τ_Cは全て
２００μｓｅｃ以上であるからである。この処理が行わ
れる時点は、図６の時刻ｔ₁に相当する。

【００４３】この処理の結果、入力電圧Ｓ₁がハイレベ
ルであれば、接続可能な拡張メモリ・ボード１８ａ，１
８ｂ，１８ｃ以外の拡張用ボードが接続されていると判
断される（ステップｐ１１）。一方、入力電圧Ｓ₁が依
然ローレベルならば、さらに２００μｓｅｃ経過後に
（この時点は図６の時刻ｔ₂に相当する）、再び入力電
圧Ｓ₁がハイレベルであるか否かが判断される（ステッ
プｐ４，ｐ５）。この結果、入力電圧Ｓ₁がハイレベル
であれば、拡張メモリ・ボード１８ａが接続されている
と認識される（ステップｐ１２）。このような判断が可
能なのは、拡張メモリ・ボード１８ａの遅延回路１９の
遅延時間τ_Aが２００μｓｅｃであるからである。

【００４４】一方、入力電圧Ｓ₁が依然ローレベルなら
ば、さらに２００μｓｅｃ経過後に（この時点は図６の
時刻ｔ₃に相当する）、入力電圧Ｓ₁がハイレベルであ
るか否かが判断される（ステップｐ６，ｐ７）。この結
果、入力電圧Ｓ₁がハイレベルであれば、拡張メモリ・
ボード１８ｂが接続されていると認識される（ステップ
ｐ１３）。これは、拡張メモリ・ボード１８ｂの遅延回
路１９の遅延時間τ_Bは、４００μｓｅｃに設定されて
いるからである。

【００４５】一方、入力電圧Ｓ₁が依然ローレベルなら
ば、さらに２００μｓｅｃ経過後に（この時点は図６の
時刻ｔ₄に相当する）、再び入力電圧Ｓ₁がハイレベル
であるか否かが判断される（ステップｐ８，ｐ９）。こ
の結果、入力電圧Ｓ₁がハイレベルであれば、６００μ
ｓｅｃの遅延時間τ_Cが設定されている拡張メモリ・ボ
ード１８ｃが接続されていると認識される（ステップｐ
１４）。一方、それでも依然としてローレベルならば、
接続可能な拡張用ボードは何も接続されていないと判別
される（ステップｐ１０）。

【００４６】以上のように本実施例のＣＰＵボード１８
および拡張メモリ・ボード１８ａ，１８ｂ，１８ｃで
は、各拡張メモリ・ボード１８ａ，１８ｂ，１８ｃの種
類に対応して遅延時間τ_A，τ_B，τ_Cが設定されてい
る。そして、ＣＰＵボード１８においては、それら遅延
時間τ_A，τ_B，τ_Cと拡張メモリ・ボード１８ａ，１
８ｂ，１８ｃとの対応関係に基づいて、拡張メモリ・ボ
ード１８ａ，１８ｂ，１８ｃの接続の有無が判別され
る。

【００４７】このような構成では、遅延回路１９におけ
る遅延時間により、任意の拡張用ボードの種類を表すこ
とができる。そのため、ＣＰＵ１０に接続可能な拡張用
ボードの種類が多数ある場合でも、拡張用ボードやＣＰ
Ｕボード１０の構成は全く複雑化することがない。ま
た、ＣＰＵ１１では、出力ポートＰ₀の出力電圧Ｓ₀を
立ち下げてから入力ポートＰ₁への入力電圧Ｓ₁が立ち
上がるまでの時間を監視することで、任意の拡張用ボー
ドの種類を認識できる。このような処理は簡単であるか
ら、ＣＰＵボード１１側では、拡張用ボードの種類を容
易に認識できる。

【００４８】本発明の実施例の説明は以上のとおりであ
るが、本発明は上述の実施例に限定されるものではな
い。

【００４９】たとえば、上記の実施例では、試験信号の
印加と、遅延回路１９の出力信号の検出とのために、Ｃ
ＰＵボード１０および拡張メモリ・ボード１８にそれぞ
れ信号線１２，１４，２０，２２を設け、さらにＣＰＵ
１１のポートＰ₀，Ｐ₁を用いている。しかし、ＣＰＵ
１１とメモリ回路２３とを接続する信号線群１６，２４
の中の一部の信号線を遅延回路１９への信号の印加と、
その出力信号の検出とのために用いてもよい。この場合
には、信号線群１６が接続された入出力ポートを拡張メ
モリ・ボード１８の接続／非接続の判別のために流用で
きる。この構成を採用すれば、構成をさらに簡単にで
き、コストも低減できる。

【００５０】さらに、遅延手段は図２の各構成以外に
も、たとえばタイマＩＣ等で構成することもできる。ま
た、上記の実施例では、ファクシミリ装置等のＯＡ機器
を例にとって説明したが、本発明は、拡張用ボードの後
付けが可能な装置はもとより、任意の電気部品が特定の
装置に後付けされる構成において、この電気部品の接続
／非接続やその種類等を認識する必要がある場合に、広
く適用することができる。

【００５１】また、上述の実施例では、拡張用ボードと
して拡張メモリ・ボードを例にとったが、たとえば漢字
ＲＯＭボードや周辺機器を接続するための拡張用ボード
等に対しても、本発明は容易に適用できる。その他、本
発明の要旨を変更しない範囲で種々の設計変更を施すこ
とは可能である。

【００５２】

【発明の効果】以上のように本発明によれば、試験信号
印加手段が試験信号を出力してから電気部品内の遅延手
段の遅延時間に対応した時間が経過した時点で信号検出
手段が検出する信号がハイレベルかローレベルかを監視
するという簡単な構成で、電気部品の接続の有無等を判
別できる。しかも、接続部に接続することができる電気
部品に、遅延手段、信号入力部および信号出力部を備え
ておくこととすれば、たとえ電気部品の機能部がいずれ
の信号をも出力しないものであっても、この電気部品の
接続の有無等を判別することができる。また、ディップ
スイッチを設けた上述の従来技術とは異なり、電気部品
を接続する前に、繁雑な設定作業を要することがない。
したがって、接続作業も容易に行える。

【００５３】さらに、遅延手段における遅延時間は、電
気部品の種類に対応させて設定することもできる。この
場合には、試験信号出力後、電気部品の種類ごとの遅延
時間に対応した複数の時点で、信号検出手段が検出する
信号がハイレベルかローレベルかを判別すれば、電気部
品の種類をも認識できる。しかも、信号線等を増加させ
る必要もない。したがって、簡単な構成で接続部に接続
された電気部品の種類をも認識できる。

【図面の簡単な説明】

【図１】本発明の一実施例のＣＰＵボードおよび拡張メ
モリ・ボードの構成を簡略化して示すブロック図でる。

【図２】遅延回路の構成例を示すブロック図である。

【図３】ＣＰＵの出力ポートの出力電圧波形と入力ポー
トへの入力電圧波形とを示す波形図である。

【図４】拡張メモリ・ボードがＣＰＵボードに接続され
ているか否かを判別するためにＣＰＵで行われる処理を
示すフローチャートである。

【図５】本発明の他の実施例を説明するための図であ
る。

【図６】ＣＰＵの出力ポートの出力電圧波形と入力ポー
トへの入力電圧波形とを示す波形図である。

【図７】いずれの種類の拡張メモリ・ボードがＣＰＵボ
ードに接続されているのかを認識するためにＣＰＵで行
われる処理を示すフローチャートである。

【図８】拡張用ボードがＣＰＵボードに接続されている
か否かを判別するための従来技術を示すブロック図であ
る。

【図９】ＣＰＵボードに接続された拡張用ボードの種類
を認識するための従来技術を示すブロック図である。

【符号の説明】

１０ＣＰＵボード１１ＣＰＵ１３，２１コネクタ１８，１８ａ，１８ｂ，１８ｃ拡張メモリ・ボード１９遅延回路２１ａ，２１ｂ端子２３メモリ回路

フロントページの続き (72)発明者佐藤稔浩大阪府大阪市中央区玉造１丁目２番28号三田工業株式会社内 (56)参考文献特開平４−297913（ＪＰ，Ａ) 特開平２−145986（ＪＰ，Ａ) 特開平５−303456（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00

Claims

(57)【特許請求の範囲】

【請求項１】所定の機能に対応した機能部と、外部から
の信号を受け入れる信号入力部と、この信号入力部に与えられた信号を所定の遅延時間だけ
遅延させて出力する遅延手段と、この遅延手段の出力信
号を外部に出力するための信号出力部とを有する電気部
品を接続することができる接続部と、ハイレベルとローレベルとの間で１回変化する試験信号
を出力し、上記電気部品が上記接続部に接続されている
状態では、当該試験信号を上記信号入力部に与えること
ができる試験信号印加手段と、上記試験信号に対応する信号を検出し、上記電気部品が
上記接続部に接続されている状態では上記信号出力部か
らの信号が入力される信号検出手段と、上記試験信号印加手段が上記試験信号を出力してから上
記遅延時間に対応して定められた時間が経過した時点に
おいて上記信号検出手段が検出する信号がハイレベルと
ローレベルとのいずれであるかに基づいて、上記電気部
品が上記接続部に接続されているか否かを判別する判別
手段とを含むことを特徴とする電気部品接続認識装置。
【請求項２】第１の機能に対応した機能部、外部からの
信号を受け入れる信号入力部、この信号入力部に与えら
れた信号を第１の遅延時間だけ遅延させて出力する遅延
手段、この遅延手段の出力信号を外部に出力するための
信号出力部を有する第１の種類の電気部品と、上記第１
の機能とは異なる第２の機能に対応した機能部、外部か
らの信号を受け入れる信号入力部、この信号入力部に与
えられた信号を上記第１の時間よりも長い第２の遅延時
間だけ遅延させて出力する遅延手段、この遅延手段の出
力信号を外部に出力するための信号出力部を有する第２
の種類の電気部品とを択一的に接続することができる接
続部と、ハイレベルとローレベルとの間で１回変化する試験信号
を出力し、上記第１および第２の種類の電気部品のいず
れかが上記接続部に接続されている状態では、当該試験
信号を当該接続されている電気部品の上記信号入力部に
与えることができる試験信号印加手段と、上記試験信号に対応する信号を検出し、上記第１および
第２の種類の電気部品のいずれかが上記接続部に接続さ
れている状態では当該接続されている電気部品の上記信
号出力部からの信号が入力される信号検出手段と、上記試験信号印加手段が上記試験信号を出力してから上
記第１の遅延時間に対応して定められた第１の時間が経
過した時点において上記信号検出手段が検出する信号が
ハイレベルとローレベルとのいずれであるかを判別する
第１の判別手段と、上記試験信号印加手段が上記試験信号を出力してから上
記第２の遅延時間に対応して定められた第２の時間が経
過した時点において上記信号検出手段が検出する信号が
ハイレベルとローレベルとのいずれであるかを判別する
第２の判別手段と、上記第１および第２の判別手段による判別結果に基づい
て、上記信号接続部に第１および第２の種類の電気部品
のいずれが接続されているかを認識する種類認識手段と
を含むことを特徴とする電気部品接続認識装置。