JP3262386B2 - 電気部品接続認識装置 - Google Patents

電気部品接続認識装置

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JP3262386B2
JP3262386B2 JP29252492A JP29252492A JP3262386B2 JP 3262386 B2 JP3262386 B2 JP 3262386B2 JP 29252492 A JP29252492 A JP 29252492A JP 29252492 A JP29252492 A JP 29252492A JP 3262386 B2 JP3262386 B2 JP 3262386B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パーソナルコンピュー
タやファクシミリ装置等のOA機器のような特定の装置
に接続される拡張用ボードなどの電気部品、およびその
電気部品の接続の有無や種類を認識する電気部品接続認
識装置に関する。
【0002】
【従来の技術および発明が解決しようとする課題】従来
から、パソコンやファクシミリ等のOA(オフィス・オ
ートメーション)機器では、本体内に標準的に組み込ま
れているシステム構成に、機能を追加する(性能を向上
させる場合を含む。)目的で拡張用ボードが事後的に接
続されて用いられる場合がある。このような拡張用ボー
ドには、たとえば記憶容量を増設するための拡張メモリ
・ボードや、使用できる漢字数を増やすための漢字RO
Mボード、周辺機器を接続するための拡張ボード等があ
り、その他本体内に元々組み込まれているCPUボード
と同じようなCPUボードもある。
【0003】このような拡張用ボードが接続されると、
システム全体として処理可能な機能の種類やシステム全
体の性能が変化する。したがって、OA機器の本体内に
標準的に組み込まれているCPUボード側において、拡
張用ボードが接続されているのか否かを認識する必要が
ある。図8は、拡張用ボードが接続されているか否かを
判別するための構成例を示すブロック図である。OA機
器等の本体内に標準的に組み込まれているCPUボード
1にはCPU2が配設されており、CPU2の入力ポー
トP0 は信号線3aを介してコネクタ4aに接続されて
いる。この信号線3aには、プルアップ抵抗Rの一端が
接続されており、プルアップ抵抗Rの他端には正電圧V
CCが与えられている。コネクタ4aには、たとえば拡張
メモリ・ボードのような拡張用ボード5が接続可能であ
る。すなわち、拡張用ボード5にはコネクタ4aに装着
可能なコネクタ5aが備えられている。このコネクタ5
aにおいて、上記信号線3aに接続される端子6には接
地電位が与えられている。
【0004】この構成では、拡張用ボード5がCPUボ
ード1に接続されていなければ、入力ポートP0 には電
圧VCCが与えられる。一方、拡張用ボード5が図のよう
にCPUボード1に接続されていると、入力ポートP0
は接地電位となる。したがって、CPU2は入力ポート
0 への入力電圧が電圧VCCか接地電位かに基づいて、
拡張用ボード5の接続/非接続を認識することができ
る。
【0005】上記の構成例では、拡張用ボード5が接続
されているか否かは判別できるが、その種類までを認識
することはできない。たとえば、CPUボード1に複数
種類の拡張用ボードが接続可能である場合には、CPU
ボード1では接続された拡張用ボードの種類までをも認
識する必要がある。また、CPUボード1に1種類の拡
張用ボードのみの接続が予定されているときに、他の種
類の拡張用ボードが誤って接続されることも考えられ
る。したがって、CPUボード1への接続が予定されて
いる拡張用ボードが1種類であっても、誤接続を防止す
るために、CPUボード1において、接続された拡張用
ボードの種類を認識させることが好ましい。
【0006】図9は、接続された拡張用ボードの種類を
認識することができる構成例を示すブロック図である。
CPU2の出力ポートP0 ,P1 ,P2 ,P3 は、それ
ぞれ信号線3a,3b,3c,3dを介してコネクタ4
aに接続されている。この信号線3a,3b,3c,3
dには、それぞれプルアップ抵抗R1,R2,R3,R
4の各一端が接続されており、プルアップ抵抗R1,R
2,R3,R4の各他端には正電圧VCCが与えられてい
る。
【0007】拡張用ボード5には、拡張用ボード5の種
類に対応した組み合わせで閉じられる複数のスイッチを
含むディップスイッチSWが設けられている。ディップ
スイッチSWに備えられた複数のスイッチは、各一端が
コネクタ5aの信号線3a,3b,3c,3dにそれぞ
れ接続される各端子に接続されており、各他端には接地
電位が与えられている。
【0008】この構成では、拡張用ボード5がCPUボ
ード1に接続されていなければ、CPU2の入力ポート
0 ,P1 ,P2 ,P3 の各入力電圧は全て電圧VCC
なる。一方、拡張用ボード5が図のように接続されてい
れば、拡張用ボード5の種類に対応した組み合わせでデ
ィップスイッチSWの個々のスイッチは導通されている
ので、その導通された各スイッチに接続されている入力
ポートには接地電位が与えられる。すなわち、ディップ
スイッチSWを拡張用ボード5の種類に対応するように
設定するとともに、CPU2に接続された図外のメモリ
に入力ポートP 0 〜P3 の入力データと拡張用ボード5
の種類との対応関係を記憶させておけば、どのような種
類の拡張用ボード5が接続されたのかをCPU2で認識
させることができる。
【0009】ところが、上記のような構成においては、
CPUボード1のコネクタ4aに接続可能な拡張用ボー
ドの種類が多くなると、それに伴ってディップスイッチ
の構成スイッチ数やCPUボード1内の信号線の数、お
よびCPU2において拡張用ボードの認識のために用い
る入力ポートの数を増加しなければならない。このた
め、構成が複雑になり、コストアップにつながる。ま
た、拡張用ボードの種類に対応したディップスイッチの
設定を事前に作っておかなければならないため、拡張用
ボードの接続作業が非常に繁雑である。
【0010】このような不具合を解消するために、ソフ
トウエア処理により拡張用ボードの種類を認識すること
が考えられる。これは、CPU2からコネクタ4a,5
aを介して拡張用ボード5に備えられたメモリ素子等に
アクセスし、そのアクセスの結果に基づいて、拡張用ボ
ードの接続の有無および種類を認識する技術である。こ
の技術を採用すると、ディップスイッチや特別の信号線
等が不要であるから、構成が簡略化され、コストダウン
を図ることができる。また、ディップスイッチの設定も
不要であるから、拡張用ボードの接続作業も簡単であ
る。
【0011】しかし、このソフトウエア処理を用いた技
術では、全ての種類の拡張用ボードの接続を認識するこ
とができないという欠点がある。すなわち、たとえばC
PU2からの書込み動作のみが可能で、CPUボード1
側に何も信号を返さないような拡張用ボードについて
は、その接続の有無および種類の認識を行うことができ
ない。
【0012】そこで、本発明の主たる目的は、上述の技
術的課題を解決し、簡単な構成で任意の種類の電気部品
の接続の有無等を認識することができ、しかも電気部品
の接続作業が繁雑になることもない電気部品接続認識装
置を提供することである
【0013】
【課題を解決するための手段】上記の目的を達成するた
めの請求項1記載の電気部品接続認識装置は、所定の機
能に対応した機能部と、外部からの信号を受け入れる信
号入力部と、この信号入力部に与えられた信号を所定の
遅延時間だけ遅延させて出力する遅延手段と、この遅延
手段の出力信号を外部に出力するための信号出力部とを
有する電気部品を接続することができる接続部と、ハイ
レベルとローレベルとの間で1回変化する試験信号を出
力し、上記電気部品が上記接続部に接続されている状態
では、当該試験信号を上記信号入力部に与えることがで
きる試験信号印加手段と、上記試験信号に対応する信号
を検出し、上記電気部品が上記接続部に接続されている
状態では上記信号出力部からの信号が入力される信号検
出手段と、上記試験信号印加手段が上記試験信号を出力
してから上記遅延時間に対応して定められた時間が経過
した時点において上記信号検出手段が検出する信号がハ
イレベルとローレベルとのいずれであるかに基づいて、
上記電気部品が上記接続部に接続されているか否かを判
別する判別手段とを含むことを特徴とするものである。
【0014】また、請求項2記載の電気部品接続認識装
置は、第1の機能に対応した機能部、外部からの信号を
受け入れる信号入力部、この信号入力部に与えられた信
号を第1の遅延時間だけ遅延させて出力する遅延手段、
この遅延手段の出力信号を外部に出力するための信号出
力部を有する第1の種類の電気部品と、上記第1の機能
とは異なる第2の機能に対応した機能部、外部からの信
号を受け入れる信号入力部、この信号入力部に与えられ
た信号を上記第1の時間よりも長い第2の遅延時間だけ
遅延させて出力する遅延手段、この遅延手段の出力信号
を外部に出力するための信号出力部を有する第2の種類
の電気部品とを択一的に接続することができる接続部
と、ハイレベルとローレベルとの間で1回変化する試験
信号を出力し、上記第1および第2の種類の電気部品の
いずれかが上記接続部に接続されている状態では、当該
試験信号を当該接続されている電気部品の上記信号入力
部に与えることができる試験信号印加手段と、上記試験
信号に対応する信号を検出し、上記第1および第2の種
類の電気部品のいずれかが上記接続部に接続されている
状態では当該接続されている電気部品の上記信号出力部
からの信号が入力される信号検出手段と、上記試験信号
印加手段が上記試験信号を出力してから上記第1の遅延
時間に対応して定められた第1の時間が経過した時点に
おいて上記信号検出手段が検出する信号がハイレベルと
ローレベルとのいずれであるかを判別する第1の判別手
段と、上記試験信号印加手段が上記試験信号を出力して
から上記第2の遅延時間に対応して定められた第2の時
間が経過した時点において上記信号検出手段が検出する
信号がハイレベルとローレベルとのいずれであるかを判
別する第2の判別手段と、上記第1および第2の判別手
段による判別結果に基づいて、上記信号接続部に第1お
よび第2の種類の電気部品のいずれが接続されているか
を認識する種類認識手段とを含むことを特徴とするもの
である。
【0015】
【0016】
【0017】
【作用】上記請求項1記載の構成によれば、接続部に電
気部品が接続された状態では、その電気部品の信号入力
部に試験信号印加手段から所定の試験信号を与えると、
その試験信号は、電気部品に備えられた遅延手段によっ
て所定の遅延時間だけ遅延させられる。この遅延手段の
出力信号は信号出力部に導出され、この信号が信号検出
手段で検出される。試験信号は、ハイレベルとローレベ
ルとの間で1回変化する信号であり、判別手段では、上
記遅延手段における遅延時間に対応した時間が経過した
時点で、信号検出手段が検出する信号がハイレベルかロ
ーレベルかを調べる。この信号レベルが試験信号に対応
した値であれば、上記電気部品が接続されているものと
判別される。
【0018】接続部に電気部品が接続されていない状態
では、所定の試験信号が出力されても、この試験信号に
対応した信号は検出されない。したがって、このときに
は、判別手段は、電気部品が接続されていないものと判
別することになる。もしも、接続部に予定外の電気部品
が誤って接続されたときには、試験信号を電気部品に与
えてもその試験信号に対応した所定の信号が電気部品か
ら出力されないか、または、試験信号が電気部品に入力
されてからその試験信号に対応した信号が電気部品から
出力されて信号検出手段で検出されるまでの時間が上記
所定の遅延時間に相当する時間とは異なることになる。
したがって、判別手段は、誤接続状態のときには、所定
の電気部品が接続されていないものと判別する。
【0019】また、上記請求項2記載の構成によれば、
信号入力部に試験信号が入力されてから信号出力部から
この試験信号に対応した信号が出力されるまでの時間
は、電気部品の機能部の機能に対応する。そこで、第1
の種類の電気部品における遅延手段の遅延時間に対応し
た時間と、第2の種類の電気部品における遅延手段の遅
延時間に対応した時間とで、信号検出手段が検出する信
号がハイレベルとローレベルとのいずれであるかが判別
される。この判別結果に基づいて、種類認識手段は接続
された電気部品が第1の種類か第2の種類かを認識する
ことができる
【0020】
【0021】
【実施例】以下では、本発明の一実施例を、添付図面を
参照して詳細に説明する。図1は、本実施例の電気部品
接続認識装置が適用されたファクシミリ装置等のOA機
器の一部の構成を簡略化して示すブロック図である。こ
のOA機器には、各部の動作を制御するためのCPUボ
ード10が標準的に備えられている。このCPUボード
10には、標準的に備えられたメモリ容量を増加させる
ための拡張メモリ・ボード18を接続することができる
ように、接続部であるコネクタ13が設けられている。
そして、このコネクタ13の端子群17は、信号線群1
6を介して、CPUボード10に備えられたCPU11
に接続されている。このCPU11が判別手段、種類認
識手段、試験信号印加手段および信号検出手段等として
機能する。
【0022】拡張メモリ・ボード18には機能部として
のメモリ回路23が配設されている。このメモリ回路2
3は信号線群24を介して、コネクタ21の端子群25
に接続されている。したがって、コネクタ21をコネク
タ13に装着すると、信号線群16と信号線群24とが
接続される。この状態では、CPU11は信号線群16
および信号線群24を介してメモリ回路23にアクセス
でき、必要なデータの読出しや書込みが行える。
【0023】拡張メモリ・ボード18には、メモリ回路
23の他に、入力信号を所定の遅延時間τだけ遅延させ
て出力する遅延回路19が配設されている。この遅延回
路19の入力側19aは信号線20を介して端子群25
の中の1つの端子21aに接続されており、出力側19
bは信号線22を介して端子群25の中の他の1つの端
子21bに接続されている。端子21aは信号入力部に
相当し、端子21bは信号出力部に相当する。
【0024】CPUボード10では、CPU11のある
出力ポートP0 は信号線12を介して端子群17の中の
1つの端子13aに接続され、ある入力ポートP1 は信
号線14を介して端子端群17の中の他の1つの端子1
3bに接続されている。この信号線14の途中部には、
伝送されてきた信号の波形を整形するためのシュミット
インバータ15が介挿されている。また、端子13bに
は、プルアップ抵抗Rの一端が接続されており、他端に
は正電圧5(V) が与えられている。
【0025】コネクタ13にコネクタ21が装着される
と、端子13a,13bはそれぞれ端子21a,21b
に接続される。したがって、CPUボード10に拡張メ
モリ・ボード18が接続された場合は、出力ポートP0
から出力された信号は信号線12,20を介して遅延回
路19に入力され、遅延回路19から出力された信号は
信号線22,14を介して入力ポートP1 に入力され
る。
【0026】図2は、遅延回路19の構成例を示す図で
ある。遅延回路19には、たとえば図2(a) に示す抵抗
RとコンデンサCとで構成した積分回路を適用できる。
図2(b) は入力側19aと出力側19bとの間にアナロ
グ遅延線27を介挿して遅延回路19を構成した例であ
る。さらに、図2(c) は入力側19aと出力側19bと
の間に複数個のバッファ素子28を直列に接続して遅延
回路19を構成した例である。
【0027】このような遅延回路19は、入力信号を所
定の遅延時間τだけ遅延させて出力させる遅延手段とし
て機能している。この遅延時間τは、たとえば図2(a)
の積分回路では、抵抗Rの抵抗値およびコンデンサCの
容量を変えることにより変化する。そこで、拡張メモリ
・ボード18の種類に応じて抵抗Rの抵抗値およびコン
デンサCの容量を定めることとすれば、遅延時間τを拡
張メモリ・ボード18の種類に対応させることができ
る。同様に、図2(b) ,(c) の構成においても、アナロ
グ遅延線27の遅延時間やバッファ素子28の個数を変
化させれば、遅延時間τを調整できる。ただし、図2
(a) の積分回路を採用すれば、コストの低減に有利であ
る。
【0028】図3は、CPUボード10に拡張メモリ・
ボード18が接続されている場合における出力ポートP
0 の出力電圧波形および入力ポートP1 への入力電圧波
形を示す波形図である。図3(a) は出力ポートP0 の出
力電圧波形を示しており、図3(b) は入力ポートP1
の入力電圧波形を示している。なお、「H」はハイレベ
ル、「L」はローレベルをそれぞれ示す。
【0029】CPUボード10を備えたOA機器に電源
が投入されると、CPU11は所定のタイミングで出力
ポートP0 の出力信号をハイレベルからローレベルに立
ち下げる(この信号が試験信号に相当する。)。すなわ
ち、出力ポートP 0 の出力信号がハイレベルとローレベ
ルとの間で1回変化する。この時刻t1 から遅延回路1
9における遅延時間τが経過した後の時刻t2 には、シ
ュミットインバータ15から入力ポートP1 への入力信
号がローレベルからハイレベルに立ち上がる。
【0030】したがって、CPU11は出力ポートP0
の出力信号を立ち下げてから入力ポートP1 の入力信号
が立ち上がるまでの時間を監視することにより、拡張メ
モリ・ボード18がコネクタ13に接続されているか否
かを判別することができる。なぜなら、もしも拡張メモ
リ・ボード18がコネクタ13に接続されていなけれ
ば、入力ポートP1 への入力信号は終始ローレベルに保
持されるからである。
【0031】もしも、コネクタ13にCPUボード10
と組み合わせて用いることができない他の拡張用ボード
が接続されているような場合には、たとえば出力ポート
0の出力信号を立ち下げても入力ポートP1 の入力信
号がローレベルに保持される。また、たとえ出力ポート
0 の出力信号の立ち上がりに応答して入力ポートP 1
への入力信号が立ち上がる場合であっても、その間の時
間間隔は、拡張メモリ・ボード18が接続された場合の
上述の遅延時間τとは異なった値となる。したがって、
CPU11は、コネクタ13に予定外の拡張用ボードが
誤って接続されたときに、このことを認識することがで
きる。
【0032】図4は、CPUボード10と組み合わせて
用いることのできる拡張メモリ・ボード18が接続され
ているか否かを判別するためにCPU11で行われる処
理を示すフローチャートである。この拡張メモリ・ボー
ド18では、上記の遅延回路19の遅延時間τが、たと
えば400μsecとされている。先ず、CPUボード
10の出力ポートP0 の出力電圧S0 がハイレベルから
ローレベルに変えられる(ステップs1)。そして、拡
張メモリ・ボード18に与えられている遅延時間の40
0μsecよりも少し短い時間(図4では、300μs
ec)経過後に(ステップs2)、CPUボード10の
入力ポートP1 への入力電圧S1 がハイレベルであるか
否かが判断される(ステップs3)。
【0033】この結果、入力電圧S1 がハイレベルであ
れば、接続可能である拡張メモリ・ボード18以外の拡
張用ボードが誤接続されていると判断される(ステップ
s8)。一方、入力電圧S1 がローレベルであれば、さ
らに200μsec経過後(ステップs4)、再び入力
ポートP1 への入力電圧S1 がハイレベルであるか否か
が判断される(ステップs5)。この結果、入力電圧S
1 がハイレベルであれば、拡張メモリ・ボード18が接
続されていると認識される(ステップs7)。すなわ
ち、出力電圧S0 を立ち下げてから300μsec以上
経過した後で、かつ、500μsec経過前に入力電圧
1 が立ち上がったときに、拡張メモリ・ボード18が
接続されているものと判別される。このような判別が可
能なのは、拡張メモリ・ボード18の遅延回路19にお
ける上記の遅延時間τが400μsecに設定されてい
るからである。なお、ステップs2〜s5の処理によ
り、拡張メモリ・ボード18の接続/非接続の判定は±
100μsecの余裕を見て行われていることになる。
これは、たとえば、遅延回路19が図2(a) の積分回路
で構成されている場合には、遅延時間τに誤差が生じる
からである。
【0034】一方、ステップs5において、入力電圧S
1 がローレベルであると判断されたときには、拡張メモ
リ・ボード18は接続されていないと判別される(ステ
ップs6)。以上のように本実施例においては、出力ポ
ートP0 の出力電圧S0 を立ち上げてから入力ポートP
1 への入力電圧S1 が立ち上がるまでの時間が、遅延時
間τの近傍の値であるときに、拡張メモリ・ボード18
が接続されていると判別される。また、上記の時間が遅
延時間τに比較して極端に短いときは誤接続であると判
別される。さらに、上記の時間が所定時間を超えるとき
には、拡張メモリ・ボード18は接続されていないもの
と判別される。このときには、コネクタ13にいずれの
拡張用ボードも接続されていないか、または、予定外の
拡張用ボードが誤接続されていることになる。
【0035】このように、本実施例によれば、拡張メモ
リ・ボード18の接続/非接続等をCPU11において
認識させるために、ディップスイッチ等を用いていな
い。このため、拡張メモリ・ボード18の接続作業が繁
雑になることがない。また、拡張メモリ・ボード18の
種類は、遅延回路19の遅延時間τで表される。このた
め、CPUボード10には、遅延回路19に所定のタイ
ミングで立ち下がる試験信号を与える信号線12と、遅
延回路19の出力信号を検出するための信号線14とを
用意しておけば、拡張メモリ・ボード18の接続/非接
続等の認識が可能となる。したがって、構成が過度に複
雑化することも、コストが大幅に増加することもない。
【0036】また、CPU11は、出力ポートP0 の出
力電圧S0 を立ち下げてから、入力ポートP1 への入力
電圧S1 が立ち上がるまでの時間を監視すればよいか
ら、拡張メモリ・ボード18の接続/非接続を容易に認
識できる。さらに、拡張メモリ・ボード18に遅延回路
19を設け、この遅延回路19に対する信号の入出力を
行えるようにしているから、たとえメモリ回路23が書
込み動作のみが可能でCPUボード10に信号を返さな
いものであったとしても、この拡張メモリ・ボード18
の接続の有無を良好に判別できる。
【0037】なお、シュミットインバータ15は、CP
Uボード10に備えられた集積回路素子内の未使用のゲ
ート等を用いて構成してもよく、この場合には、コスト
の低減に一層有利となる。図5は、本発明の他の実施例
を説明するための図であり、CPUボード10に異なる
種類の拡張メモリ・ボード18a,18b,18cを択
一的に接続することができる場合を示している。拡張メ
モリ・ボード18a,18b,18cは、いずれも上記
の拡張メモリ・ボード18と同様な構成を有している。
そして、各拡張メモリ・ボード18a,18b,18c
にそれぞれ備えられた遅延回路19では、各拡張メモリ
・ボード18a,18b,18cの種類(たとえば、記
憶容量の大小)に対応した遅延時間τA ,τB ,τC
設定されている。これらの遅延時間τA ,τB ,τ
C は、たとえば次のような値である。
【0038】τA =200μsec τB =400μsec τC =600μsec なお、これら拡張メモリ・ボード18a,18b,18
cの種類と遅延時間τ A ,τB ,τC との対応関係は、
CPUボード10に設けられた図外のメモリに予め記憶
されていてもよく、また、CPU11が実行するプログ
ラム中に各数値に対応した基準値が組み込まれていても
よい。
【0039】図6は、CPUボード10に拡張メモリ・
ボード18a,18b,18cのいずれかが接続されて
いる場合におけるCPU11の出力ポートP0 の出力電
圧S 0 および入力ポートP1 への入力電圧S1 の波形を
示す波形図である。図6(a)は出力ポートP0 の出力電
圧S0 の波形を示している。また、図6(b) ,(c) ,
(d) は、CPUボード10にそれぞれ拡張メモリ・ボー
ド18a,18b,18cを接続したときの入力ポート
1 への入力電圧S1 の各波形を示しており、図6(e)
はCPUボード10に何も接続していないときの入力ポ
ートP1 への入力電圧S1 の波形を示している。なお、
図6において、「H」はハイレベルを示し、「L」はロ
ーレベルを示している。
【0040】電源が投入されると、所定時間だけ経過し
た後の時刻t0 に、出力ポートP0の出力電圧S0 が立
ち下げられる。すなわち、出力ポートP 0 の出力電圧S
0 が、ハイレベルとローレベルとの間で1回変化させら
れる。このとき、CPUボード10に拡張メモリ・ボー
ド18aが接続されていると、出力電圧S0 は、拡張メ
モリ・ボード18aの遅延回路19に与えられる。この
拡張メモリ・ボード18aが有する遅延回路19の遅延
時間τA は200μsecであるので、入力ポートP1
に入力される入力電圧S1 は、出力ポートP0 の出力電
圧S0 が立ち下がった時刻t0 から200μsec経過
後に立ち上がる。同様に、図6(c) ,(d) のように、C
PUボード10に拡張メモリ・ボード18b,18cが
接続されているときは、入力ポートP1 への入力電圧S
1 は、時刻t0 から各拡張メモリ・ボード18b,18
cに対応した遅延時間τB (=400μsec),τC
(=600μsec)経過後の各時刻に立ち上がる。
【0041】一方、CPUボード10に何も接続されて
いない場合は、図6(e) に示すように、入力ポートP1
への入力電圧S1 は終始ローレベルのままである。図7
は、図5のように、CPUボード10にそれぞれ異なる
種類の拡張メモリ・ボード18a,18b,18cが択
一的に接続することができる場合に、いずれの拡張メモ
リ・ボードが接続されているのかを認識するためにCP
U11で行われる処理を示すフローチャートである。
【0042】先ず、CPUボード10の出力ポートP0
の出力電圧S0 がハイレベルからローレベルに反転させ
られる(ステップp1)。そして、出力電圧S0 をハイ
レベルからローレベルに反転させてから100μsec
経過後に(ステップp2)、入力ポートP1 への入力電
圧S1 がハイレベルであるか否かが判断される(ステッ
プp3)。この処理により、接続可能な拡張メモリ・ボ
ード18a,18b,18c以外の拡張用ボードが接続
されているか否かが調べられる。なぜなら、接続可能な
拡張メモリ・ボード18a,18b,18cがそれぞれ
備える遅延回路19の遅延時間τA ,τB ,τC は全て
200μsec以上であるからである。この処理が行わ
れる時点は、図6の時刻t1 に相当する。
【0043】この処理の結果、入力電圧S1 がハイレベ
ルであれば、接続可能な拡張メモリ・ボード18a,1
8b,18c以外の拡張用ボードが接続されていると判
断される(ステップp11)。一方、入力電圧S1 が依
然ローレベルならば、さらに200μsec経過後に
(この時点は図6の時刻t2 に相当する)、再び入力電
圧S1 がハイレベルであるか否かが判断される(ステッ
プp4,p5)。この結果、入力電圧S1 がハイレベル
であれば、拡張メモリ・ボード18aが接続されている
と認識される(ステップp12)。このような判断が可
能なのは、拡張メモリ・ボード18aの遅延回路19の
遅延時間τA が200μsecであるからである。
【0044】一方、入力電圧S1 が依然ローレベルなら
ば、さらに200μsec経過後に(この時点は図6の
時刻t3 に相当する)、入力電圧S1 がハイレベルであ
るか否かが判断される(ステップp6,p7)。この結
果、入力電圧S1 がハイレベルであれば、拡張メモリ・
ボード18bが接続されていると認識される(ステップ
p13)。これは、拡張メモリ・ボード18bの遅延回
路19の遅延時間τBは、400μsecに設定されて
いるからである。
【0045】一方、入力電圧S1 が依然ローレベルなら
ば、さらに200μsec経過後に(この時点は図6の
時刻t4 に相当する)、再び入力電圧S1 がハイレベル
であるか否かが判断される(ステップp8,p9)。こ
の結果、入力電圧S1 がハイレベルであれば、600μ
secの遅延時間τC が設定されている拡張メモリ・ボ
ード18cが接続されていると認識される(ステップp
14)。一方、それでも依然としてローレベルならば、
接続可能な拡張用ボードは何も接続されていないと判別
される(ステップp10)。
【0046】以上のように本実施例のCPUボード18
および拡張メモリ・ボード18a,18b,18cで
は、各拡張メモリ・ボード18a,18b,18cの種
類に対応して遅延時間τA ,τB ,τC が設定されてい
る。そして、CPUボード18においては、それら遅延
時間τA ,τB ,τC と拡張メモリ・ボード18a,1
8b,18cとの対応関係に基づいて、拡張メモリ・ボ
ード18a,18b,18cの接続の有無が判別され
る。
【0047】このような構成では、遅延回路19におけ
る遅延時間により、任意の拡張用ボードの種類を表すこ
とができる。そのため、CPU10に接続可能な拡張用
ボードの種類が多数ある場合でも、拡張用ボードやCP
Uボード10の構成は全く複雑化することがない。ま
た、CPU11では、出力ポートP0 の出力電圧S0
立ち下げてから入力ポートP1 への入力電圧S1 が立ち
上がるまでの時間を監視することで、任意の拡張用ボー
ドの種類を認識できる。このような処理は簡単であるか
ら、CPUボード11側では、拡張用ボードの種類を容
易に認識できる。
【0048】本発明の実施例の説明は以上のとおりであ
るが、本発明は上述の実施例に限定されるものではな
【0049】たとえば、上記の実施例では、試験信号の
印加と、遅延回路19の出力信号の検出とのために、C
PUボード10および拡張メモリ・ボード18にそれぞ
れ信号線12,14,20,22を設け、さらにCPU
11のポートP0 ,P1 を用いている。しかし、CPU
11とメモリ回路23とを接続する信号線群16,24
の中の一部の信号線を遅延回路19への信号の印加と、
その出力信号の検出とのために用いてもよい。この場合
には、信号線群16が接続された入出力ポートを拡張メ
モリ・ボード18の接続/非接続の判別のために流用で
きる。この構成を採用すれば、構成をさらに簡単にで
き、コストも低減できる。
【0050】さらに、遅延手段は図2の各構成以外に
も、たとえばタイマIC等で構成することもできる。ま
た、上記の実施例では、ファクシミリ装置等のOA機器
を例にとって説明したが、本発明は、拡張用ボードの後
付けが可能な装置はもとより、任意の電気部品が特定の
装置に後付けされる構成において、この電気部品の接続
/非接続やその種類等を認識する必要がある場合に、広
く適用することができる。
【0051】また、上述の実施例では、拡張用ボードと
して拡張メモリ・ボードを例にとったが、たとえば漢字
ROMボードや周辺機器を接続するための拡張用ボード
等に対しても、本発明は容易に適用できる。その他、本
発明の要旨を変更しない範囲で種々の設計変更を施すこ
とは可能である。
【0052】
【発明の効果】以上のように本発明によれば、試験信号
印加手段が試験信号を出力してから電気部品内の遅延手
段の遅延時間に対応した時間が経過した時点で信号検出
手段が検出する信号がハイレベルかローレベルかを監視
するという簡単な構成で、電気部品の接続の有無等を判
別できる。しかも、接続部に接続することができる電気
部品に、遅延手段、信号入力部および信号出力部を備え
ておくこととすれば、たとえ電気部品の機能部がいずれ
の信号をも出力しないものであっても、この電気部品の
接続の有無等を判別することができる。また、ディップ
スイッチを設けた上述の従来技術とは異なり、電気部品
を接続する前に、繁雑な設定作業を要することがない。
したがって、接続作業も容易に行える。
【0053】さらに、遅延手段における遅延時間は、
気部品の種類に対応させて設定することもできる。この
場合には、試験信号出力後、電気部品の種類ごとの遅延
時間に対応した複数の時点で、信号検出手段が検出する
信号がハイレベルかローレベルかを判別すれば、電気部
品の種類をも認識できる。しかも、信号線等を増加させ
る必要もない。したがって、簡単な構成で接続部に接続
された電気部品の種類をも認識できる。
【図面の簡単な説明】
【図1】本発明の一実施例のCPUボードおよび拡張メ
モリ・ボードの構成を簡略化して示すブロック図でる。
【図2】遅延回路の構成例を示すブロック図である。
【図3】CPUの出力ポートの出力電圧波形と入力ポー
トへの入力電圧波形とを示す波形図である。
【図4】拡張メモリ・ボードがCPUボードに接続され
ているか否かを判別するためにCPUで行われる処理を
示すフローチャートである。
【図5】本発明の他の実施例を説明するための図であ
る。
【図6】CPUの出力ポートの出力電圧波形と入力ポー
トへの入力電圧波形とを示す波形図である。
【図7】いずれの種類の拡張メモリ・ボードがCPUボ
ードに接続されているのかを認識するためにCPUで行
われる処理を示すフローチャートである。
【図8】拡張用ボードがCPUボードに接続されている
か否かを判別するための従来技術を示すブロック図であ
る。
【図9】CPUボードに接続された拡張用ボードの種類
を認識するための従来技術を示すブロック図である。
【符号の説明】
10 CPUボード 11 CPU 13,21 コネクタ 18,18a,18b,18c 拡張メモリ・ボード 19 遅延回路 21a,21b 端子 23 メモリ回路
フロントページの続き (72)発明者 佐藤 稔浩 大阪府大阪市中央区玉造1丁目2番28号 三田工業株式会社内 (56)参考文献 特開 平4−297913(JP,A) 特開 平2−145986(JP,A) 特開 平5−303456(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 3/00

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】所定の機能に対応した機能部と、外部から
    の信号を受け入れる信号入力部と、 この信号入力部に与えられた信号を所定の遅延時間だけ
    遅延させて出力する遅延手段と、この遅延手段の出力信
    号を外部に出力するための信号出力部とを有する電気部
    品を接続することができる接続部と、ハイレベルとローレベルとの間で1回変化する 試験信号
    を出力し、上記電気部品が上記接続部に接続されている
    状態では、当該試験信号を上記信号入力部に与えること
    ができる試験信号印加手段と、 上記試験信号に対応する信号を検出し、上記電気部品が
    上記接続部に接続されている状態では上記信号出力部か
    らの信号が入力される信号検出手段と、 上記試験信号印加手段が上記試験信号を出力してから
    記遅延時間に対応して定められた時間が経過した時点に
    おいて上記信号検出手段が検出する信号がハイレベルと
    ローレベルとのいずれであるかに基づいて、上記電気部
    品が上記接続部に接続されているか否かを判別する判別
    手段とを含むことを特徴とする電気部品接続認識装置。
  2. 【請求項2】第1の機能に対応した機能部、外部からの
    信号を受け入れる信号入力部、この信号入力部に与えら
    れた信号を第1の遅延時間だけ遅延させて出力する遅延
    手段、この遅延手段の出力信号を外部に出力するための
    信号出力部を有する第1の種類の電気部品と、上記第1
    の機能とは異なる第2の機能に対応した機能部、外部か
    らの信号を受け入れる信号入力部、この信号入力部に与
    えられた信号を上記第1の時間よりも長い第2の遅延時
    間だけ遅延させて出力する遅延手段、この遅延手段の出
    力信号を外部に出力するための信号出力部を有する第2
    の種類の電気部品とを択一的に接続することができる接
    続部と、 ハイレベルとローレベルとの間で1回変化する試験信号
    を出力し、上記第1および第2の種類の電気部品のいず
    れかが上記接続部に接続されている状態では、当該試験
    信号を当該接続されている電気部品の上記信号入力部に
    与えることができる試験信号印加手段と、 上記試験信号に対応する信号を検出し、上記第1および
    第2の種類の電気部品のいずれかが上記接続部に接続さ
    れている状態では当該接続されている電気部品の上記信
    号出力部からの信号が入力される信号検出手段と、 上記試験信号印加手段が上記試験信号を出力してから上
    記第1の遅延時間に対応して定められた第1の時間が経
    過した時点において上記信号検出手段が検出する信号が
    ハイレベルとローレベルとのいずれであるかを判別する
    第1の判別手段と、 上記試験信号印加手段が上記試験信号を出力してから上
    記第2の遅延時間に対応して定められた第2の時間が経
    過した時点において上記信号検出手段が検出する信号が
    ハイレベルとローレベルとのいずれであるかを判別する
    第2の判別手段と、 上記第1および第2の判別手段による判別結果に基づい
    て、上記信号接続部に第1および第2の種類の電気部品
    のいずれが接続されているかを認識する種類認識手段と
    を含むことを特徴とする電気部品接続認識装置。
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