JP2583446B2 - クロック信号の停止検出回路 - Google Patents
クロック信号の停止検出回路Info
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- JP2583446B2 JP2583446B2 JP63261066A JP26106688A JP2583446B2 JP 2583446 B2 JP2583446 B2 JP 2583446B2 JP 63261066 A JP63261066 A JP 63261066A JP 26106688 A JP26106688 A JP 26106688A JP 2583446 B2 JP2583446 B2 JP 2583446B2
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Description
【発明の詳細な説明】 〔概要〕 この発明は、ディジタル制御回路などにおいてきわめ
て重要な働きをしているクロック信号の停止検出回路に
関し、 クロック信号の停止を検出し、それに基づいてディジ
タル制御回路などの動作を停止（リセット）させること
によって、その動作の暴走や破損を防止することを目的
とし、 クロック信号CSの一方CS1は、第１のオープンコレク
タNOT回路１を介して、一端を接地したコンデンサC1と
所定電圧が印加された抵抗R1とを接続した、OR回路２の
一方の入力端子に印加されるように回路が形成され、 クロック信号CSの他方CS2は、NOT回路３と第２のオー
プンコレクタNOT回路４を介して、一端を接地したコン
デンサC2と所定電圧が印加された抵抗R2とを接続した、
OR回路２の他方の入力端子に印加されるように回路が形
成され、 前記OR回路２の出力端子から前記クロック信号CSがロ
ーレベルあるいはハイレベルのどちらの状態で停止して
も常にハイレベルのクロック停止信号が出力されるよう
に回路が形成され、 前記ハイレベルのクロック停止信号は、第３のオープ
ンコレクタNOT回路５を介して、一端を接地したコンデ
ンサC3と所定電圧が印加された抵抗R3とを接続した、比
較器６の一方の入力端子に印加され、比較器６の他方の
入力端子には基準電圧が印加され、前記クロック信号CS
の停止時に前記比較器６の出力端子から得られる出力信
号でディジタル制御回路の動作を停止するように構成し
たことを特徴とするものである。
て重要な働きをしているクロック信号の停止検出回路に
関し、 クロック信号の停止を検出し、それに基づいてディジ
タル制御回路などの動作を停止（リセット）させること
によって、その動作の暴走や破損を防止することを目的
とし、 クロック信号CSの一方CS1は、第１のオープンコレク
タNOT回路１を介して、一端を接地したコンデンサC1と
所定電圧が印加された抵抗R1とを接続した、OR回路２の
一方の入力端子に印加されるように回路が形成され、 クロック信号CSの他方CS2は、NOT回路３と第２のオー
プンコレクタNOT回路４を介して、一端を接地したコン
デンサC2と所定電圧が印加された抵抗R2とを接続した、
OR回路２の他方の入力端子に印加されるように回路が形
成され、 前記OR回路２の出力端子から前記クロック信号CSがロ
ーレベルあるいはハイレベルのどちらの状態で停止して
も常にハイレベルのクロック停止信号が出力されるよう
に回路が形成され、 前記ハイレベルのクロック停止信号は、第３のオープ
ンコレクタNOT回路５を介して、一端を接地したコンデ
ンサC3と所定電圧が印加された抵抗R3とを接続した、比
較器６の一方の入力端子に印加され、比較器６の他方の
入力端子には基準電圧が印加され、前記クロック信号CS
の停止時に前記比較器６の出力端子から得られる出力信
号でディジタル制御回路の動作を停止するように構成し
たことを特徴とするものである。
この発明は、各種のディジタル制御回路などにおいて
重要な働きをしているクロック信号、例えばコンピュー
タにおいて、CPUがプログラムを処理する最小単位を作
るためのクロック信号の停止検出回路に関する。
重要な働きをしているクロック信号、例えばコンピュー
タにおいて、CPUがプログラムを処理する最小単位を作
るためのクロック信号の停止検出回路に関する。
各種のディジタル制御回路、例えばコンピュータにお
いて、クロック信号は動物で言えば心臓のようなきわめ
て重要な働きをしている。
いて、クロック信号は動物で言えば心臓のようなきわめ
て重要な働きをしている。
従来は、このクロック信号の停止を検出し、その検出
に基づいてディジタル制御回路などの動作をリセットさ
せるようにしたものとして、特開昭48−22242号公報、
特開昭62−77653号公報等に記載された技術があった。
に基づいてディジタル制御回路などの動作をリセットさ
せるようにしたものとして、特開昭48−22242号公報、
特開昭62−77653号公報等に記載された技術があった。
もし、前記クロック信号が停止すると、ディジタル制
御回路などの動作が暴走し、破損することになる。従っ
て、このクロック信号の停止をすばやく検出し、例えば
CPUをはじめとする各ディジタル制御回路の動作を停止
（リセット）させなければならない、と言った課題があ
った。
御回路などの動作が暴走し、破損することになる。従っ
て、このクロック信号の停止をすばやく検出し、例えば
CPUをはじめとする各ディジタル制御回路の動作を停止
（リセット）させなければならない、と言った課題があ
った。
この発明は、クロック信号の停止を検出し、それに基
づいてディジタル制御回路などの動作を停止（リセッ
ト）させることによって、その動作の暴走や破損を防止
することを目的とする。
づいてディジタル制御回路などの動作を停止（リセッ
ト）させることによって、その動作の暴走や破損を防止
することを目的とする。
この発明において、前記のような課題を解決するため
の手段を、図面を参照して説明すると、クロック信号CS
の一方CS1は、第１のオープンコレクタNOT回路１を介し
て、一端を接地したコンデンサC1と所定電圧＋5Vが印加
された抵抗R1とを接続した、OR回路２の一方の入力端子
に印加されるように回路が形成され、クロック信号CSの
他方CS2は、NOT回路３と第２のオープンコレクタNOT回
路４を介して、一端を接地したコンデンサC2と所定電圧
＋5Vが印加された抵抗R2とを接続した、OR回路２の他方
の入力端子に印加されるように回路が形成され、前記OR
回路２の出力端子から前記クロック信号CSがローレベル
あるいはハイレベルのどちらの状態で停止しても常にハ
イレベルのクロック停止信号が出力されるように回路が
形成され、前記ハイレベルのクロック停止信号は、第３
のオープンコレクタNOT回路５を介して、一端を接地し
たコンデンサC3と所定電圧が印加された抵抗R3とを接続
した、比較器６の一方の入力端子に印加され、比較器６
の他方の入力端子には基準電圧が印加され、前記クロッ
ク信号CSの停止時に前記比較器６の出力端子から得られ
る出力信号でディジタル制御回路の動作を停止するよう
に構成したクロック信号の停止検出回路としたものであ
る。
の手段を、図面を参照して説明すると、クロック信号CS
の一方CS1は、第１のオープンコレクタNOT回路１を介し
て、一端を接地したコンデンサC1と所定電圧＋5Vが印加
された抵抗R1とを接続した、OR回路２の一方の入力端子
に印加されるように回路が形成され、クロック信号CSの
他方CS2は、NOT回路３と第２のオープンコレクタNOT回
路４を介して、一端を接地したコンデンサC2と所定電圧
＋5Vが印加された抵抗R2とを接続した、OR回路２の他方
の入力端子に印加されるように回路が形成され、前記OR
回路２の出力端子から前記クロック信号CSがローレベル
あるいはハイレベルのどちらの状態で停止しても常にハ
イレベルのクロック停止信号が出力されるように回路が
形成され、前記ハイレベルのクロック停止信号は、第３
のオープンコレクタNOT回路５を介して、一端を接地し
たコンデンサC3と所定電圧が印加された抵抗R3とを接続
した、比較器６の一方の入力端子に印加され、比較器６
の他方の入力端子には基準電圧が印加され、前記クロッ
ク信号CSの停止時に前記比較器６の出力端子から得られ
る出力信号でディジタル制御回路の動作を停止するよう
に構成したクロック信号の停止検出回路としたものであ
る。
クロック信号は、例えば＋5Vと0Vが短時間にきわめて
正確なパルス幅で交互に変化しており、従って、＋5Vあ
るいは0Vのどちらかで停止することが考えられるので、
そのどちらの状態で停止してもクロック停止信号が得ら
れるようにしなければならない。
正確なパルス幅で交互に変化しており、従って、＋5Vあ
るいは0Vのどちらかで停止することが考えられるので、
そのどちらの状態で停止してもクロック停止信号が得ら
れるようにしなければならない。
前記のような手段により、クロック信号CSが0Vで停止
した場合には、前記第１のオープンコレクタNOT回路１
からの出力はハイレベル（以下、“1"という）、すなわ
ち、この第１のオープンコレクタNOT回路１は開路状態
となって、コンデンサC1は抵抗R1を通して＋5Vに充電さ
れて、OR回路２の一方の入力端子は“1"となる。
した場合には、前記第１のオープンコレクタNOT回路１
からの出力はハイレベル（以下、“1"という）、すなわ
ち、この第１のオープンコレクタNOT回路１は開路状態
となって、コンデンサC1は抵抗R1を通して＋5Vに充電さ
れて、OR回路２の一方の入力端子は“1"となる。
一方、前記NOT回路３の出力側が“1"となるので、前
記第２のオープンコレクタNOT回路４が入力例が“1"
で、出力側ローレベル（以下、“0"という）、すなわ
ち、この第２のオープンコレクタNOT回路４は閉路状態
となり、抵抗R2を通した電流がコンデンサC2に充電され
ず、OR回路２の他方の入力端子は“0"となるので、OR回
路２の出力側が“1"となるクロック停止信号が得られ
る。
記第２のオープンコレクタNOT回路４が入力例が“1"
で、出力側ローレベル（以下、“0"という）、すなわ
ち、この第２のオープンコレクタNOT回路４は閉路状態
となり、抵抗R2を通した電流がコンデンサC2に充電され
ず、OR回路２の他方の入力端子は“0"となるので、OR回
路２の出力側が“1"となるクロック停止信号が得られ
る。
また、クロック信号が＋5Vで停止した場合には、前記
第１のオープンコレクタNOT回路１からの出力は“0"、
すなわち、この第１のオープンコレクタNOT回路１は閉
路状態となって、抵抗R1を通した電流がコンデンサC1に
充電されないので、前記OR回路２の一方の入力端子は
“0"である。
第１のオープンコレクタNOT回路１からの出力は“0"、
すなわち、この第１のオープンコレクタNOT回路１は閉
路状態となって、抵抗R1を通した電流がコンデンサC1に
充電されないので、前記OR回路２の一方の入力端子は
“0"である。
一方、前記NOT回路３の出力側が“0"となるので、前
記第２のオープンコレクタNOT回路４の入力側が“0"
で、出力側が“1"、すなわち、この第２のオープンコレ
クタNOT回路４は開路状態となり、コンデンサC2は抵抗R
2を通して＋5Vに充電されて、OR回路２の他方の入力端
子は“1"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
記第２のオープンコレクタNOT回路４の入力側が“0"
で、出力側が“1"、すなわち、この第２のオープンコレ
クタNOT回路４は開路状態となり、コンデンサC2は抵抗R
2を通して＋5Vに充電されて、OR回路２の他方の入力端
子は“1"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
このクロック停止信号“1"が第３のオープンコレクタ
NOT回路５に印加されて、その出力側が“0"、すなわ
ち、この第３のオープンコレクタNOT回路５は閉路状態
となり、抵抗R3を通した電流がコンデンサC3に充電され
ず、比較器６の一方の入力端子は“0"となるので、比較
器６の出力端子から基準電圧に相当する出力信号（リセ
ット信号）が出力され、この出力信号によってディジタ
ル制御回路の動作を停止させる。
NOT回路５に印加されて、その出力側が“0"、すなわ
ち、この第３のオープンコレクタNOT回路５は閉路状態
となり、抵抗R3を通した電流がコンデンサC3に充電され
ず、比較器６の一方の入力端子は“0"となるので、比較
器６の出力端子から基準電圧に相当する出力信号（リセ
ット信号）が出力され、この出力信号によってディジタ
ル制御回路の動作を停止させる。
なお、クロック信号CSが正常の場合には、前記OR回路
２の両入力端子側に接続されたコンデンサC1,C2と抵抗R
1,R2の時定数C1R1,C2R2が比較的に大きいので、＋5Vと0
Vが短時間に交互に変化するクロック信号で前記コンデ
ンサC1,C2が充電されることなく、OR回路２の両入力端
子側に常に“0"であり、OR回路２の出力側は常に“0"と
なり、従って、この“0"が第３のオープンコレクタNOT
回路５に印加されて、その出力側が“1"、すなわち、こ
の第３のオープンコレクタNOT回路５は開路状態とな
り、抵抗R3を通した電流がコンデンサC3に充電され、比
較器６の一方の入力端子は＋5Vとなるので、比較器６の
他方の入力端子の基準電圧が＋5Vであると、出力端子か
ら出力が出ず、ディジタル制御回路の動作は停止させら
れない。
２の両入力端子側に接続されたコンデンサC1,C2と抵抗R
1,R2の時定数C1R1,C2R2が比較的に大きいので、＋5Vと0
Vが短時間に交互に変化するクロック信号で前記コンデ
ンサC1,C2が充電されることなく、OR回路２の両入力端
子側に常に“0"であり、OR回路２の出力側は常に“0"と
なり、従って、この“0"が第３のオープンコレクタNOT
回路５に印加されて、その出力側が“1"、すなわち、こ
の第３のオープンコレクタNOT回路５は開路状態とな
り、抵抗R3を通した電流がコンデンサC3に充電され、比
較器６の一方の入力端子は＋5Vとなるので、比較器６の
他方の入力端子の基準電圧が＋5Vであると、出力端子か
ら出力が出ず、ディジタル制御回路の動作は停止させら
れない。
以下、図面を参照して、この発明の実施例を詳細に説
明する。
明する。
第１図はこの発明のクロック信号の停止検出回路の実
施例を示すもので、クロック信号CSの一方CS1は、第１
のオープンコレクタNOT回路１を介して、一端を接地し
たコンデンサC1と所定電圧＋5Vが印加された抵抗R1とを
接続した、OR回路２の一方の入力端子に印加されるよう
に回路が形成され、クロック信号CSの他方CS2は、NOT回
路３と第２のオープンコレクタNOT回路４を介して、一
端を接地したコンデンサC2と所定電圧＋5Vが印加された
抵抗R2とを接続した、OR回路２の他方の入力端子に印加
されるように回路が形成され、そのOR回路２の出力端子
から、前記クロック信号CSが“0"あるいは“1"のどちら
の状態で停止しても、常に一定の“1"状態のクロック停
止信号を得るように回路が形成され、さらに、鎖線で図
示したように、クロック停止信号“1"を、第３のオープ
ンコレクタNOT回路５を介して、一端を接地したコンデ
ンサC3と所定電圧＋5Vが印加された抵抗R3とを接続し
た、比較器６の一方の入力端子に印加されるように回路
が形成され、この比較器６の他方の入力端子には基準電
圧が印加されている。
施例を示すもので、クロック信号CSの一方CS1は、第１
のオープンコレクタNOT回路１を介して、一端を接地し
たコンデンサC1と所定電圧＋5Vが印加された抵抗R1とを
接続した、OR回路２の一方の入力端子に印加されるよう
に回路が形成され、クロック信号CSの他方CS2は、NOT回
路３と第２のオープンコレクタNOT回路４を介して、一
端を接地したコンデンサC2と所定電圧＋5Vが印加された
抵抗R2とを接続した、OR回路２の他方の入力端子に印加
されるように回路が形成され、そのOR回路２の出力端子
から、前記クロック信号CSが“0"あるいは“1"のどちら
の状態で停止しても、常に一定の“1"状態のクロック停
止信号を得るように回路が形成され、さらに、鎖線で図
示したように、クロック停止信号“1"を、第３のオープ
ンコレクタNOT回路５を介して、一端を接地したコンデ
ンサC3と所定電圧＋5Vが印加された抵抗R3とを接続し
た、比較器６の一方の入力端子に印加されるように回路
が形成され、この比較器６の他方の入力端子には基準電
圧が印加されている。
次に前記のような回路によって、クロック停止信号に
基づいてディジタル制御回路の動作を停止（リセット）
させる動作を説明する。
基づいてディジタル制御回路の動作を停止（リセット）
させる動作を説明する。
クロック信号CSは、例えば＋5Vと0Vが短時間にきわめ
て正確なパルス幅で交互に変化しており、クロック信号
0Vで停止した場合には、前記第１のオープンコレクタNO
T回路１からの出力は“1"、すなわち、この第１のオー
プンコレクタNOT回路１は開路状態となって、コンデン
サC1は抵抗R1を通して＋5Vに充電されて、OR回路２の一
方の入力端子は“1"となる。
て正確なパルス幅で交互に変化しており、クロック信号
0Vで停止した場合には、前記第１のオープンコレクタNO
T回路１からの出力は“1"、すなわち、この第１のオー
プンコレクタNOT回路１は開路状態となって、コンデン
サC1は抵抗R1を通して＋5Vに充電されて、OR回路２の一
方の入力端子は“1"となる。
一方、前記NOT回路３の出力側が“1"となるので、前
記第２のオープンコレクタNOT回路４の入力側が“1"
で、出力側が“0"、すなわち、この第２のオープンコレ
クタNOT回路４は閉路状態となり、抵抗R2を通した電流
がコンデンサC2に充電されず、OR回路２の他方の入力端
子は“0"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
記第２のオープンコレクタNOT回路４の入力側が“1"
で、出力側が“0"、すなわち、この第２のオープンコレ
クタNOT回路４は閉路状態となり、抵抗R2を通した電流
がコンデンサC2に充電されず、OR回路２の他方の入力端
子は“0"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
また、クロック信号CSが＋5Vで停止した場合には、前
記第１のオープンコレクタNOT回路１からの出力は
“0"、すなわち、この第１のオープンコレクタNOT回路
１は閉路状態となって、抵抗R1を通した電流がコンデン
サC1に充電されないので、前記OR回路２の一方の入力端
子は“0"である。
記第１のオープンコレクタNOT回路１からの出力は
“0"、すなわち、この第１のオープンコレクタNOT回路
１は閉路状態となって、抵抗R1を通した電流がコンデン
サC1に充電されないので、前記OR回路２の一方の入力端
子は“0"である。
一方、前記NOT回路３の出力側が“0"となるので、前
記第２のオープンコレクタNOT回路４の入力側が“0"
で、出力側が“1"、すなわち、この第２のオープンコレ
クタNOT回路４は開路状態となり、コンデンサC2は抵抗R
2を通して＋5Vに充電されて、OR回路２の他方の入力端
子は“1"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
記第２のオープンコレクタNOT回路４の入力側が“0"
で、出力側が“1"、すなわち、この第２のオープンコレ
クタNOT回路４は開路状態となり、コンデンサC2は抵抗R
2を通して＋5Vに充電されて、OR回路２の他方の入力端
子は“1"となるので、OR回路２の出力側が“1"となるク
ロック停止信号が得られる。
このようにOR回路２の出力側から得られたクロック停
止信号“1"が第３のオープンコレクタNOT回路５の入力
端子に印加されると、その出力は“0"、すなわち、この
第３のオープンコレクタNOT回路５は閉路状態となっ
て、抵抗R3を通した電流がコンデンサC3に充電されない
ので、前記比較器６の一方の入力端子は“0"となり、比
較器６の出力側からは基準電圧に相当したディジタル制
御回路の動作を停止（リセット）させるリセット信号が
得られる。
止信号“1"が第３のオープンコレクタNOT回路５の入力
端子に印加されると、その出力は“0"、すなわち、この
第３のオープンコレクタNOT回路５は閉路状態となっ
て、抵抗R3を通した電流がコンデンサC3に充電されない
ので、前記比較器６の一方の入力端子は“0"となり、比
較器６の出力側からは基準電圧に相当したディジタル制
御回路の動作を停止（リセット）させるリセット信号が
得られる。
なお、クロック信号が正常の場合には、前記OR回路２
の両入力端子に接続されたコンデンサC1,C2と抵抗R1,R2
の時定数C1R1,C2R2が比較的に大きいので、＋5Vと0Vが
短時間に交互に変化するクロック信号で前記コンデンサ
C1,C2が充電されることはなく、OR回路２の両入力端子
側は常に“0"であり、OR回路２の出力側は常に“0"とな
り、従って、前記のような“1"となるクロック停止信号
は得られない。
の両入力端子に接続されたコンデンサC1,C2と抵抗R1,R2
の時定数C1R1,C2R2が比較的に大きいので、＋5Vと0Vが
短時間に交互に変化するクロック信号で前記コンデンサ
C1,C2が充電されることはなく、OR回路２の両入力端子
側は常に“0"であり、OR回路２の出力側は常に“0"とな
り、従って、前記のような“1"となるクロック停止信号
は得られない。
また、前記第１のオープンコレクタNOT回路１と、コ
ンデンサC1、抵抗R1と、NOT回路３と、第２のオープン
コレクタNOT回路４と、コンデンサC2と、抵抗R2と、OR
回路２とで形成された回路は、クロック信号停止検出部
であり、コンデンサC3と、抵抗R3と、比較器６とで形成
された回路はデジタル回路リセット部で、クロック信号
停止時に比較器６の一方の入力信号レベルが、他方の入
力に印加された基準電圧より低い時に、比較器６の出力
から得られる前記両入力信号レベルの差の電圧によっ
て、デジタル回路をリセットさせるものであり、また、
前記クロック信号停止検出部とデジタル回路リセット部
との間に設けた第３のオープンコレクタNOT回路５は、
通常、クロック信号が問題なく動作している時（OR回路
２の出力がローレベル）は、前記デジタル回路リセット
部に影響しないようにインピーダンスを無限大にし（コ
レクタをオープンにする）、クロック信号が停止した時
は（OR回路２の出力がハイレベル）、第３のオープンコ
レクタNOT回路５からのローレベルの出力信号を前記デ
ジタル回路リセット部に印加して、このデジタル回路リ
セット部からの出力信号によってデジタル回路リセット
（停止）させるようにしたものである。
ンデンサC1、抵抗R1と、NOT回路３と、第２のオープン
コレクタNOT回路４と、コンデンサC2と、抵抗R2と、OR
回路２とで形成された回路は、クロック信号停止検出部
であり、コンデンサC3と、抵抗R3と、比較器６とで形成
された回路はデジタル回路リセット部で、クロック信号
停止時に比較器６の一方の入力信号レベルが、他方の入
力に印加された基準電圧より低い時に、比較器６の出力
から得られる前記両入力信号レベルの差の電圧によっ
て、デジタル回路をリセットさせるものであり、また、
前記クロック信号停止検出部とデジタル回路リセット部
との間に設けた第３のオープンコレクタNOT回路５は、
通常、クロック信号が問題なく動作している時（OR回路
２の出力がローレベル）は、前記デジタル回路リセット
部に影響しないようにインピーダンスを無限大にし（コ
レクタをオープンにする）、クロック信号が停止した時
は（OR回路２の出力がハイレベル）、第３のオープンコ
レクタNOT回路５からのローレベルの出力信号を前記デ
ジタル回路リセット部に印加して、このデジタル回路リ
セット部からの出力信号によってデジタル回路リセット
（停止）させるようにしたものである。
この発明は、前記のようなクロック信号の停止検出回
路としたので、クロック信号が“0"あるいは“1"のどち
らの状態で停止しても、常に“1"のクロック停止信号を
得ることができ、このクロック停止信号“1"を、オープ
ンコレクタNOT回路を介して、一端を接地したコンデン
サと所定電圧が印加された抵抗とを接続した、比較器の
一方の入力端子に印加し、比較器の他方の入力端子には
基準電圧が印加され、前記クロック信号の停止時に前記
比較器の出力端子から得られる基準電圧に相当する出力
信号（リセット信号）によって、確実にディジタル制御
回路の動作を停止（リセット）させることができるの
で、クロック信号の停止によるディジタル制御回路の動
作の暴走や破損を停止することができるなどの効果があ
る。
路としたので、クロック信号が“0"あるいは“1"のどち
らの状態で停止しても、常に“1"のクロック停止信号を
得ることができ、このクロック停止信号“1"を、オープ
ンコレクタNOT回路を介して、一端を接地したコンデン
サと所定電圧が印加された抵抗とを接続した、比較器の
一方の入力端子に印加し、比較器の他方の入力端子には
基準電圧が印加され、前記クロック信号の停止時に前記
比較器の出力端子から得られる基準電圧に相当する出力
信号（リセット信号）によって、確実にディジタル制御
回路の動作を停止（リセット）させることができるの
で、クロック信号の停止によるディジタル制御回路の動
作の暴走や破損を停止することができるなどの効果があ
る。
第１図はこの発明のクロック信号の停止検出回路の実施
例を示す図である。 １……第１のオープンコレクタNOT回路 ２……OR回路 ３……NOT回路 ４……第２のオープンコレクタNOT回路 ５……第３のオープンコレクタNOT回路 ６……比較器 C1,C2,C3……コンデンサ R1,R2,R3……抵抗
例を示す図である。 １……第１のオープンコレクタNOT回路 ２……OR回路 ３……NOT回路 ４……第２のオープンコレクタNOT回路 ５……第３のオープンコレクタNOT回路 ６……比較器 C1,C2,C3……コンデンサ R1,R2,R3……抵抗
Claims (1)
- 【請求項１】クロック信号CSの一方CS1は、第１のオー
プンコレクタNOT回路（１）を介して、一端を接地した
コンデンサC1と所定電圧が印加された抵抗R1とを接続し
た、OR回路（２）の一方の入力端子に印加されるように
回路が形成され、 クロック信号CSの他方CS2は、NOT回路（３）と第２のオ
ープンコレクタNOT回路（４）を介して、一端を接地し
たコンデンサC2と所定電圧が印加された抵抗R2とを接続
した、OR回路（２）の他方の入力端子に印加されるよう
に回路が形成され、 前記OR回路（２）の出力端子から前記クロック信号CSが
ローレベルあるいはハイレベルのどちらの状態で停止し
ても常にハイレベルのクロック停止信号が出力されるよ
うに回路が形成され、 前記ハイレベルのクロック停止信号は、第３のオープン
コレクタNOT回路（５）を介して、一端を接地したコン
デンサC3と所定電圧が印加された抵抗R3とを接続した、
比較器（６）の一方の入力端子に印加され、比較器
（６）の他方の入力端子には基準電圧が印加され、前記
クロック信号CSの停止時に前記比較器（６）の出力端子
から得られる出力信号でディジタル制御回路の動作を停
止するように構成したことを特徴とするクロック信号の
停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261066A JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261066A JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108111A JPH02108111A (ja) | 1990-04-20 |
| JP2583446B2 true JP2583446B2 (ja) | 1997-02-19 |
Family
ID=17356604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261066A Expired - Lifetime JP2583446B2 (ja) | 1988-10-17 | 1988-10-17 | クロック信号の停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583446B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274560A (en) | 1990-12-03 | 1993-12-28 | Audio Navigation Systems, Inc. | Sensor free vehicle navigation system utilizing a voice input/output interface for routing a driver from his source point to his destination point |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828093A (ja) * | 1971-08-16 | 1973-04-13 | ||
| JPS5432040A (en) * | 1977-08-16 | 1979-03-09 | Fujitsu Ltd | Clock detector circuit |
| JPS6277653A (ja) * | 1985-10-01 | 1987-04-09 | Mitsubishi Electric Corp | 誤動作防止回路 |
-
1988
- 1988-10-17 JP JP63261066A patent/JP2583446B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02108111A (ja) | 1990-04-20 |
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