JPH06195863A - データ伝送装置 - Google Patents
データ伝送装置Info
- Publication number
- JPH06195863A JPH06195863A JP5096238A JP9623893A JPH06195863A JP H06195863 A JPH06195863 A JP H06195863A JP 5096238 A JP5096238 A JP 5096238A JP 9623893 A JP9623893 A JP 9623893A JP H06195863 A JPH06195863 A JP H06195863A
- Authority
- JP
- Japan
- Prior art keywords
- contacts
- data
- signal source
- data processing
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/02—Analogue recording or reproducing
- G11B20/04—Direct recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/11—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information not detectable on the record carrier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/60—Solid state media
- G11B2220/65—Solid state media wherein solid state memory is used for storing indexing information or metadata
- G11B2220/652—Solid state media wherein solid state memory is used for storing indexing information or metadata said memory being attached to the recording medium
- G11B2220/655—Memory in cassette [MIC]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/90—Tape-like record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ディジタル信号源とアナログ信号源との区別
を良好に行う。 【構成】 接点ａが電源Ｖｃｃに接続され、接点ｄがア
ースラインに接続される。さらに接点ｂ、ｃはそれぞれ
所定の抵抗器１、２を介して電源Ｖｃｃに接続される。
また接点ｂ、ｃはそれぞれ切り換えスイッチ３、４の一
方の固定接点を介してデータ処理回路（マイクロコンピ
ュータ）５のシリアルデータライン（ＳＤＬ）、及び、
シリアルクロックライン（ＳＣＬ）に接続される。さら
に接点ｂ、ｃがそれぞれ切り換えスイッチ３、４の他方
の固定接点を介して比較器６、７及び８、９の比較入力
に接続される。また抵抗器１０〜１２及び１３〜１５か
らなる分圧回路が電源Ｖｃｃに接続され、この各分圧点
に得られる電圧が、比較器６、７及び８、９の基準入力
に接続される。そしてこれらの比較器６、７及び８、９
からの信号がデータ処理回路５のデータ入力ＩＤ０〜Ｉ
Ｄ３に接続される。
を良好に行う。 【構成】 接点ａが電源Ｖｃｃに接続され、接点ｄがア
ースラインに接続される。さらに接点ｂ、ｃはそれぞれ
所定の抵抗器１、２を介して電源Ｖｃｃに接続される。
また接点ｂ、ｃはそれぞれ切り換えスイッチ３、４の一
方の固定接点を介してデータ処理回路（マイクロコンピ
ュータ）５のシリアルデータライン（ＳＤＬ）、及び、
シリアルクロックライン（ＳＣＬ）に接続される。さら
に接点ｂ、ｃがそれぞれ切り換えスイッチ３、４の他方
の固定接点を介して比較器６、７及び８、９の比較入力
に接続される。また抵抗器１０〜１２及び１３〜１５か
らなる分圧回路が電源Ｖｃｃに接続され、この各分圧点
に得られる電圧が、比較器６、７及び８、９の基準入力
に接続される。そしてこれらの比較器６、７及び８、９
からの信号がデータ処理回路５のデータ入力ＩＤ０〜Ｉ
Ｄ３に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号源また
はアナログ信号源のいずれもが接続されるデータ伝送装
置に関するものである。
はアナログ信号源のいずれもが接続されるデータ伝送装
置に関するものである。
【０００２】
【従来の技術】一般にデータ伝送においてはディジタル
信号が用いられる。すなわちこのようなディジタル伝送
では、いわゆるＣＲＣやパリティコード等の付加によっ
てその信頼性を向上させることが容易であり、また、１
つのラインを複数の機器で共用するバスライン方式など
も容易に実施されるものである。
信号が用いられる。すなわちこのようなディジタル伝送
では、いわゆるＣＲＣやパリティコード等の付加によっ
てその信頼性を向上させることが容易であり、また、１
つのラインを複数の機器で共用するバスライン方式など
も容易に実施されるものである。
【０００３】一方、電圧値等そのものが意味を持つアナ
ログ伝送の場合には、その伝送距離に比例する減衰量や
ノイズに弱い等の欠点があり、またＣＲＣやパリティコ
ード等の信頼性を向上させる手段も無いために、長距離
の伝送には不向きである。しかしながら１本のライン
で、ディジタルのような「１」「０」の２値だけでな
く、複数のレベルを伝送できる簡便さがあり、近距離の
伝送では有効な手段とされている。
ログ伝送の場合には、その伝送距離に比例する減衰量や
ノイズに弱い等の欠点があり、またＣＲＣやパリティコ
ード等の信頼性を向上させる手段も無いために、長距離
の伝送には不向きである。しかしながら１本のライン
で、ディジタルのような「１」「０」の２値だけでな
く、複数のレベルを伝送できる簡便さがあり、近距離の
伝送では有効な手段とされている。
【０００４】ところで本願出願人は先に、ＶＴＲの磁気
テープカセットにメモリＩＣが搭載されると共に接点の
形成された回路基板を設け、このカセットがＶＴＲに装
着されると、接点がＶＴＲ側の検出端子に接触されて、
メモリＩＣに記憶されたカセットの固有の情報（テープ
の長さ、残量、使用回数、レンタルテープであるか否
か、あるいは記録内容に関する情報＝ＴＯＣ：テーブル
・オブ・コンテンツ等）がＶＴＲ側から読み出され、こ
の情報の表示や動作の制御が行われるようにした装置を
提案した（特願平４−１６５４４４号）。なおこの場合
に、読み出しはディジタル的に行われる。
テープカセットにメモリＩＣが搭載されると共に接点の
形成された回路基板を設け、このカセットがＶＴＲに装
着されると、接点がＶＴＲ側の検出端子に接触されて、
メモリＩＣに記憶されたカセットの固有の情報（テープ
の長さ、残量、使用回数、レンタルテープであるか否
か、あるいは記録内容に関する情報＝ＴＯＣ：テーブル
・オブ・コンテンツ等）がＶＴＲ側から読み出され、こ
の情報の表示や動作の制御が行われるようにした装置を
提案した（特願平４−１６５４４４号）。なおこの場合
に、読み出しはディジタル的に行われる。
【０００５】また本願出願人は先に、ＶＴＲの磁気テー
プカセットに同様の接点の形成された回路基板を設ける
と共に、この接点間をショートしたり、オープン、ある
いは抵抗器を介して接続しておくことによって、ＶＴＲ
側でこれらの状態を判別して、カセットの固有の情報
（テープの厚さ、磁性体の種類等）を知ることができる
ようにすることを提案した（特願平４−２０９４７０
号）。すなわちこの場合には、判別はアナログ的に行わ
れる。
プカセットに同様の接点の形成された回路基板を設ける
と共に、この接点間をショートしたり、オープン、ある
いは抵抗器を介して接続しておくことによって、ＶＴＲ
側でこれらの状態を判別して、カセットの固有の情報
（テープの厚さ、磁性体の種類等）を知ることができる
ようにすることを提案した（特願平４−２０９４７０
号）。すなわちこの場合には、判別はアナログ的に行わ
れる。
【０００６】ところがこのようなディジタル的な読み出
しの必要な磁気テープカセットと、アナログ的な判別の
必要な磁気テープカセットが存在する場合に、ＶＴＲ側
ではこれらを良好に区別して、それぞれに対応したディ
ジタル的な読み出し、あるいはアナログ的な判別を行う
必要が生じる。この出願はこのような点に鑑みて成され
たものである。
しの必要な磁気テープカセットと、アナログ的な判別の
必要な磁気テープカセットが存在する場合に、ＶＴＲ側
ではこれらを良好に区別して、それぞれに対応したディ
ジタル的な読み出し、あるいはアナログ的な判別を行う
必要が生じる。この出願はこのような点に鑑みて成され
たものである。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、ディジタル的な読み出しの必要な磁気テープカセ
ットと、アナログ的な判別の必要な磁気テープカセット
とを良好に区別して、それぞれに対応したディジタル的
な読み出し、あるいはアナログ的な判別を行うことがで
きるようにするというものである。
点は、ディジタル的な読み出しの必要な磁気テープカセ
ットと、アナログ的な判別の必要な磁気テープカセット
とを良好に区別して、それぞれに対応したディジタル的
な読み出し、あるいはアナログ的な判別を行うことがで
きるようにするというものである。
【０００８】
【課題を解決するための手段】本発明による第１の手段
は、任意の複数の接点ａ〜ｄを介してディジタル信号源
（回路基板Ｂ）またはアナログ信号源（回路基板Ｃ）が
接続されるデータ伝送装置（送受信装置Ａ）において、
上記複数の接点の内の任意の接点ｂ、ｃにそれぞれ所定
の抵抗器１、２を介して電圧Ｖｃｃを印加する手段と、
上記任意の接点にそれぞれ切り換え手段３、４を介して
接続され、上記任意の接点に得られる電位を判別する手
段（比較器６〜９）と、上記任意の接点にそれぞれ上記
切り換え手段を介して接続されるデータ処理手段５とが
設けられ、上記電位判別手段からの判別信号を用いて、
上記複数の接点に接続される上記ディジタル信号源また
はアナログ信号源の判定を行うようにしたことを特徴と
するデータ伝送装置である。
は、任意の複数の接点ａ〜ｄを介してディジタル信号源
（回路基板Ｂ）またはアナログ信号源（回路基板Ｃ）が
接続されるデータ伝送装置（送受信装置Ａ）において、
上記複数の接点の内の任意の接点ｂ、ｃにそれぞれ所定
の抵抗器１、２を介して電圧Ｖｃｃを印加する手段と、
上記任意の接点にそれぞれ切り換え手段３、４を介して
接続され、上記任意の接点に得られる電位を判別する手
段（比較器６〜９）と、上記任意の接点にそれぞれ上記
切り換え手段を介して接続されるデータ処理手段５とが
設けられ、上記電位判別手段からの判別信号を用いて、
上記複数の接点に接続される上記ディジタル信号源また
はアナログ信号源の判定を行うようにしたことを特徴と
するデータ伝送装置である。
【０００９】本発明による第２の手段は、上記ディジタ
ル信号源またはアナログ信号源の接続を検出する手段を
有し、この検出手段からの信号にて上記切り換え手段を
上記電位判別手段に切り換えると共に、上記判別信号が
所定の信号のときに上記切り換え手段を上記データ処理
手段側に切り換えるようにしたことを特徴とする第１の
手段記載のデータ伝送装置である。
ル信号源またはアナログ信号源の接続を検出する手段を
有し、この検出手段からの信号にて上記切り換え手段を
上記電位判別手段に切り換えると共に、上記判別信号が
所定の信号のときに上記切り換え手段を上記データ処理
手段側に切り換えるようにしたことを特徴とする第１の
手段記載のデータ伝送装置である。
【００１０】本発明による第３の手段は、上記切り換え
手段を上記データ処理手段側に切り換えた後に上記デー
タ処理手段から所定の信号を出力し、所定の戻り信号が
得られないときは所定の上記アナログ信号源が接続され
ていると判断するようにしたことを特徴とする第２の手
段記載のデータ伝送装置である。
手段を上記データ処理手段側に切り換えた後に上記デー
タ処理手段から所定の信号を出力し、所定の戻り信号が
得られないときは所定の上記アナログ信号源が接続され
ていると判断するようにしたことを特徴とする第２の手
段記載のデータ伝送装置である。
【００１１】本発明による第４の手段は、上記切り換え
手段を上記データ処理手段側に切り換えた後に上記デー
タ処理手段から所定の信号を出力し、その戻り信号の内
容から上記接点またはその伝送路の故障を判断するよう
にしたことを特徴とする第２の手段記載のデータ伝送装
置である。
手段を上記データ処理手段側に切り換えた後に上記デー
タ処理手段から所定の信号を出力し、その戻り信号の内
容から上記接点またはその伝送路の故障を判断するよう
にしたことを特徴とする第２の手段記載のデータ伝送装
置である。
【００１２】
【作用】これによれば、ディジタル信号源とアナログ信
号源との区別を良好に行うことができると共に、接点等
の故障も検出することができる。
号源との区別を良好に行うことができると共に、接点等
の故障も検出することができる。
【００１３】
【実施例】図１において、Ａはデータ伝送装置の本体
側、例えばＶＴＲに設けられる送受信装置を示す。また
Ｂはディジタル信号源となるメモリＩＣが搭載されると
共に接点の形成された回路基板（送受信装置）示す。さ
らにＣはアナログ信号源となる接点間をショートした
り、オープン、あるいは抵抗器を介して接続した回路基
板（送信装置）を示す。そしてこれらの回路基板Ｂ、Ｃ
は、それぞれ接点ａ〜ｄを介して、択一的に送受信装置
Ａに接続される。
側、例えばＶＴＲに設けられる送受信装置を示す。また
Ｂはディジタル信号源となるメモリＩＣが搭載されると
共に接点の形成された回路基板（送受信装置）示す。さ
らにＣはアナログ信号源となる接点間をショートした
り、オープン、あるいは抵抗器を介して接続した回路基
板（送信装置）を示す。そしてこれらの回路基板Ｂ、Ｃ
は、それぞれ接点ａ〜ｄを介して、択一的に送受信装置
Ａに接続される。
【００１４】ここでまずディジタル信号源となる回路基
板Ｂは、メモリＩＣ（図示せず）等のディジタル回路が
設けられるものである。そしてこの回路基板Ｂにおい
て、接点ａが電源Ｖｃｃに接続され、接点ｄがアースラ
インに接続される。さらに接点ｂ、ｃはそれぞれ内部の
バスライン２１、２２に接続される。そして例えば接点
ｂからのバスライン２１にデータ出力用のＦＥＴ素子２
３及びデータ入力用のバッファ回路２４が接続され、接
点ｃからのバスライン２２にクロック入力用のバッファ
回路２５が接続される。
板Ｂは、メモリＩＣ（図示せず）等のディジタル回路が
設けられるものである。そしてこの回路基板Ｂにおい
て、接点ａが電源Ｖｃｃに接続され、接点ｄがアースラ
インに接続される。さらに接点ｂ、ｃはそれぞれ内部の
バスライン２１、２２に接続される。そして例えば接点
ｂからのバスライン２１にデータ出力用のＦＥＴ素子２
３及びデータ入力用のバッファ回路２４が接続され、接
点ｃからのバスライン２２にクロック入力用のバッファ
回路２５が接続される。
【００１５】またアナログ信号源となる回路基板Ｃにお
いては、接点ａが無接続とされ、接点ｄがアースライン
に接続される。さらに接点ｂ、ｃはそれぞれ任意の値の
抵抗器３１、３２を介してアースライン（接点ｄ）に接
続される。
いては、接点ａが無接続とされ、接点ｄがアースライン
に接続される。さらに接点ｂ、ｃはそれぞれ任意の値の
抵抗器３１、３２を介してアースライン（接点ｄ）に接
続される。
【００１６】このような回路基板Ｂ、Ｃに対して、送受
信装置Ａが次のように構成される。すなわち図におい
て、接点ａが電源Ｖｃｃに接続され、接点ｄがアースラ
インに接続される。さらに接点ｂ、ｃはそれぞれ所定の
抵抗器１、２を介して電源Ｖｃｃに接続される。また接
点ｂ、ｃはそれぞれ切り換えスイッチ３、４の一方の固
定接点を介してデータ処理回路（マイクロコンピュー
タ）５のシリアルデータライン（ＳＤＬ）、及び、シリ
アルクロックライン（ＳＣＬ）に接続される。
信装置Ａが次のように構成される。すなわち図におい
て、接点ａが電源Ｖｃｃに接続され、接点ｄがアースラ
インに接続される。さらに接点ｂ、ｃはそれぞれ所定の
抵抗器１、２を介して電源Ｖｃｃに接続される。また接
点ｂ、ｃはそれぞれ切り換えスイッチ３、４の一方の固
定接点を介してデータ処理回路（マイクロコンピュー
タ）５のシリアルデータライン（ＳＤＬ）、及び、シリ
アルクロックライン（ＳＣＬ）に接続される。
【００１７】さらに接点ｂ、ｃがそれぞれ切り換えスイ
ッチ３、４の他方の固定接点を介して比較器６、７及び
８、９の比較入力に接続される。また抵抗器１０〜１２
及び１３〜１５からなる分圧回路が電源Ｖｃｃに接続さ
れ、この各分圧点に得られる電圧が、比較器６、７及び
８、９の基準入力に接続される。そしてこれらの比較器
６、７及び８、９からの信号がデータ処理回路５のデー
タ入力ＩＤ０〜ＩＤ３に接続される。
ッチ３、４の他方の固定接点を介して比較器６、７及び
８、９の比較入力に接続される。また抵抗器１０〜１２
及び１３〜１５からなる分圧回路が電源Ｖｃｃに接続さ
れ、この各分圧点に得られる電圧が、比較器６、７及び
８、９の基準入力に接続される。そしてこれらの比較器
６、７及び８、９からの信号がデータ処理回路５のデー
タ入力ＩＤ０〜ＩＤ３に接続される。
【００１８】従ってこの装置において、不動作時の回路
基板Ｂが接続されたときの接点ｂ、ｃは、ＦＥＴ素子２
３、バッファ回路２４及び２５が全てオープンドレイン
またはオープンコレクタとなり、接点ｂ、ｃは抵抗器
１、２をプルアップ抵抗としてそれぞれＶｃｃの電位と
される。
基板Ｂが接続されたときの接点ｂ、ｃは、ＦＥＴ素子２
３、バッファ回路２４及び２５が全てオープンドレイン
またはオープンコレクタとなり、接点ｂ、ｃは抵抗器
１、２をプルアップ抵抗としてそれぞれＶｃｃの電位と
される。
【００１９】一方、回路基板Ｃが接続されたときの接点
ｂ、ｃは、抵抗器１、２の抵抗値をＲとして、回路基板
Ｃの抵抗器３１、３２の抵抗値を無限大（オープン）、
Ｒ、または０（ショート）とすることによって、接点
ｂ、ｃに得られる電位をＶｃｃ、１／２Ｖｃｃ、または
０（アース電位）とすることができる。これに対して抵
抗器１０〜１５を全て同じ値にすることによって、比較
器６、７及び８、９ではそれぞれ２／３Ｖｃｃ以上のと
き（２）、１／３Ｖｃｃ以上、２／３Ｖｃｃ未満のとき
（１）、１／３Ｖｃｃ未満のとき（０）を判別すること
ができる。
ｂ、ｃは、抵抗器１、２の抵抗値をＲとして、回路基板
Ｃの抵抗器３１、３２の抵抗値を無限大（オープン）、
Ｒ、または０（ショート）とすることによって、接点
ｂ、ｃに得られる電位をＶｃｃ、１／２Ｖｃｃ、または
０（アース電位）とすることができる。これに対して抵
抗器１０〜１５を全て同じ値にすることによって、比較
器６、７及び８、９ではそれぞれ２／３Ｖｃｃ以上のと
き（２）、１／３Ｖｃｃ以上、２／３Ｖｃｃ未満のとき
（１）、１／３Ｖｃｃ未満のとき（０）を判別すること
ができる。
【００２０】そこでこの装置において、まず切り換えス
イッチ３、４をそれぞれ比較器６〜９側に切り換えてお
くことによって、上述の（２）〜（０）の状態を判別す
ることができ、例えば図２に示すような９通りの判別を
行うことができる。これによって回路基板Ｃが接続され
たときの、例えばカセットの固有の情報（テープの厚
さ、磁性体の種類等）を知ることができる。
イッチ３、４をそれぞれ比較器６〜９側に切り換えてお
くことによって、上述の（２）〜（０）の状態を判別す
ることができ、例えば図２に示すような９通りの判別を
行うことができる。これによって回路基板Ｃが接続され
たときの、例えばカセットの固有の情報（テープの厚
さ、磁性体の種類等）を知ることができる。
【００２１】ところがこの図２において、接点ｂ、ｃが
共に（２）のときは、回路基板Ｃの抵抗器３１、３２の
抵抗値が共に無限大（オープン）でＶｃｃとなっている
のか、不動作の回路基板Ｂが接続されてＶｃｃとなって
いるのか、判断できない。そこでこの場合には、切り換
えスイッチ３、４をそれぞれデータ処理回路５側に切り
換えて次の手順で回路基板Ｂ、Ｃの判別を行う。
共に（２）のときは、回路基板Ｃの抵抗器３１、３２の
抵抗値が共に無限大（オープン）でＶｃｃとなっている
のか、不動作の回路基板Ｂが接続されてＶｃｃとなって
いるのか、判断できない。そこでこの場合には、切り換
えスイッチ３、４をそれぞれデータ処理回路５側に切り
換えて次の手順で回路基板Ｂ、Ｃの判別を行う。
【００２２】すなわち図３において、Ａはデータフォー
マットの１例を示す。このデータフォーマットは、例え
ばスタート条件のデータ、７ビットのスレーブアドレ
ス、１ビットのリード条件のデータ、１ビットのアクノ
レッジ（ＡＣＫ）、８ビットのデータ、１ビットのＮＡ
ＣＫ、ストップ条件のデータからなっている。
マットの１例を示す。このデータフォーマットは、例え
ばスタート条件のデータ、７ビットのスレーブアドレ
ス、１ビットのリード条件のデータ、１ビットのアクノ
レッジ（ＡＣＫ）、８ビットのデータ、１ビットのＮＡ
ＣＫ、ストップ条件のデータからなっている。
【００２３】そして例えばＢに示すように、送受信装置
Ａ（データ処理回路５）側のステップ〔１Ａ〕でスター
ト条件のデータが出力されると、回路基板Ｂ側のステッ
プ〔１Ｂ〕でスタート条件のデータを認識する。次にス
テップ〔２Ａ〕でスレーブアドレスが出力されると、ス
テップ〔２１Ｂ〕でスレーブアドレスが入力され、ステ
ップ〔２２Ｂ〕で自分のアドレスか否か判断される。こ
のステップ〔２２Ｂ〕で自分のアドレスでないときはス
テップ〔１Ｂ〕に戻される。
Ａ（データ処理回路５）側のステップ〔１Ａ〕でスター
ト条件のデータが出力されると、回路基板Ｂ側のステッ
プ〔１Ｂ〕でスタート条件のデータを認識する。次にス
テップ〔２Ａ〕でスレーブアドレスが出力されると、ス
テップ〔２１Ｂ〕でスレーブアドレスが入力され、ステ
ップ〔２２Ｂ〕で自分のアドレスか否か判断される。こ
のステップ〔２２Ｂ〕で自分のアドレスでないときはス
テップ〔１Ｂ〕に戻される。
【００２４】またステップ〔２２Ｂ〕で自分のアドレス
のときは、ステップ〔３Ｂ〕でアクノレッジ（ＡＣＫ）
＝低電位が出力される。これに対してステップ〔３Ａ〕
でアクノレッジ（ＡＣＫ）が低電位か否か判断され、低
電位でないときは回路基板Ｃが接続され、抵抗器３１、
３２の抵抗値が共に無限大（オープン）でＶｃｃとなっ
ていると判断して動作は終了される。
のときは、ステップ〔３Ｂ〕でアクノレッジ（ＡＣＫ）
＝低電位が出力される。これに対してステップ〔３Ａ〕
でアクノレッジ（ＡＣＫ）が低電位か否か判断され、低
電位でないときは回路基板Ｃが接続され、抵抗器３１、
３２の抵抗値が共に無限大（オープン）でＶｃｃとなっ
ていると判断して動作は終了される。
【００２５】さらにステップ〔３Ｂ〕でアクノレッジが
出力された後、ステップ〔４Ｂ〕で所定の８ビットのデ
ータ、例えば“００００００００”が出力される。これ
に対してステップ〔４１Ａ〕で８ビットのデータが入力
され、ステップ〔４２Ａ〕でデータが正しいか否か判断
される。そしてデータが正しいときはステップ〔５Ａ〕
でＮＡＣＫ＝高電位が出力される。さらにステップ〔５
Ｂ〕でＮＡＣＫが高電位か否か判断され、高電位でない
ときはステップ〔４Ｂ〕に戻される。
出力された後、ステップ〔４Ｂ〕で所定の８ビットのデ
ータ、例えば“００００００００”が出力される。これ
に対してステップ〔４１Ａ〕で８ビットのデータが入力
され、ステップ〔４２Ａ〕でデータが正しいか否か判断
される。そしてデータが正しいときはステップ〔５Ａ〕
でＮＡＣＫ＝高電位が出力される。さらにステップ〔５
Ｂ〕でＮＡＣＫが高電位か否か判断され、高電位でない
ときはステップ〔４Ｂ〕に戻される。
【００２６】またステップ〔５Ａ〕でＮＡＣＫが出力さ
れた後、ステップ〔６Ａ〕でストップ条件のデータが出
力され、ステップ〔７Ａ〕で他の処理に進められる。こ
れに対してステップ〔６Ｂ〕でストップ条件のデータが
認識されると、ステップ〔７Ｂ〕で終了の処理が行われ
てステップ〔１Ｂ〕に戻される。
れた後、ステップ〔６Ａ〕でストップ条件のデータが出
力され、ステップ〔７Ａ〕で他の処理に進められる。こ
れに対してステップ〔６Ｂ〕でストップ条件のデータが
認識されると、ステップ〔７Ｂ〕で終了の処理が行われ
てステップ〔１Ｂ〕に戻される。
【００２７】これによって回路基板Ｂ、Ｃのいずれが接
続されているか判断される。なお回路基板Ｂが接続され
ているときは、切り換えスイッチ３、４がそれぞれデー
タ処理回路５側に固定されて、通常のバスライン処理等
に準じた方法で、データの入出力が行われる。なおステ
ップ〔４２Ａ〕でデータが正しいデータが判断されなか
ったときは、ＮＡＣＫ＝高電位が出力されないことか
ら、ステップ〔４Ｂ〕で８ビットのデータが繰り返し出
力され、これが任意の回数繰り返されたときは、接点ま
たはその伝送路の故障と判断して、警報等が発生され
る。
続されているか判断される。なお回路基板Ｂが接続され
ているときは、切り換えスイッチ３、４がそれぞれデー
タ処理回路５側に固定されて、通常のバスライン処理等
に準じた方法で、データの入出力が行われる。なおステ
ップ〔４２Ａ〕でデータが正しいデータが判断されなか
ったときは、ＮＡＣＫ＝高電位が出力されないことか
ら、ステップ〔４Ｂ〕で８ビットのデータが繰り返し出
力され、これが任意の回数繰り返されたときは、接点ま
たはその伝送路の故障と判断して、警報等が発生され
る。
【００２８】こうして上述の装置によれば、ディジタル
信号源とアナログ信号源との区別を良好に行うことがで
きると共に、接点等の故障も検出することができるもの
である。
信号源とアナログ信号源との区別を良好に行うことがで
きると共に、接点等の故障も検出することができるもの
である。
【００２９】ところで図１の例は、接点ａ，ｂ，ｃ，ｄ
の４接点方式であり、図３はＳＤＡ、ＳＣＬの２ライン
を用いたマイクロコンピュータ用の汎用バスプロトコル
の例である。このプロトコルは、マスターのＣＰＵがス
レーブのＣＰＵ、メモリ等にスレーブのアドレスをＳＤ
Ａラインを通して送り、それをスレーブ側が認識してア
クノレッジを返すという方法で通常のチップセレクト
（ｎＣＳ）（ｎは負論理の意味）の役割をさせている。
の４接点方式であり、図３はＳＤＡ、ＳＣＬの２ライン
を用いたマイクロコンピュータ用の汎用バスプロトコル
の例である。このプロトコルは、マスターのＣＰＵがス
レーブのＣＰＵ、メモリ等にスレーブのアドレスをＳＤ
Ａラインを通して送り、それをスレーブ側が認識してア
クノレッジを返すという方法で通常のチップセレクト
（ｎＣＳ）（ｎは負論理の意味）の役割をさせている。
【００３０】これにより本来なら通信のために ＳＤＡ、ＳＣＬ、ｎＣＳ の３ライン必要なところを ＳＤＡ、ＳＣＬ の２ラインに節約しているのである。
【００３１】これに対して本願は、これより一般的なチ
ップセレクトを用いたシステムに対しても適用できる。
すなわち図４のように５接点ａ、ｂ、ｃ、ｄ、ｅを介し
て、デジタル回路基板、アナログ回路基板に接続され
る。接点ａは電源Ｖｃｃ、接点ｅはＧＮＤとつながり、
接点ｂ、ｃ、ｄは順にＳＤＡＴＡ、ＳＣＫ、ｎＣＳに接
続される。それに伴いプルアップ抵抗も４１、４２、４
３と１つ増える。
ップセレクトを用いたシステムに対しても適用できる。
すなわち図４のように５接点ａ、ｂ、ｃ、ｄ、ｅを介し
て、デジタル回路基板、アナログ回路基板に接続され
る。接点ａは電源Ｖｃｃ、接点ｅはＧＮＤとつながり、
接点ｂ、ｃ、ｄは順にＳＤＡＴＡ、ＳＣＫ、ｎＣＳに接
続される。それに伴いプルアップ抵抗も４１、４２、４
３と１つ増える。
【００３２】ところで一般的にＶＴＲ内部で用いられて
いるマイクロコンピュータには、シリアル転送用のＩ／
Ｏが用意されており、それを用いてＶＴＲの内部システ
ムを構成している。図５にその様子を示す。
いるマイクロコンピュータには、シリアル転送用のＩ／
Ｏが用意されており、それを用いてＶＴＲの内部システ
ムを構成している。図５にその様子を示す。
【００３３】この図において、シリアル転送用の端子と
しては、 ＳＩＮ・・・シリアル入力 ＳＯＵＴ・・シリアル出力 ＳＣＬＫ・・シリアル転送クロック出力 が用意されており、シリアル送受信の相手先をセレクト
するため、マイコンのＩ／Ｏポートからチップセレクト
信号（ｎＣＳ）を出力する。通常このシリアル転送用の
３つの端子は、ＶＴＲの内部バスに用いられている。
しては、 ＳＩＮ・・・シリアル入力 ＳＯＵＴ・・シリアル出力 ＳＣＬＫ・・シリアル転送クロック出力 が用意されており、シリアル送受信の相手先をセレクト
するため、マイコンのＩ／Ｏポートからチップセレクト
信号（ｎＣＳ）を出力する。通常このシリアル転送用の
３つの端子は、ＶＴＲの内部バスに用いられている。
【００３４】同図で、ＳＩＮ端子からクロックＳＣＬＫ
に乗ってくる入力データは、シリアル→パラレル変換器
５１にてパラレルデータに変換される。この時データを
受信した事を知らせる５４なるＲＸＴ ＩＮＴ（受信割
り込み）が発生する。これを受けてマイコンは、データ
受信処理を行う。
に乗ってくる入力データは、シリアル→パラレル変換器
５１にてパラレルデータに変換される。この時データを
受信した事を知らせる５４なるＲＸＴ ＩＮＴ（受信割
り込み）が発生する。これを受けてマイコンは、データ
受信処理を行う。
【００３５】データ送信時にはパラレル→シリアル変換
器５２に出力データをセットする。転送が終わると５５
なるＴＸＴ ＩＮＴ（送信割り込み）が発生し、転送終
了をマイコンに知らせる。おおもととなる転送クロック
は、クロック発生回路５３にて生成される。
器５２に出力データをセットする。転送が終わると５５
なるＴＸＴ ＩＮＴ（送信割り込み）が発生し、転送終
了をマイコンに知らせる。おおもととなる転送クロック
は、クロック発生回路５３にて生成される。
【００３６】このようにシリアル転送用のＩ／Ｏは、デ
ータの送受信をマイコン内部のハードウエアで自動的に
処理してくれ、しかも送受信の割り込みもあるのでソフ
トウエアの負担を著しく軽減できる。これはＶＴＲ内で
通常採用されているマルチマイクロプロセッサ方式（多
数のマイコンを連携させて制御する方式）の場合、不可
欠な機能である。これがシリアル転送用のＩ／Ｏが、Ｖ
ＴＲの内部バスに接続されている大きな理由である。
ータの送受信をマイコン内部のハードウエアで自動的に
処理してくれ、しかも送受信の割り込みもあるのでソフ
トウエアの負担を著しく軽減できる。これはＶＴＲ内で
通常採用されているマルチマイクロプロセッサ方式（多
数のマイコンを連携させて制御する方式）の場合、不可
欠な機能である。これがシリアル転送用のＩ／Ｏが、Ｖ
ＴＲの内部バスに接続されている大きな理由である。
【００３７】さらに図６にＶＴＲ内部のマルチマイクロ
プロセッサ方式の様子の一例を示す。普通モードをコン
トロールするマイコンが、メインＣＰＵとして内部バス
の管理をする。すなわちクロックＳＣＫとチップセレク
トｎＣＳの主導権を握る。そしてその他のマイコンは、
サブＣＰＵとしてメインＣＰＵのコントロール下で有機
的に処理を行う。サブＣＰＵの数は、普通セットによっ
てまちまちである。
プロセッサ方式の様子の一例を示す。普通モードをコン
トロールするマイコンが、メインＣＰＵとして内部バス
の管理をする。すなわちクロックＳＣＫとチップセレク
トｎＣＳの主導権を握る。そしてその他のマイコンは、
サブＣＰＵとしてメインＣＰＵのコントロール下で有機
的に処理を行う。サブＣＰＵの数は、普通セットによっ
てまちまちである。
【００３８】さてこのようなＶＴＲの内部バスに図４を
適用することを考える。まず接点を介して外部と接続さ
れるようなシステムの場合には、高圧の静電気などに対
する保護を考慮しなくてはならない。内部バスをいきな
り接点に接続するのでは、なにかトラブルがあった時に
その内部バスに接続されている全てのＣＰＵ等が致命的
な打撃を受けることになってしまう。そこでバッファを
介して接点と接続する。こうすれば壊れるのは、バッフ
ァだけで済む。
適用することを考える。まず接点を介して外部と接続さ
れるようなシステムの場合には、高圧の静電気などに対
する保護を考慮しなくてはならない。内部バスをいきな
り接点に接続するのでは、なにかトラブルがあった時に
その内部バスに接続されている全てのＣＰＵ等が致命的
な打撃を受けることになってしまう。そこでバッファを
介して接点と接続する。こうすれば壊れるのは、バッフ
ァだけで済む。
【００３９】その様子を図７に示す。バッファ７４〜７
７がその役割をする。バッファ７４が他と向きが違うの
は、ＤＩＮ、ＤＯＵＴの２本のラインをＳＤＡＴＡとし
て１本にまとめるためである。このデータの向きの切り
替えは、図６のメインＣＰＵが行う。アナログデータの
読み込みに際しては、バッファ７８〜８０を介して図１
の６、７、８、９に相当する電圧比較器に接続される。
これらの電圧比較器の出力は、やはりメインＣＰＵのＩ
／Ｏにつながる。バッファ７４〜７７とバッファ７８〜
８０は、２つのグループで図１のスイッチ３、７の役割
をしている。
７がその役割をする。バッファ７４が他と向きが違うの
は、ＤＩＮ、ＤＯＵＴの２本のラインをＳＤＡＴＡとし
て１本にまとめるためである。このデータの向きの切り
替えは、図６のメインＣＰＵが行う。アナログデータの
読み込みに際しては、バッファ７８〜８０を介して図１
の６、７、８、９に相当する電圧比較器に接続される。
これらの電圧比較器の出力は、やはりメインＣＰＵのＩ
／Ｏにつながる。バッファ７４〜７７とバッファ７８〜
８０は、２つのグループで図１のスイッチ３、７の役割
をしている。
【００４０】このようにＶＴＲの内部バスに、同図のデ
ジタル回路基板Ｂ、アナログ回路基板Ｃを接続できるよ
うになると、メインＣＰＵはそれらを内部バスにつなが
っている他のサブＣＰＵ等と同じように扱うことがで
き、全体のソフトウエアの構成が非常にすっきりした形
にまとめられ、デバッグ作業もやりやすくなる。
ジタル回路基板Ｂ、アナログ回路基板Ｃを接続できるよ
うになると、メインＣＰＵはそれらを内部バスにつなが
っている他のサブＣＰＵ等と同じように扱うことがで
き、全体のソフトウエアの構成が非常にすっきりした形
にまとめられ、デバッグ作業もやりやすくなる。
【００４１】次にこの方式での処理手順について述べ
る。まず信号をバッファ７８〜８０側に切り替えて、電
圧比較器で電圧レベルを認識することから始める。電圧
レベルの比較については、図示せずも図２に接点ｄの項
を設けたものに他ならない。
る。まず信号をバッファ７８〜８０側に切り替えて、電
圧比較器で電圧レベルを認識することから始める。電圧
レベルの比較については、図示せずも図２に接点ｄの項
を設けたものに他ならない。
【００４２】すなわち上述の回路基板Ｃが接続されたと
きの接点ｂ、ｃと同様に、接点ｂ、ｃ、ｄにおいて
（２）〜（０）の状態を判別することができる。これに
よって３×３×３の２７通りの判別を行うことができ、
回路基板Ｃが接続されたときの、例えばカセットの固有
の情報（テープの厚さ、磁性体の種類、テープのグレー
ド等）を知ることができる。
きの接点ｂ、ｃと同様に、接点ｂ、ｃ、ｄにおいて
（２）〜（０）の状態を判別することができる。これに
よって３×３×３の２７通りの判別を行うことができ、
回路基板Ｃが接続されたときの、例えばカセットの固有
の情報（テープの厚さ、磁性体の種類、テープのグレー
ド等）を知ることができる。
【００４３】ところがこの図７において、接点ｂ、ｃ、
ｄが共に（２）のときは、アナログ回路基板Ｃ内の抵抗
器の抵抗値が共に無限大（オープン）でＶｃｃとなって
いるのか、不動作のデジタル回路基板Ｂが接続されてＶ
ｃｃとなっているのか、判断できない。そこでこの場合
には、信号をバッファ７４〜７７側に切り換えて次の手
順で回路基板Ｂ、Ｃの判別を行う。
ｄが共に（２）のときは、アナログ回路基板Ｃ内の抵抗
器の抵抗値が共に無限大（オープン）でＶｃｃとなって
いるのか、不動作のデジタル回路基板Ｂが接続されてＶ
ｃｃとなっているのか、判断できない。そこでこの場合
には、信号をバッファ７４〜７７側に切り換えて次の手
順で回路基板Ｂ、Ｃの判別を行う。
【００４４】すなわち図８において、最初にバッファ７
４をアクティブ、バッファ７５をイナクティブにしてＳ
ＤＡＴＡを内部バスのＤＩＮ方向に切り替える（ステッ
プ〔８１〕）。次にｎＣＳ＝低電位にする（ステップ
〔８２〕）。そして所定のメモリアドレスの８ビットの
データ（ここでは０１０１０１０１）を読み込む（ステ
ップ〔８３〕）。読み込んだデータが１１１１１１１１
なら、これはアナログ基板Ｃと認識される。
４をアクティブ、バッファ７５をイナクティブにしてＳ
ＤＡＴＡを内部バスのＤＩＮ方向に切り替える（ステッ
プ〔８１〕）。次にｎＣＳ＝低電位にする（ステップ
〔８２〕）。そして所定のメモリアドレスの８ビットの
データ（ここでは０１０１０１０１）を読み込む（ステ
ップ〔８３〕）。読み込んだデータが１１１１１１１１
なら、これはアナログ基板Ｃと認識される。
【００４５】読み込んだデータが０１０１０１０１でな
い時は、接点等の故障と判断される（ステップ〔８
５〕）。０１０１０１０１の時には、デジタル基板Ｂと
認識されるが、念のためステップ〔８６〕、〔８７〕、
〔８８〕を行う。すなわち別のアドレスに任意のデータ
を書き込み、そのデータを読みだして正しい値かどうか
を調べる。
い時は、接点等の故障と判断される（ステップ〔８
５〕）。０１０１０１０１の時には、デジタル基板Ｂと
認識されるが、念のためステップ〔８６〕、〔８７〕、
〔８８〕を行う。すなわち別のアドレスに任意のデータ
を書き込み、そのデータを読みだして正しい値かどうか
を調べる。
【００４６】値が正しければ、正常なデジタル回路基板
Ｂと判断されると共にＳＤＡＴＡ、ＳＣＫ、ｎＣＳの各
ライン、各接点、それにバッファが正しく機能している
ことが分かる。値が正しくなければデジタル回路基板Ｂ
等に異常があることが判別できる。なお読み込み、書き
込みの動作は複数回行う方が信頼性があがる。
Ｂと判断されると共にＳＤＡＴＡ、ＳＣＫ、ｎＣＳの各
ライン、各接点、それにバッファが正しく機能している
ことが分かる。値が正しくなければデジタル回路基板Ｂ
等に異常があることが判別できる。なお読み込み、書き
込みの動作は複数回行う方が信頼性があがる。
【００４７】こうして上述の装置によれば、ディジタル
信号源とアナログ信号源との区別を良好に行うことがで
きると共に、接点等の故障も検出することができるもの
である。
信号源とアナログ信号源との区別を良好に行うことがで
きると共に、接点等の故障も検出することができるもの
である。
【００４８】なお上述の装置において、接点ｂ、ｃまた
は接点ｂ、ｃ、ｄが共に（２）の状態は、回路基板Ｂ、
Ｃの判別を行う必要が生じる一方、回路基板Ｃの接点
ｂ、ｃまたは接点ｂ、ｃ、ｄが共にオープンで、カセッ
ト本体には何ら回路構成等を必要としない状態である。
そこでこの状態を最も標準的なカセットの情報とするこ
とにより、最も標準的なカセットの製造コスト等を低廉
に保つことができる。
は接点ｂ、ｃ、ｄが共に（２）の状態は、回路基板Ｂ、
Ｃの判別を行う必要が生じる一方、回路基板Ｃの接点
ｂ、ｃまたは接点ｂ、ｃ、ｄが共にオープンで、カセッ
ト本体には何ら回路構成等を必要としない状態である。
そこでこの状態を最も標準的なカセットの情報とするこ
とにより、最も標準的なカセットの製造コスト等を低廉
に保つことができる。
【００４９】また上述の装置において、回路基板Ｂ、Ｃ
の接続（カセットの挿入）をシステムコントロール回路
（図示せず）等から検出し、この検出信号にて図１にお
いては切り換えスイッチ３、４をそれぞれ比較器６〜９
側に切り換え、図７においては信号をバッファ７４〜７
７側に切り換えることによって、以後の処理を円滑に行
わせるようにすることができる。
の接続（カセットの挿入）をシステムコントロール回路
（図示せず）等から検出し、この検出信号にて図１にお
いては切り換えスイッチ３、４をそれぞれ比較器６〜９
側に切り換え、図７においては信号をバッファ７４〜７
７側に切り換えることによって、以後の処理を円滑に行
わせるようにすることができる。
【００５０】なお図３においては、アクノレッジが基板
側から返事として戻って来るので、それをもとにデジタ
ル回路基板が正常かどうかの判断の助けとしているが、
図８ではそれがないので念のため全く別のアドレスにデ
ータを書いて読みだすチェックを行っている。図８のス
テップ〔８５〕〜〔８８〕の処理を図３に加えれば、よ
り正確な判断が出来るのは言うまでもない。
側から返事として戻って来るので、それをもとにデジタ
ル回路基板が正常かどうかの判断の助けとしているが、
図８ではそれがないので念のため全く別のアドレスにデ
ータを書いて読みだすチェックを行っている。図８のス
テップ〔８５〕〜〔８８〕の処理を図３に加えれば、よ
り正確な判断が出来るのは言うまでもない。
【００５１】またより正確に言うと、図３の〔３Ａ〕、
図８の〔４〕におけるアナログ回路基板Ｃの判断には注
意が必要となる。つまり、もしも接点のうち１つでも曲
がっていてアナログ回路基板Ｃに接してなかったら、正
しい電圧値は読み取れない。すなわち接点ｂ、ｃまたは
接点ｂ、ｃ、ｄの電圧レベルの判断すらおぼつかないこ
とになる。この点については、メカニズムの信頼性をあ
げる等、総合的に対策をこうじ、なおかつ電圧レベルに
よる意味付けを安全方向に設定しておく事が肝要であ
る。
図８の〔４〕におけるアナログ回路基板Ｃの判断には注
意が必要となる。つまり、もしも接点のうち１つでも曲
がっていてアナログ回路基板Ｃに接してなかったら、正
しい電圧値は読み取れない。すなわち接点ｂ、ｃまたは
接点ｂ、ｃ、ｄの電圧レベルの判断すらおぼつかないこ
とになる。この点については、メカニズムの信頼性をあ
げる等、総合的に対策をこうじ、なおかつ電圧レベルに
よる意味付けを安全方向に設定しておく事が肝要であ
る。
【００５２】ところでいわゆる１チップマイクロコンピ
ュータ等では、アナログ入出力と称して入出力部にＡ／
Ｄ変換器を内蔵しているものがある。これはプログラム
でその端子をアナログ入力のＡ／Ｄ変換器またはデジタ
ル信号の入出力端子として切り替えて使用できるもので
あり、図１のスイッチ３、４の機能をソフトウエアで実
現できる。
ュータ等では、アナログ入出力と称して入出力部にＡ／
Ｄ変換器を内蔵しているものがある。これはプログラム
でその端子をアナログ入力のＡ／Ｄ変換器またはデジタ
ル信号の入出力端子として切り替えて使用できるもので
あり、図１のスイッチ３、４の機能をソフトウエアで実
現できる。
【００５３】そこで図１の装置においてこのような１チ
ップマイクロコンピュータを採用する場合には、例えば
図９のＡに示すように１チップマイクロコンピュータ５
０の入出力部Ｉ／Ｏに接点ｂ、ｃを直接接続すると共
に、この接点ｂ、ｃにそれぞれデジタル入力時のプルア
ップ抵抗、アナログ入力時の分圧抵抗となる抵抗器１、
２を設けることによって、上述と同様の機能を実行する
ことができる。
ップマイクロコンピュータを採用する場合には、例えば
図９のＡに示すように１チップマイクロコンピュータ５
０の入出力部Ｉ／Ｏに接点ｂ、ｃを直接接続すると共
に、この接点ｂ、ｃにそれぞれデジタル入力時のプルア
ップ抵抗、アナログ入力時の分圧抵抗となる抵抗器１、
２を設けることによって、上述と同様の機能を実行する
ことができる。
【００５４】図７の回路において、この考えを実行した
のが同図Ｂである。これは、バッファ７８〜８０の出力
を、１チップマイコンでＡ／Ｄ変換器入出力機能付きの
メインＣＰＵのＩ／Ｏ端子に接続したものである。スイ
ッチ機能は、バッファ７４〜７７とバッファ７８〜８０
で行う。この例では、バッファ類は省略できない。これ
はＶＴＲの内部バスを端子に直接出すのは前述のように
危険である事と、アナログ回路基板がつながった場合バ
スラインに抵抗が直接つながる事による通信異常を避け
るためである。
のが同図Ｂである。これは、バッファ７８〜８０の出力
を、１チップマイコンでＡ／Ｄ変換器入出力機能付きの
メインＣＰＵのＩ／Ｏ端子に接続したものである。スイ
ッチ機能は、バッファ７４〜７７とバッファ７８〜８０
で行う。この例では、バッファ類は省略できない。これ
はＶＴＲの内部バスを端子に直接出すのは前述のように
危険である事と、アナログ回路基板がつながった場合バ
スラインに抵抗が直接つながる事による通信異常を避け
るためである。
【００５５】なお、同図Ａの場合には、１チップマイコ
ン５０がバッファの機能を兼ねる。もし接点等に高圧の
静電気がかかると、このマイコンだけに危害がおよび他
の回路には影響がない。
ン５０がバッファの機能を兼ねる。もし接点等に高圧の
静電気がかかると、このマイコンだけに危害がおよび他
の回路には影響がない。
【００５６】またこの場合に、入出力部のＡ／Ｄ変換器
は例えば８ビット＝２５６通りの分解能を持っている。
しかしながら上述の装置を例えばＶＴＲの磁気テープカ
セットに採用する場合には、回路基板Ｃ上の抵抗器３
１、３２としては安価な低精度のものを採用する要求が
あり、また抵抗器上の結露等による抵抗値の変化などを
考慮すると、上述の２／３Ｖｃｃ以上（２）、１／３Ｖ
ｃｃ以上、２／３Ｖｃｃ未満（１）、１／３Ｖｃｃ未満
（０）程度に分解するのが適当である。そこで上述の８
ビットマイクロコンピュータを採用する場合には、入力
電位をＡ／Ｄ変換した値を上述の（２）〜（０）の範囲
で分類して入力値を判別することで、上述と同様の機能
を実行することができる。
は例えば８ビット＝２５６通りの分解能を持っている。
しかしながら上述の装置を例えばＶＴＲの磁気テープカ
セットに採用する場合には、回路基板Ｃ上の抵抗器３
１、３２としては安価な低精度のものを採用する要求が
あり、また抵抗器上の結露等による抵抗値の変化などを
考慮すると、上述の２／３Ｖｃｃ以上（２）、１／３Ｖ
ｃｃ以上、２／３Ｖｃｃ未満（１）、１／３Ｖｃｃ未満
（０）程度に分解するのが適当である。そこで上述の８
ビットマイクロコンピュータを採用する場合には、入力
電位をＡ／Ｄ変換した値を上述の（２）〜（０）の範囲
で分類して入力値を判別することで、上述と同様の機能
を実行することができる。
【００５７】さらに明らかなように、本願は図７におけ
るＳＤＡＴＡラインを内部バスの２本のラインＤＩＮ、
ＤＯＵＴに分割しても応用できる。この場合は、接点は
６端子となる。
るＳＤＡＴＡラインを内部バスの２本のラインＤＩＮ、
ＤＯＵＴに分割しても応用できる。この場合は、接点は
６端子となる。
【００５８】さらに図１の回路、図３のプロトコルで、
単にアナログ入出力のためだけに接点を設ける５接点方
式も考えられる。この方法は、図７においても同様であ
るし、接点の数だけならいくらでも増やすことが出来
る。いずれにしろ基本部分の考え方は、本願で解決でき
る。
単にアナログ入出力のためだけに接点を設ける５接点方
式も考えられる。この方法は、図７においても同様であ
るし、接点の数だけならいくらでも増やすことが出来
る。いずれにしろ基本部分の考え方は、本願で解決でき
る。
【００５９】
【発明の効果】この発明によれば、ディジタル信号源と
アナログ信号源との区別を良好に行うことができると共
に、接点等の故障も検出することができるようになっ
た。
アナログ信号源との区別を良好に行うことができると共
に、接点等の故障も検出することができるようになっ
た。
【図１】本発明によるデータ伝送装置の一例の構成図で
ある。
ある。
【図２】その説明のための図である。
【図３】その動作の流れを示す図である。
【図４】本発明によるデータ伝送装置の他の例の構成図
である。
である。
【図５】対応するＶＴＲの説明のための図である。
【図６】対応するＶＴＲの説明のための図である。
【図７】本発明によるデータ伝送装置のさらに他の例の
構成図である。
構成図である。
【図８】その動作の流れを示す図である。
【図９】本発明によるデータ伝送装置のさらに他の例の
構成図である。
構成図である。
Ａ データ伝送装置の本体側に設けられる送受信装置 Ｂ ディジタル信号源となる回路基板 Ｃ アナログ信号源となる回路基板 ａ〜ｄ 接点 １、２ 所定の抵抗器 ３、４ 切り換えスイッチ ５ データ処理回路（マイクロコンピュータ） ６、７及び８、９ 比較器 １０〜１２及び１３〜１５ 抵抗器 ２１、２２ バスライン ２３ データ出力用のＦＥＴ素子 ２４ データ入力用のバッファ回路 ２５ クロック入力用のバッファ回路 ３１、３２ 任意の値の抵抗器
Claims (4)
- 【請求項１】 任意の複数の接点を介してディジタル信
号源またはアナログ信号源が接続されるデータ伝送装置
において、 上記複数の接点の内の任意の接点にそれぞれ所定の抵抗
器を介して電圧を印加する手段と、 上記任意の接点にそれぞれ切り換え手段を介して接続さ
れ、上記任意の接点に得られる電位を判別する手段と、 上記任意の接点にそれぞれ上記切り換え手段を介して接
続されるデータ処理手段とが設けられ、 上記電位判別手段からの判別信号を用いて、上記複数の
接点に接続される上記ディジタル信号源またはアナログ
信号源の判定を行うようにしたことを特徴とするデータ
伝送装置。 - 【請求項２】 上記ディジタル信号源またはアナログ信
号源の接続を検出する手段を有し、この検出手段からの
信号にて上記切り換え手段を上記電位判別手段に切り換
えると共に、上記判別信号が所定の信号のときに上記切
り換え手段を上記データ処理手段側に切り換えるように
したことを特徴とする請求項１記載のデータ伝送装置。 - 【請求項３】 上記切り換え手段を上記データ処理手段
側に切り換えた後に上記データ処理手段から所定の信号
を出力し、所定の戻り信号が得られないときは所定の上
記アナログ信号源が接続されていると判断するようにし
たことを特徴とする請求項２記載のデータ伝送装置。 - 【請求項４】 上記切り換え手段を上記データ処理手段
側に切り換えた後に上記データ処理手段から所定の信号
を出力し、その戻り信号の内容から上記接点またはその
伝送路の故障を判断するようにしたことを特徴とする請
求項２記載のデータ伝送装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09623893A JP3336673B2 (ja) | 1992-10-26 | 1993-04-22 | データ伝送装置 |
| DE69317352T DE69317352T2 (de) | 1992-10-26 | 1993-10-22 | Ein Gerät mit einer Anordnung zur Identifizierung des Types einer Bandkassette |
| EP93308424A EP0595558B1 (en) | 1992-10-26 | 1993-10-22 | An apparatus having identifying means for identifying a type of tape cartridge |
| BR9304345A BR9304345A (pt) | 1992-10-26 | 1993-10-25 | Aparelho para identificar a fonte de sinais digitais ou a fonte de sinais analógicos em um aparelho de gravaçao e/ou reproduçao de dados e aparelho para discriminar qual de uma fonte de sinais digitais ou de uma fonte de sinais analógicos está conectada com um aparelho de gravaçao e/ou reproduçao de dados |
| US08/142,813 US5481415A (en) | 1992-10-26 | 1993-10-25 | Recording/reproducing apparatus that handles both digital and analog data and distinguishes between the two |
| KR1019930022169A KR100269499B1 (ko) | 1992-10-26 | 1993-10-25 | 데이타 전송 장치 |
| CN93120226A CN1091231A (zh) | 1992-10-26 | 1993-10-26 | 数据发送装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-287875 | 1992-10-26 | ||
| JP28787592 | 1992-10-26 | ||
| JP09623893A JP3336673B2 (ja) | 1992-10-26 | 1993-04-22 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195863A true JPH06195863A (ja) | 1994-07-15 |
| JP3336673B2 JP3336673B2 (ja) | 2002-10-21 |
Family
ID=26437445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09623893A Expired - Fee Related JP3336673B2 (ja) | 1992-10-26 | 1993-04-22 | データ伝送装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5481415A (ja) |
| EP (1) | EP0595558B1 (ja) |
| JP (1) | JP3336673B2 (ja) |
| KR (1) | KR100269499B1 (ja) |
| CN (1) | CN1091231A (ja) |
| BR (1) | BR9304345A (ja) |
| DE (1) | DE69317352T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU665131B2 (en) * | 1992-12-04 | 1995-12-14 | Sony Corporation | Method for recording and reproducing digital signal |
| US6101070A (en) * | 1993-09-30 | 2000-08-08 | Sony Corporation | Method and apparatus for determining information and a cassette for use therewith |
| JP3443938B2 (ja) * | 1994-03-31 | 2003-09-08 | ソニー株式会社 | ディジタル信号処理装置 |
| JP3482886B2 (ja) * | 1998-09-29 | 2004-01-06 | 松下電器産業株式会社 | 磁気記録再生装置 |
| US20090072881A1 (en) * | 2007-09-13 | 2009-03-19 | Creative Technology Ltd | System using an analog receptor for passage of digital signals |
| US10331592B2 (en) * | 2016-05-28 | 2019-06-25 | Silicon Laboratories Inc. | Communication apparatus with direct control and associated methods |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE871690R (fr) * | 1978-10-27 | 1979-02-15 | Staar Sa | Dispositif de memorisation de la position instantanee d'une bande magnetique contenue dans une cassette |
| FR2461299B1 (fr) * | 1979-07-09 | 1986-09-05 | Telediffusion Fse | Memoire bloc-note pour cassettes d'enregistrement de bandes magnetiques |
| US4593337A (en) * | 1983-03-16 | 1986-06-03 | Alfredo Leone | Video cassette play counting, storing and reading system |
| US4652944A (en) * | 1984-06-25 | 1987-03-24 | Kirsch Technologies, Inc. | Computer memory back-up |
| JPH0743913B2 (ja) * | 1985-12-28 | 1995-05-15 | ソニー株式会社 | 記録再生装置 |
| GB8809223D0 (en) * | 1988-04-19 | 1988-05-25 | British Broadcasting Corp | Cassette for sequential access recording medium & apparatus for use therewith |
| AT391220B (de) * | 1988-12-14 | 1990-09-10 | Philips Nv | Aufzeichnungs- und/oder wiedergabesystem und kassette fuer ein solches system |
| DK385489D0 (da) * | 1989-08-07 | 1989-08-07 | Bang & Olufsen As | Optage- og gengivesystem, navnlig videosystem, med baandkassetter |
| JPH04165444A (ja) * | 1990-10-29 | 1992-06-11 | Nec Eng Ltd | 障害情報転送方式 |
| JPH04209470A (ja) * | 1990-11-30 | 1992-07-30 | Tokyo Electric Co Ltd | メモリバックアップ装置 |
-
1993
- 1993-04-22 JP JP09623893A patent/JP3336673B2/ja not_active Expired - Fee Related
- 1993-10-22 DE DE69317352T patent/DE69317352T2/de not_active Expired - Fee Related
- 1993-10-22 EP EP93308424A patent/EP0595558B1/en not_active Expired - Lifetime
- 1993-10-25 BR BR9304345A patent/BR9304345A/pt not_active IP Right Cessation
- 1993-10-25 US US08/142,813 patent/US5481415A/en not_active Expired - Lifetime
- 1993-10-25 KR KR1019930022169A patent/KR100269499B1/ko not_active IP Right Cessation
- 1993-10-26 CN CN93120226A patent/CN1091231A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| BR9304345A (pt) | 1994-05-24 |
| CN1091231A (zh) | 1994-08-24 |
| US5481415A (en) | 1996-01-02 |
| EP0595558A3 (en) | 1995-08-02 |
| EP0595558B1 (en) | 1998-03-11 |
| KR100269499B1 (ko) | 2000-10-16 |
| DE69317352T2 (de) | 1998-07-23 |
| KR940009847A (ko) | 1994-05-24 |
| EP0595558A2 (en) | 1994-05-04 |
| JP3336673B2 (ja) | 2002-10-21 |
| DE69317352D1 (de) | 1998-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5311138A (en) | Device for monitoring the functon of an electric load, its drive and the associated connections | |
| US4621364A (en) | Circuit arrangement for recording the addresses of storage cells with erroneous content | |
| US5612634A (en) | Circuit for sensing whether or not an add-in board is inserted into a bus connector of a mother board | |
| JPS6314536A (ja) | 単一チヤネルデイジタル通信バスシステム及びそこで使用されるステ−シヨン | |
| US5166503A (en) | IC memory card | |
| US20030233507A1 (en) | Electronic card with multiple interfaces | |
| JP3336673B2 (ja) | データ伝送装置 | |
| KR950015189B1 (ko) | 광폭의 선입선출버퍼(fifo)의 에러검출장치 | |
| US5436856A (en) | Self testing computer system with circuits including test registers | |
| JPH1166246A (ja) | コネクタの不完全装着検出装置 | |
| EP0426270B1 (en) | Portable semiconductor memory device | |
| JPH0157440B2 (ja) | ||
| US5559731A (en) | IC card | |
| US5557233A (en) | Filter for computer bus signals | |
| CN100449635C (zh) | 检测盘驱动器状态的方法和系统 | |
| US5974570A (en) | Method for managing data processing system and high-reliability memory | |
| JP2583446B2 (ja) | クロック信号の停止検出回路 | |
| JPH05289790A (ja) | 情報処理装置 | |
| JPH06181400A (ja) | Ｉｃ実装、及び回路、機能の種類の判断方法 | |
| JP2526814B2 (ja) | デ―タ伝送システム | |
| JP2001257729A (ja) | インタフェース識別回路 | |
| KR0168021B1 (ko) | 다중 비트 버스상에서 독립적으로 발생되는 단안정 신호검출 및 전송회로 | |
| JPH02219150A (ja) | バス異常検出回路 | |
| JP2850272B2 (ja) | スイッチ入力検出回路 | |
| JPS60126724A (ja) | インターフエース回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |