JP2001257729A - インタフェース識別回路 - Google Patents
インタフェース識別回路Info
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Abstract
(57)【要約】
【課題】 装置間の信号線の断線状態も容易に識別する
こができ、コネクタの接続状態や装置の実装／未実装を
信号線を更に追加することなく検出することができるロ
ジック信号伝送インタフェースの識別回路を提供するこ
とにある。 【解決手段】 インタフェース識別回路は受信側装置２
に設けられ、電源ＶＤＤとグランドＧＮＤ間にプルアッ
プ抵抗２３３と順方向ダイオード２３５〜２３８とプル
ダウン抵抗２３４の直列回路を接続し、プルアップ抵抗
２３３とダイオード２３５間にインバータ２３１の入力
を接続し、プルダウン抵抗２３４とダイオード２３８間
に他のインバータ２３２の入力を接続し、ダイオード２
３５、２３６とダイオード２３７，２３８の中間点に送
信側装置１のインバータ１３に接続されるライン１７を
接続してなる。装置１，２間には上記回路が少なくとも
２ビットのロジック信号を伝送し４ビットの信号を受信
する回路が設けられる。
こができ、コネクタの接続状態や装置の実装／未実装を
信号線を更に追加することなく検出することができるロ
ジック信号伝送インタフェースの識別回路を提供するこ
とにある。 【解決手段】 インタフェース識別回路は受信側装置２
に設けられ、電源ＶＤＤとグランドＧＮＤ間にプルアッ
プ抵抗２３３と順方向ダイオード２３５〜２３８とプル
ダウン抵抗２３４の直列回路を接続し、プルアップ抵抗
２３３とダイオード２３５間にインバータ２３１の入力
を接続し、プルダウン抵抗２３４とダイオード２３８間
に他のインバータ２３２の入力を接続し、ダイオード２
３５、２３６とダイオード２３７，２３８の中間点に送
信側装置１のインバータ１３に接続されるライン１７を
接続してなる。装置１，２間には上記回路が少なくとも
２ビットのロジック信号を伝送し４ビットの信号を受信
する回路が設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、装置間において、
ロジック信号の伝送を行うインタフェース、特にインタ
フェース識別回路に関するものである。
ロジック信号の伝送を行うインタフェース、特にインタ
フェース識別回路に関するものである。
【０００２】
【従来の技術】図３は、従来のロジック信号の伝送を行
うインタフェースの一例で、装置間がコネクタを介して
ケーブル接続され２ビットで４種の情報を相手装置へ伝
送するロジック信号伝送インタフェースの回路構成を示
す。
うインタフェースの一例で、装置間がコネクタを介して
ケーブル接続され２ビットで４種の情報を相手装置へ伝
送するロジック信号伝送インタフェースの回路構成を示
す。
【０００３】図３において、Ａ装置３内のａ信号３１と
ｂ信号３２がそれぞれロジックＩＣであるインバータＩ
Ｃａ３３、インバータＩＣｂ３４に接続され、インバー
タＩＣａ３３，インバータＩＣｂ３４の出力がＡ装置３
のコネクタ３５に接続され、また、コネクタ３５と接続
するコネクタ３６、コネクタ３６とラインＡ３７，ライ
ンＢ３８から成るケーブルで接続されているコネクタ４
５、コネクタ４５と接続するＢ装置４のコネクタ４６、
コネクタ４６と接続されるインバータＩＣｄ４３，イン
バータＩＣｅ４４で構成され、Ａ装置３からのａ信号３
１をＢ装置４へａ′信号４１として、また、Ａ装置３か
らｂ信号３２をＢ装置４へｂ′信号４２として伝送する
２ビットのロジック信号伝送インタフェースを構成して
いる。
ｂ信号３２がそれぞれロジックＩＣであるインバータＩ
Ｃａ３３、インバータＩＣｂ３４に接続され、インバー
タＩＣａ３３，インバータＩＣｂ３４の出力がＡ装置３
のコネクタ３５に接続され、また、コネクタ３５と接続
するコネクタ３６、コネクタ３６とラインＡ３７，ライ
ンＢ３８から成るケーブルで接続されているコネクタ４
５、コネクタ４５と接続するＢ装置４のコネクタ４６、
コネクタ４６と接続されるインバータＩＣｄ４３，イン
バータＩＣｅ４４で構成され、Ａ装置３からのａ信号３
１をＢ装置４へａ′信号４１として、また、Ａ装置３か
らｂ信号３２をＢ装置４へｂ′信号４２として伝送する
２ビットのロジック信号伝送インタフェースを構成して
いる。
【０００４】なお、本回路では、ロジックＩＣとしてＣ
ＭＯＳ ＩＣのインバータＩＣを使用し、ロジックＩＣ
の入力解放による誤動作や破損を防止するために各イン
バータの入力を抵抗４７，抵抗４８で＋５Ｖにプルアッ
プしている。
ＭＯＳ ＩＣのインバータＩＣを使用し、ロジックＩＣ
の入力解放による誤動作や破損を防止するために各イン
バータの入力を抵抗４７，抵抗４８で＋５Ｖにプルアッ
プしている。
【０００５】図４は、図３のＡ装置３からＢ装置４への
ロジック信号の伝送方法の例を真理値表で表したもので
ある。
ロジック信号の伝送方法の例を真理値表で表したもので
ある。
【０００６】従来の回路構成では、装置間の信号ライン
が正常に接続されている場合にのみ、状態ａから状態ｄ
までの４種の情報をＢ装置側で正しく認識することがで
きる。
が正常に接続されている場合にのみ、状態ａから状態ｄ
までの４種の情報をＢ装置側で正しく認識することがで
きる。
【０００７】しかし、ａ信号系が途中で断線している場
合、図３のａ′信号４１，ｂ′信号４２が、論理“１
０”又は論理“１１”となるためＢ装置４は、Ａ装置３
から送出された状態を、状態ｃまたは状態ｄと誤認識し
てしまう。
合、図３のａ′信号４１，ｂ′信号４２が、論理“１
０”又は論理“１１”となるためＢ装置４は、Ａ装置３
から送出された状態を、状態ｃまたは状態ｄと誤認識し
てしまう。
【０００８】また、ｂ信号系が途中で断線している場
合、ａ′信号４１，ｂ′信号４２が、論理“０１”又は
論理“１１”となるためＢ装置４は、Ａ装置３から送出
された状態を、状態ｂまたは状態ｄと誤認識してしま
う。
合、ａ′信号４１，ｂ′信号４２が、論理“０１”又は
論理“１１”となるためＢ装置４は、Ａ装置３から送出
された状態を、状態ｂまたは状態ｄと誤認識してしま
う。
【０００９】ａ信号及びｂ信号系が共に途中で断線して
いる場合、ａ′信号４１、ｂ′信号４２が論理“１１”
となるためＢ装置４は、Ａ装置３から送出された状態が
状態ｄと誤認識してしまう。
いる場合、ａ′信号４１、ｂ′信号４２が論理“１１”
となるためＢ装置４は、Ａ装置３から送出された状態が
状態ｄと誤認識してしまう。
【００１０】
【発明が解決しようとする課題】このように、従来のロ
ジック信号伝送インタフェースは、装置間の接続が正常
である場合のみ、受端側で相手装置の送信信号を正し認
識することができるが、装置間の接続に異常がある場
合、例えば、ケーブルの断線、コネクタの抜け等による
コネクタ接続不良等に対応することができない。
ジック信号伝送インタフェースは、装置間の接続が正常
である場合のみ、受端側で相手装置の送信信号を正し認
識することができるが、装置間の接続に異常がある場
合、例えば、ケーブルの断線、コネクタの抜け等による
コネクタ接続不良等に対応することができない。
【００１１】また、コネクタの未接続を認識するため、
例えば、図３及び図４の例において、コネクタ未接続状
態と同一状態となる状態ｄのコードをコネクタ未接続と
いう状態に割り当てる方法でもコネクタの未接続に対応
できるが、この場合には、２線式の場合、２ｂｉｔの信
号で最大４種の状態が伝送可能であるのに、状態ａ〜状
態ｃまで最大３種の状態しか伝送することができない。
状態ｄを伝送するためには、更に信号線の追加が必要と
なる。
例えば、図３及び図４の例において、コネクタ未接続状
態と同一状態となる状態ｄのコードをコネクタ未接続と
いう状態に割り当てる方法でもコネクタの未接続に対応
できるが、この場合には、２線式の場合、２ｂｉｔの信
号で最大４種の状態が伝送可能であるのに、状態ａ〜状
態ｃまで最大３種の状態しか伝送することができない。
状態ｄを伝送するためには、更に信号線の追加が必要と
なる。
【００１２】また、図３の構成に、コネクタの接続状態
の識別や装置の実装／未実装を識別するために更に信号
線を一本追加する等の対策をする場合もあるが、コネク
タのピン数の増加が必要となる。等の欠点がある。
の識別や装置の実装／未実装を識別するために更に信号
線を一本追加する等の対策をする場合もあるが、コネク
タのピン数の増加が必要となる。等の欠点がある。
【００１３】本発明の目的は、従来技術の問題点であ
る、装置間の接続に異常がある場合、例えば、断線、コ
ネクタの抜けによるコネクタの接続不良等を識別するこ
とができないことによって、受端装置側で受信する信号
が誤認識されるという従来の問題点を解決し、信号線の
断線状態も識別することができ、且つ、装置間におい
て、コネクタの接続状態や装置の実装／未実装を識別す
るための信号線を更に追加することなく、ロジック信号
のＨｉｇｈレベル及びＬｏｗレベル以外にも断線を検出
することができるロジック信号伝送インタフェースの識
別回路を提供することにある。
る、装置間の接続に異常がある場合、例えば、断線、コ
ネクタの抜けによるコネクタの接続不良等を識別するこ
とができないことによって、受端装置側で受信する信号
が誤認識されるという従来の問題点を解決し、信号線の
断線状態も識別することができ、且つ、装置間におい
て、コネクタの接続状態や装置の実装／未実装を識別す
るための信号線を更に追加することなく、ロジック信号
のＨｉｇｈレベル及びＬｏｗレベル以外にも断線を検出
することができるロジック信号伝送インタフェースの識
別回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的は、受信側装置
に設けられ、電源とグランド間にプルアップ抵抗と少な
くとも２つの順方向ダイオードとプルダウン抵抗の直列
回路を接続し、前記プルアップ抵抗とダイオード間に第
１のインバータの入力を接続し、前記プルダウン抵抗と
ダイオード間に第２インバータの入力を接続し、前記ダ
イオードの中間点に送信側装置のインバータに接続され
るラインを接続してなるインタフェース識別回路によっ
て達成される。
に設けられ、電源とグランド間にプルアップ抵抗と少な
くとも２つの順方向ダイオードとプルダウン抵抗の直列
回路を接続し、前記プルアップ抵抗とダイオード間に第
１のインバータの入力を接続し、前記プルダウン抵抗と
ダイオード間に第２インバータの入力を接続し、前記ダ
イオードの中間点に送信側装置のインバータに接続され
るラインを接続してなるインタフェース識別回路によっ
て達成される。
【００１５】上記手段によると、送信側インバータから
ライン接続で受信側に論理“１”が伝送されると、第１
のインバータの出力は論理“０”、第２インバータの出
力も論理“０”となる。またライン接続で受信側に論理
“０”が伝送されると、第１及び第２インバータとも論
理“１”が出力する。
ライン接続で受信側に論理“１”が伝送されると、第１
のインバータの出力は論理“０”、第２インバータの出
力も論理“０”となる。またライン接続で受信側に論理
“０”が伝送されると、第１及び第２インバータとも論
理“１”が出力する。
【００１６】また、ロジック信号の伝送ラインがオープ
ンすると第１インバータの出力は論理“０”、第２イン
バータの出力は論理“１”となる。
ンすると第１インバータの出力は論理“０”、第２イン
バータの出力は論理“１”となる。
【００１７】上記送信側および受信側間にライン接続さ
れた２ビットの信号を伝送する回路を設け、受信側で２
つのインタフェース識別回路により４種の情報を受信す
ることによって、ラインの断線、コネクタの抜け等によ
る不良状態をも受信装置側で正確に識別することができ
る。
れた２ビットの信号を伝送する回路を設け、受信側で２
つのインタフェース識別回路により４種の情報を受信す
ることによって、ラインの断線、コネクタの抜け等によ
る不良状態をも受信装置側で正確に識別することができ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。
により説明する。
【００１９】図１は、本発明のロジック信号の伝送を行
うインタフェースの識別回路の一実施形態で、装置間が
コネクタを介してケーブル接続された２ビットで四種の
情報を相手装置へ伝送するロジック信号伝送インタフェ
ースの場合を示す。
うインタフェースの識別回路の一実施形態で、装置間が
コネクタを介してケーブル接続された２ビットで四種の
情報を相手装置へ伝送するロジック信号伝送インタフェ
ースの場合を示す。
【００２０】図１に示すロジック信号伝送インタフェー
スの識別回路は、Ａ装置１内のａ信号１１とｂ信号１２
がそれぞれロジックＩＣであるインバータＩＣａ１３、
インバータＩＣｂ１４と接続され、インバータＩＣａ１
３，インバータＩＣｂ１４の出力がＡ装置１のコネクタ
１５に接続され、また、コネクタ１５と接続するコネク
タ１６、コネクタ１６とラインＡ１７，ラインＢ１８か
ら成るケーブル接続されているコネクタ２１、コネクタ
２１と接続するＢ装置２のコネクタ２２、コネクタ２２
と接続されるインタフェース識別回路２３及びインタフ
ェース識別回路２３と同一回路構成のインタフェース識
別回路２４で構成される。
スの識別回路は、Ａ装置１内のａ信号１１とｂ信号１２
がそれぞれロジックＩＣであるインバータＩＣａ１３、
インバータＩＣｂ１４と接続され、インバータＩＣａ１
３，インバータＩＣｂ１４の出力がＡ装置１のコネクタ
１５に接続され、また、コネクタ１５と接続するコネク
タ１６、コネクタ１６とラインＡ１７，ラインＢ１８か
ら成るケーブル接続されているコネクタ２１、コネクタ
２１と接続するＢ装置２のコネクタ２２、コネクタ２２
と接続されるインタフェース識別回路２３及びインタフ
ェース識別回路２３と同一回路構成のインタフェース識
別回路２４で構成される。
【００２１】インタフェース識別回路２３は、インバー
タＩＣｃ２３１，インバータＩＣｃ２３１の入力と電源
＋５Ｖ間に接続されているプルアップ抵抗Ｒａ２３３、
インバータＩＣｃ２３１の入力に直列接続されるタイオ
ードＤａ２３５，ダイオードＤｂ２３６，インバータＩ
Ｃｄ２３２，インバータＩＣｄ２３２の入力とグランド
間に接続されるプルダウン抵抗Ｒｂ２３４、インバータ
ＩＣｄ２３２の入力に直列接続されるダイオードＤｄ２
３８，ダイオードＤｃ２３７で構成され、ダイオードＤ
ｂ２３６とダイオードＤｃ２３７の接続点がラインＡ１
７と接続され、Ａ装置１からの伝送信号入力点となる。
タＩＣｃ２３１，インバータＩＣｃ２３１の入力と電源
＋５Ｖ間に接続されているプルアップ抵抗Ｒａ２３３、
インバータＩＣｃ２３１の入力に直列接続されるタイオ
ードＤａ２３５，ダイオードＤｂ２３６，インバータＩ
Ｃｄ２３２，インバータＩＣｄ２３２の入力とグランド
間に接続されるプルダウン抵抗Ｒｂ２３４、インバータ
ＩＣｄ２３２の入力に直列接続されるダイオードＤｄ２
３８，ダイオードＤｃ２３７で構成され、ダイオードＤ
ｂ２３６とダイオードＤｃ２３７の接続点がラインＡ１
７と接続され、Ａ装置１からの伝送信号入力点となる。
【００２２】また、インバータＩＣｃ２３１，インバー
タＩＣｄ２３２の出力信号がそれぞれａ１′信号２５、
ａ２′信号２６となる。
タＩＣｄ２３２の出力信号がそれぞれａ１′信号２５、
ａ２′信号２６となる。
【００２３】また、インタフェース識別回路２４もイン
タフェース識別回路２３と同一回路構成であり、インタ
フェース識別回路２４には、ラインＢ１８が接続され、
ｂ１′信号２７、ｂ２′信号２８が出力される。
タフェース識別回路２３と同一回路構成であり、インタ
フェース識別回路２４には、ラインＢ１８が接続され、
ｂ１′信号２７、ｂ２′信号２８が出力される。
【００２４】なお、各ダイオードは同一電気的特性を有
す品であり、抵抗ＲａとＲｂの抵抗値は同一とし、ロジ
ックＩＣとしてＣＭＯＳ ＩＣインバータを使用した場
合を示す。
す品であり、抵抗ＲａとＲｂの抵抗値は同一とし、ロジ
ックＩＣとしてＣＭＯＳ ＩＣインバータを使用した場
合を示す。
【００２５】本実施形態のインタフェースの動作をイン
タフェース識別回路２３を設けた側を例に以下に示す。
タフェース識別回路２３を設けた側を例に以下に示す。
【００２６】ラインＡ１７を経由してＢ装置２のインタ
フェース識別回路２３へ入力される信号がＨｉｇｈレベ
ル（論理：１）の場合、インタフェース識別回路２３内
のＡ点には、＋５Ｖの電圧が印加される。これによりＢ
点の電位も、Ｈｉｇｈレベル（論理：１）になるため、
インタフェース識別回路２３の出力信号であるａ１′信
号２５はＬｏｗレベル（論理：０）となる。
フェース識別回路２３へ入力される信号がＨｉｇｈレベ
ル（論理：１）の場合、インタフェース識別回路２３内
のＡ点には、＋５Ｖの電圧が印加される。これによりＢ
点の電位も、Ｈｉｇｈレベル（論理：１）になるため、
インタフェース識別回路２３の出力信号であるａ１′信
号２５はＬｏｗレベル（論理：０）となる。
【００２７】一方、Ｃ点の電位は、Ａ点の電位からダイ
オードの順方向電圧による電圧降下分を引いた電圧値と
なる。
オードの順方向電圧による電圧降下分を引いた電圧値と
なる。
【００２８】例えば、ダイオード１個の順方向電圧が
０．６Ｖの場合、Ｃ点の電位は、 ＋５Ｖ−（０．６＋０．６Ｖ）＝３．８Ｖ となる。なお、標準ロジックＣＭＯＳ ＩＣの場合、Ｈ
ｉｇｈレベル検出入力電圧は、３．１５Ｖｍｉｎである
ためインタフェース識別回路２３の出力信号であるａ
２′信号２６は、Ｌｏｗレベル（論理：０）となる。
０．６Ｖの場合、Ｃ点の電位は、 ＋５Ｖ−（０．６＋０．６Ｖ）＝３．８Ｖ となる。なお、標準ロジックＣＭＯＳ ＩＣの場合、Ｈ
ｉｇｈレベル検出入力電圧は、３．１５Ｖｍｉｎである
ためインタフェース識別回路２３の出力信号であるａ
２′信号２６は、Ｌｏｗレベル（論理：０）となる。
【００２９】また、ラインＡ１７を経由してＢ装置２の
インタフェース識別回路２３へ入力される信号がＬｏｗ
レベル（論理：０）の場合、インタフェース識別回路２
３内のＡ点はグランドと同電位（ＯＶ）となる。よって
Ｂ点は、ダイオードの順方向電圧による電圧降下分を考
慮すると約１．２ＶとなるためＬｏｗレベル（論理：
０）となる。なお、標準ロジックＣＭＯＳ ＩＣの場
合、Ｌｏｗレベル検出入力電圧は、１．３５Ｖｍａｘで
あるためインタフェース識別回路２３の出力信号である
ａ１′信号２５は、Ｈｉｇｈレベル（論理：１）とな
る。Ｃ点もグランドと同電位（ＯＶ）であるため、ａ
２′信号２６もＨｉｇｈレベル（論理：１）となる。
インタフェース識別回路２３へ入力される信号がＬｏｗ
レベル（論理：０）の場合、インタフェース識別回路２
３内のＡ点はグランドと同電位（ＯＶ）となる。よって
Ｂ点は、ダイオードの順方向電圧による電圧降下分を考
慮すると約１．２ＶとなるためＬｏｗレベル（論理：
０）となる。なお、標準ロジックＣＭＯＳ ＩＣの場
合、Ｌｏｗレベル検出入力電圧は、１．３５Ｖｍａｘで
あるためインタフェース識別回路２３の出力信号である
ａ１′信号２５は、Ｈｉｇｈレベル（論理：１）とな
る。Ｃ点もグランドと同電位（ＯＶ）であるため、ａ
２′信号２６もＨｉｇｈレベル（論理：１）となる。
【００３０】コネクタ未接続や断線等による信号線によ
りａ信号がＡ装置１からＢ装置２へ伝送されない場合、
インタフェース識別回路２３のＡ点の電位は、抵抗Ｒａ
２３３，Ｒｂ２３４によりＶＤＤとグランドの中点に分
圧されて２．５Ｖとなる。よって、Ｂ点の電位は、ダイ
オードの順方向電圧により ＋２．５Ｖ＋（０．６＋０．６Ｖ）＝３．７Ｖ となるためインタフェース識別回路２３の出力信号ａ
１′信号は、Ｌｏｗレベル（論理；０）となる。
りａ信号がＡ装置１からＢ装置２へ伝送されない場合、
インタフェース識別回路２３のＡ点の電位は、抵抗Ｒａ
２３３，Ｒｂ２３４によりＶＤＤとグランドの中点に分
圧されて２．５Ｖとなる。よって、Ｂ点の電位は、ダイ
オードの順方向電圧により ＋２．５Ｖ＋（０．６＋０．６Ｖ）＝３．７Ｖ となるためインタフェース識別回路２３の出力信号ａ
１′信号は、Ｌｏｗレベル（論理；０）となる。
【００３１】一方、Ｃ点の電位は、Ａ点の電位からダイ
オードの順方向電圧分を引いた値となり、 ＋２．５Ｖ−（０．６＋０．６Ｖ）Ｖ＝１．３Ｖ となるためインタフェース識別回路２３の出力信号であ
るａ２′信号は、Ｈｉｇｈ（論理１）となる。
オードの順方向電圧分を引いた値となり、 ＋２．５Ｖ−（０．６＋０．６Ｖ）Ｖ＝１．３Ｖ となるためインタフェース識別回路２３の出力信号であ
るａ２′信号は、Ｈｉｇｈ（論理１）となる。
【００３２】この動作を真理値表で表したのが図２であ
る。
る。
【００３３】Ｂ装置２側では、図１のａ１′，ａ２′信
号が論理“０１”の場合には、ａ信号ライン系の異常、
ｂ１′，ｂ２′信号が論理“０１”の場合には、ｂ信号
ライン系の異常、ａ１′，ａ２′，ｂ１′，ｂ２′信号
が論理“０１０１”の場合には、両方の信号ライン系の
異常と判断することができ、装置Ｂ２側では、正常状態
である、状態ａから状態ｄと区別して識別することがで
きる。
号が論理“０１”の場合には、ａ信号ライン系の異常、
ｂ１′，ｂ２′信号が論理“０１”の場合には、ｂ信号
ライン系の異常、ａ１′，ａ２′，ｂ１′，ｂ２′信号
が論理“０１０１”の場合には、両方の信号ライン系の
異常と判断することができ、装置Ｂ２側では、正常状態
である、状態ａから状態ｄと区別して識別することがで
きる。
【００３４】このように、Ａ装置１からの２ｂｉｔの信
号をＢ装置内で二倍の４ｂｉｔの信号に分解することに
より、伝送正常状態である状態ａから状態ｄ、伝送異常
状態である、片側の信号ライン系のみの断線、及び両方
の信号ラインの断線までＢ装置で識別することが可能と
なる。
号をＢ装置内で二倍の４ｂｉｔの信号に分解することに
より、伝送正常状態である状態ａから状態ｄ、伝送異常
状態である、片側の信号ライン系のみの断線、及び両方
の信号ラインの断線までＢ装置で識別することが可能と
なる。
【００３５】
【発明の効果】以上のように、本発明によればロジック
信号のＨｉｇｈレベル及びＬｏｗレベル以外にも断線状
態を検出することができるインタフェース識別回路を追
加したことにより、装置間の接続に異常がある場合、例
えば、断線、コネクタの抜け等によるコネクタ接続不良
等があった場合でも受端装置側で、その異常状態を識別
することができ、受信信号の誤認識を防ぐことができ
る。
信号のＨｉｇｈレベル及びＬｏｗレベル以外にも断線状
態を検出することができるインタフェース識別回路を追
加したことにより、装置間の接続に異常がある場合、例
えば、断線、コネクタの抜け等によるコネクタ接続不良
等があった場合でも受端装置側で、その異常状態を識別
することができ、受信信号の誤認識を防ぐことができ
る。
【００３６】また、装置間において、コネクタの接続状
態や装置の実装／未実装を識別するための信号を新たに
追加することなく、コネクタ未接続または実装／未実装
の識別が可能である。
態や装置の実装／未実装を識別するための信号を新たに
追加することなく、コネクタ未接続または実装／未実装
の識別が可能である。
【図１】本発明の一実施形態のロジック信号伝送インタ
フェースの回路構成図。
フェースの回路構成図。
【図２】本発明の一実施形態のロジック信号伝送インタ
フェース回路の動作を表示する真理値表。
フェース回路の動作を表示する真理値表。
【図３】従来のロジック信号伝送インタフェースの回路
構成図。
構成図。
【図４】従来のロジック信号伝送インタフェース回路の
動作を表示する真理値表。
動作を表示する真理値表。
１…Ａ装置、２…Ｂ装置、１１…ａ信号、１２…ｂ信
号、１３…インバータＩＣａ、１４…インバータＩＣ
ｂ、１５、１６…コネクタ、１７…Ａライン、１８…Ｂ
ライン、２１，２２…コネクタ、２３，２４…インタフ
ェース識別回路、２５…ａ1′信号、２６…ａ2′信号、
２７…ｂ1′信号、２８…ｂ2′信号、２３１…インバー
タＩＣｃ、２３２…インバータＩＣｄ、２３３，２３４
…抵抗、２３５〜２３８…ダイオード。
号、１３…インバータＩＣａ、１４…インバータＩＣ
ｂ、１５、１６…コネクタ、１７…Ａライン、１８…Ｂ
ライン、２１，２２…コネクタ、２３，２４…インタフ
ェース識別回路、２５…ａ1′信号、２６…ａ2′信号、
２７…ｂ1′信号、２８…ｂ2′信号、２３１…インバー
タＩＣｃ、２３２…インバータＩＣｄ、２３３，２３４
…抵抗、２３５〜２３８…ダイオード。
Claims (1)
- 【請求項１】 装置間のロジック信号伝送の異常を検出
するインタフェース識別回路において、 受信側装置に設けられ、電源とグランド間にプルアップ
抵抗と少なくとも２つの順方向ダイオードとプルダウン
抵抗の直列回路を接続し、前記プルアップ抵抗とダイオ
ード間にの第１のインバータの入力を接続し、前記プル
ダウン抵抗とダイオード間に第２のインバータの入力を
接続し、前記ダイオードの中間点に送信側装置のインバ
ータに接続されるラインを接続してなることを特徴とす
るインタフェース識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068646A JP2001257729A (ja) | 2000-03-08 | 2000-03-08 | インタフェース識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068646A JP2001257729A (ja) | 2000-03-08 | 2000-03-08 | インタフェース識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257729A true JP2001257729A (ja) | 2001-09-21 |
Family
ID=18587673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068646A Pending JP2001257729A (ja) | 2000-03-08 | 2000-03-08 | インタフェース識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342949B2 (en) | 2002-10-21 | 2008-03-11 | Pentax Corporation | Laser scanning device |
| JP2011127986A (ja) * | 2009-12-17 | 2011-06-30 | Nec Computertechno Ltd | 断線検出方法及び電子機器 |
-
2000
- 2000-03-08 JP JP2000068646A patent/JP2001257729A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342949B2 (en) | 2002-10-21 | 2008-03-11 | Pentax Corporation | Laser scanning device |
| JP2011127986A (ja) * | 2009-12-17 | 2011-06-30 | Nec Computertechno Ltd | 断線検出方法及び電子機器 |
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