JPH03141415A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH03141415A JPH03141415A JP1278520A JP27852089A JPH03141415A JP H03141415 A JPH03141415 A JP H03141415A JP 1278520 A JP1278520 A JP 1278520A JP 27852089 A JP27852089 A JP 27852089A JP H03141415 A JPH03141415 A JP H03141415A
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- JP
- Japan
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- voltage
- resistor
- mos transistor
- power
- power supply
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 239000004020 conductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット回路に係シ、特にＭＯ８Ｏ
８型体導体集積回路けるパワーオンリセット回路に関す
るものである。
８型体導体集積回路けるパワーオンリセット回路に関す
るものである。
従来のパワーオンリセット回路の一例を第６図に示し、
第７図および第８図にその動作原理を示し説明する。
第７図および第８図にその動作原理を示し説明する。
第６図において、２１は電圧源、２２は抵抗器で、この
抵抗器２２の一端は電圧源２１に接続され、他端は容量
２３を介して接地されている。そして、この抵抗器２２
と容量２３との接続点はインバータ論理素子２４を介し
て出力端子２５に接続されている。
抵抗器２２の一端は電圧源２１に接続され、他端は容量
２３を介して接地されている。そして、この抵抗器２２
と容量２３との接続点はインバータ論理素子２４を介し
て出力端子２５に接続されている。
このように構成されたパワーオンリセット回路では、抵
抗器２２および容量２３による時定数を電圧源２１の立
ち上がシの時定数よシ大きく設定する。そして、電圧源
２１の電圧が第７図のＣに示すように変化すると、イン
バータ論理素子２４０入力は抵抗器２２と容量２３によ
シ第７図のａ（インバータ論理素子２４の入力電圧）に
示すよりに変化する。とのとき、インバータ論理素子２
４の入力電圧ａが、それ自身のしきい値電圧を超えると
出力端子２５は前状態の反転信号、すなわち、第８図の
ｂ（出力端子２５の電圧）に示すリセット信号を出力す
る。
抗器２２および容量２３による時定数を電圧源２１の立
ち上がシの時定数よシ大きく設定する。そして、電圧源
２１の電圧が第７図のＣに示すように変化すると、イン
バータ論理素子２４０入力は抵抗器２２と容量２３によ
シ第７図のａ（インバータ論理素子２４の入力電圧）に
示すよりに変化する。とのとき、インバータ論理素子２
４の入力電圧ａが、それ自身のしきい値電圧を超えると
出力端子２５は前状態の反転信号、すなわち、第８図の
ｂ（出力端子２５の電圧）に示すリセット信号を出力す
る。
上述した従来のパワーオンリセット回路では、抵抗器２
２および容量２３による時定数と、電圧源２１の時定数
によってリセット時間が決定する。
２および容量２３による時定数と、電圧源２１の時定数
によってリセット時間が決定する。
このため、電圧源２１の立ち上がシの時定数が、抵抗器
２２および容量２３による時定数よりも大きな値となっ
たとき、リセットがかからなくなってしまうという課題
があった。
２２および容量２３による時定数よりも大きな値となっ
たとき、リセットがかからなくなってしまうという課題
があった。
本発明のパワーオンリセット回路は、ゲートとドレイン
を接続した第１のＭＯＳトランジスタのソースは、ゲー
トとドレインを接続した第２０ＭＯＳトランジスタのド
レインに接続され、この第２０Ｍ０８ トランジスタの
ソースと第１の抵抗器の第１の端子をまとめて電圧比較
器の第１の入力端子に接続し、第２０抵抗器の第１の端
子と第３の抵抗器の第１の端子をまとめて上記電圧比較
器の第２０入力端子に接続し、上記第１のＭＯＳトラン
ジスタのドレインと上記第２０抵抗器の第２０端子は電
圧源に接続し、上記第１の抵抗器の第２０端子と上記第
３の抵抗器の第２０端子を接地し、上記電圧比較器の出
力を出力端子に接続したものである。
を接続した第１のＭＯＳトランジスタのソースは、ゲー
トとドレインを接続した第２０ＭＯＳトランジスタのド
レインに接続され、この第２０Ｍ０８ トランジスタの
ソースと第１の抵抗器の第１の端子をまとめて電圧比較
器の第１の入力端子に接続し、第２０抵抗器の第１の端
子と第３の抵抗器の第１の端子をまとめて上記電圧比較
器の第２０入力端子に接続し、上記第１のＭＯＳトラン
ジスタのドレインと上記第２０抵抗器の第２０端子は電
圧源に接続し、上記第１の抵抗器の第２０端子と上記第
３の抵抗器の第２０端子を接地し、上記電圧比較器の出
力を出力端子に接続したものである。
ま九、本発明の別の発明によるパワーオンリセット回路
は、上記のものにおいて第２０ＭＯＳ トランジスタの
ドレインと電圧源の間に、ゲートとドレインを接続した
複数のＭＯＳ トランジスタを直列接続したものである
。
は、上記のものにおいて第２０ＭＯＳ トランジスタの
ドレインと電圧源の間に、ゲートとドレインを接続した
複数のＭＯＳ トランジスタを直列接続したものである
。
本発明においては、電源投入後、素子が完全に安定状態
となる電源電圧を検出しリセット信号を出力する。
となる電源電圧を検出しリセット信号を出力する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるパワーオンリセット回路の一実施
例を示す回路図である。
例を示す回路図である。
図において、１，２はそれぞれゲートとドレインを接続
し＆ＭＯ８トランジスタで、このＭＯＳトランジスタ１
のソースはＭＯＳトランジスタ２のドレインに接続され
、このＭＯＳトランジスタ２のソースと抵抗器３の端子
をまとめて、すなわち、ＭＯＳトランジスタ２のソース
と抵抗器３との接続点は電圧比較器６の一方の入力端子
に接続され、抵抗器４と抵抗器５の各端子をまとめて、
すなわち、抵抗器４と抵抗器５との接続点は電圧比較器
６の他方の入力端子に接続されている。また、ＭＯＳト
ランジスタ１のドレインと抵抗器４の一端は電圧源７に
接続され、抵抗器３と抵抗器５の各他端は接地され、電
圧比較器６の出力端は出力端子８に接続されている。
し＆ＭＯ８トランジスタで、このＭＯＳトランジスタ１
のソースはＭＯＳトランジスタ２のドレインに接続され
、このＭＯＳトランジスタ２のソースと抵抗器３の端子
をまとめて、すなわち、ＭＯＳトランジスタ２のソース
と抵抗器３との接続点は電圧比較器６の一方の入力端子
に接続され、抵抗器４と抵抗器５の各端子をまとめて、
すなわち、抵抗器４と抵抗器５との接続点は電圧比較器
６の他方の入力端子に接続されている。また、ＭＯＳト
ランジスタ１のドレインと抵抗器４の一端は電圧源７に
接続され、抵抗器３と抵抗器５の各他端は接地され、電
圧比較器６の出力端は出力端子８に接続されている。
第３図および第４図は第１図の動作説明に供する図で、
ａは第１図の抵抗器４，５による抵抗分割電圧を示した
ものであり、ｂは第１図のＭＯＳトランジスタ１，２と
抵抗器３による抵抗分割電圧、Ｃは第１図の出力端子８
の電圧、ｄは第１図の電圧源７の電源電圧を示したもの
である。
ａは第１図の抵抗器４，５による抵抗分割電圧を示した
ものであり、ｂは第１図のＭＯＳトランジスタ１，２と
抵抗器３による抵抗分割電圧、Ｃは第１図の出力端子８
の電圧、ｄは第１図の電圧源７の電源電圧を示したもの
である。
つぎに第１図に示す実施例の動作を第３図および第４図
を参照して説明する。
を参照して説明する。
まず、電圧源Ｔが投入され電源電圧ｄ（第３図ｄ参照）
の上昇に伴い、電圧比較器６の入力端子、すなわち、抵
抗器４および抵抗器５の接点電位がその抵抗比によ？（
第り図ａ参照）のように上昇する。また、ゲートとドレ
インを接続したＭＯＳト・ランジスタの電流−電圧特性
は、第５図に示すようになシ、ゲート・ソース間電圧：
Ｖｃｓが、しきい値電圧：ｖＴを超える点を境にオフ状
態、オン状態が変化する。そして、電圧源Ｔの電源電圧
ｄが上昇し、ゲー）−ノース間電圧ｖＧｓがしきい値電
圧７丁を超えるまでＭＯＳトランジスタ１および２はオ
フ状態であシ高抵抗に等価される。このため、電圧比較
器６の入力端子、すなわち、ＭＯＳトランジスタ１およ
び抵抗器３の接点電位は接地電位とほぼ同電位になる。
の上昇に伴い、電圧比較器６の入力端子、すなわち、抵
抗器４および抵抗器５の接点電位がその抵抗比によ？（
第り図ａ参照）のように上昇する。また、ゲートとドレ
インを接続したＭＯＳト・ランジスタの電流−電圧特性
は、第５図に示すようになシ、ゲート・ソース間電圧：
Ｖｃｓが、しきい値電圧：ｖＴを超える点を境にオフ状
態、オン状態が変化する。そして、電圧源Ｔの電源電圧
ｄが上昇し、ゲー）−ノース間電圧ｖＧｓがしきい値電
圧７丁を超えるまでＭＯＳトランジスタ１および２はオ
フ状態であシ高抵抗に等価される。このため、電圧比較
器６の入力端子、すなわち、ＭＯＳトランジスタ１およ
び抵抗器３の接点電位は接地電位とほぼ同電位になる。
さらに、電圧源７の電源電圧ｄが上昇しＭＯＳトランジ
スタ１および２のゲート・ソース間電圧ＶＧ８がしきい
値電圧ｖＴを超えると、オン状態となジオン抵抗値を持
つ。
スタ１および２のゲート・ソース間電圧ＶＧ８がしきい
値電圧ｖＴを超えると、オン状態となジオン抵抗値を持
つ。
つぎに、ＭＯＳトランジスタ１および２がオン状態とな
ると電圧源７の電源電圧ｄの上昇に伴いそのオン抵抗値
が変化するため、電圧比較器６の一方の入力端子の電圧
はＭＯＳトランジスタ１および２のオン抵抗特性と、抵
抗器３によシｂ（第３図す参照）のように上昇する。第
３図において、Ｖ＆。
ると電圧源７の電源電圧ｄの上昇に伴いそのオン抵抗値
が変化するため、電圧比較器６の一方の入力端子の電圧
はＭＯＳトランジスタ１および２のオン抵抗特性と、抵
抗器３によシｂ（第３図す参照）のように上昇する。第
３図において、Ｖ＆。
ｖｂはそれぞれ電圧比較器の入力電圧の収束値を表して
いるが、第１図におけるＭＯＳ トランジスタ１および
２のサイズあるいは抵抗値を適当に設定することによｐ
ｅａ（Ｖｂとすることが容易に可能である。このような
場合、電圧源Ｔの電源電圧ｄの上昇に伴いこの電圧比較
器６の２つの入力接点電位、すなわち、抵抗器４．５に
よる抵抗分割電圧ａ 、 ＭＯＳ トランジスタ１，２
と抵抗器３による抵抗分割電圧すは設定した電源電圧で
反転するため、電圧比較器６はこれと同時に前状態の反
転信号Ｃ（第４図Ｃ参照）を出力する。本発明のパワー
オンリセット回路は、電圧比較器６が反転信号を出力す
る電源電圧を素子が安定状態となる電圧に設定すること
によシ、この反転出力をリセット信号とすることができ
る。
いるが、第１図におけるＭＯＳ トランジスタ１および
２のサイズあるいは抵抗値を適当に設定することによｐ
ｅａ（Ｖｂとすることが容易に可能である。このような
場合、電圧源Ｔの電源電圧ｄの上昇に伴いこの電圧比較
器６の２つの入力接点電位、すなわち、抵抗器４．５に
よる抵抗分割電圧ａ 、 ＭＯＳ トランジスタ１，２
と抵抗器３による抵抗分割電圧すは設定した電源電圧で
反転するため、電圧比較器６はこれと同時に前状態の反
転信号Ｃ（第４図Ｃ参照）を出力する。本発明のパワー
オンリセット回路は、電圧比較器６が反転信号を出力す
る電源電圧を素子が安定状態となる電圧に設定すること
によシ、この反転出力をリセット信号とすることができ
る。
すなわち、本発明のパワーオンリセット回路は、電圧源
７の電圧によって可変抵抗と等価のＭＯＳトランジスタ
１とＭＯＳ トランジスタ２および抵抗器３による抵抗
分割電圧と、抵抗器４および抵抗器５による抵抗分割電
圧との差電位によシセット信号を出力する構成となって
いる。
７の電圧によって可変抵抗と等価のＭＯＳトランジスタ
１とＭＯＳ トランジスタ２および抵抗器３による抵抗
分割電圧と、抵抗器４および抵抗器５による抵抗分割電
圧との差電位によシセット信号を出力する構成となって
いる。
以上説明したように本発明は、電源投入後、素子が完全
に安定状態となる電源電圧を検出しリセット信号を出力
することによシ、電源の立ち上がシの時定数が変化して
も回路を確実にリセットすることができる効果がある。
に安定状態となる電源電圧を検出しリセット信号を出力
することによシ、電源の立ち上がシの時定数が変化して
も回路を確実にリセットすることができる効果がある。
第１図は本発明によるパワーオンリセット回路の一実施
例を示す回路図、第２図は本発明の他の実施例を示す回
路図、第３図および第４図は第１図の動作説明に供する
図、第５図はＭＯＳ ） ２ンジスタの電流−電圧特性
を示す図、第６図は従来のパワーオンリセット回路の一
例を示す回路図、第７図および第８図は第６図の動作説
明に供する図である。 １．１１〜１ｎ、２・・・・ＭＯＳトランジスタ、３〜
５・拳・・抵抗器、６・・・・電圧比較器、Ｔ・・・・
電圧源、８・・・・出力端子。 第１１１！１１ １１２図
例を示す回路図、第２図は本発明の他の実施例を示す回
路図、第３図および第４図は第１図の動作説明に供する
図、第５図はＭＯＳ ） ２ンジスタの電流−電圧特性
を示す図、第６図は従来のパワーオンリセット回路の一
例を示す回路図、第７図および第８図は第６図の動作説
明に供する図である。 １．１１〜１ｎ、２・・・・ＭＯＳトランジスタ、３〜
５・拳・・抵抗器、６・・・・電圧比較器、Ｔ・・・・
電圧源、８・・・・出力端子。 第１１１！１１ １１２図
Claims (2)
- （１）ゲートとトレインを接続した第１のＭＯＳトラン
ジスタのソースは、ゲートとドレインを接続した第２の
ＭＯＳトランジスタのドレインに接続され、この第２の
ＭＯＳトランジスタのソースと第１の抵抗器の第１の端
子をまとめて電圧比較器の第１の入力端子に接続し、第
２の抵抗器の第１の端子と第３の抵抗器の第１の端子を
まとめて前記電圧比較器の第２の入力端子に接続し、前
記第１のＭＯＳトランジスタのドレインと前記第２の抵
抗器の第２０端子は電圧源に接続し、前記第１の抵抗器
の第２の端子と前記第３の抵抗器の第２の端子を接地し
、前記電圧比較器の出力を出力端子に接続したことを特
徴とするパワーオンリセット回路。 - （２）請求項１記載のパワーオンリセット回路において
、第２のＭＯＳトランジスタのドレインと電圧源の間に
、ゲートとドレインを接続した複数のＭＯＳトランジス
タを直列接続したことを特徴とするパワーオンリセット
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278520A JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278520A JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141415A true JPH03141415A (ja) | 1991-06-17 |
| JP2511537B2 JP2511537B2 (ja) | 1996-06-26 |
Family
ID=17598432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278520A Expired - Lifetime JP2511537B2 (ja) | 1989-10-27 | 1989-10-27 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511537B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439781B2 (en) | 2005-07-28 | 2008-10-21 | Fujitsu Limited | Power detection circuit for non-contact IC card or RFID tag |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106524A (en) * | 1977-03-01 | 1978-09-16 | Toshiba Corp | Initial clear unit for digital circuit |
| JPS5862719A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | イニシヤライズ回路 |
| JPS5990124A (ja) * | 1982-11-15 | 1984-05-24 | Oki Electric Ind Co Ltd | オ−ト・クリヤ回路 |
-
1989
- 1989-10-27 JP JP1278520A patent/JP2511537B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106524A (en) * | 1977-03-01 | 1978-09-16 | Toshiba Corp | Initial clear unit for digital circuit |
| JPS5862719A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | イニシヤライズ回路 |
| JPS5990124A (ja) * | 1982-11-15 | 1984-05-24 | Oki Electric Ind Co Ltd | オ−ト・クリヤ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439781B2 (en) | 2005-07-28 | 2008-10-21 | Fujitsu Limited | Power detection circuit for non-contact IC card or RFID tag |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2511537B2 (ja) | 1996-06-26 |
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