JP2775088B2 - 異常検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータ等
の異常を検出するための異常検出装置に関し、より詳し
くはマイクロコンピュータ等から出力されるクロック信
号等が連続して出力されているか否かを判定することに
よってマイクロコンピュータ等の異常を検出する異常検
出装置に関する。

【０００２】

【従来の技術】従来から、例えばマイクロコンピュータ
には異常を検出するための異常検出用タイマ（watch do
g timer)が装備されており、そのマイクロコンピュータ
が正常に動作している場合は、その異常検出用タイマか
らは所定のクロック信号が連続して出力されているが、
異常が発生した場合は、そのクロック信号は出力されな
いようになっている。したがって、このようなクロック
信号が連続して出力されているか否かを判定することに
よってマイクロコンピュータが正常であるか又は異常で
あるかを検出するための異常検出装置が知られている。

【０００３】このような従来の異常検出装置の回路図を
図５に示す。従来の異常検出装置は、図示しないマイク
ロコンピュータに装備された異常検出用タイマ等から出
力されたクロック信号（以下入力信号という）が入力さ
れる結合回路１と、この結合回路１を介して与えられた
入力信号が連続して入力されている時にローレベルの信
号（一方レベルの信号）を出力するとともに前記入力信
号が入力されていない時にハイレベルの信号（他方レベ
ルの信号）を出力する第１の演算増幅回路２と、演算増
幅回路２の出力信号を第１のスレッショルドと比較して
出力し、該比較結果信号の反転信号を出力する第２の演
算増幅回路３と、この第２の演算増幅回路３の出力信号
を第２のスレッショルドと比較して該比較結果信号を出
力する第３の演算増幅回路４と、前記入力信号が入力さ
れていない時の第３の演算増幅回路４の出力信号を異常
検出信号として出力する出力回路５とを備えている。

【０００４】抵抗Ｒ₁ の一端は入力端子ＩＮに接続さ
れ、他端はコンデンサＣ₁ およびコンデンサＣ₂ を介し
て接地されている。コンデンサＣ₁ とコンデンサＣ₂ の
接続点はコンパレータＡの反転入力端子に接続され、前
記接続点と前記反転入力端子との間には、抵抗Ｒ₂ を介
して電源Ｖ_CC、抵抗Ｒ₉ を介してアース、およびコンパ
レータＢの非反転入力端子が接続されている。コンパレ
ータＡの非反転入力端子は、抵抗Ｒ₃ を介して電源Ｖ_CC
が接続され、また抵抗Ｒ₁₀を介してコンパレータＢの反
転入力端子に接続され、さらに抵抗Ｒ₁₀、抵抗Ｒ₁₁を介
して接地されている。コンパレータＡの出力端子とコン
パレータＢの出力端子は接続された後コンパレータＣの
非反転入力端子に接続されている。

【０００５】コンパレータＣの非反転入力端子は抵抗Ｒ
₄ を介して電源Ｖ_CCに接続され、また第１のコンデンサ
Ｃ₃ を介して接地されている。コンパレータＣの反転入
力端子は抵抗Ｒ₅ を介して電源Ｖ_CCに接続され、また抵
抗Ｒ₁₂を介して接地されている。コンパレータＣの出力
端子はスレッショルド切替回路Ｅの入力端子とトランジ
スタＴＲ₁ のベースに接続されている。スレッショルド
切替回路Ｅの出力端子はコンパレータＣのスレッショル
ドや利得を回路特性に応じて適切な値に調整するための
抵抗やダイオード等により実現され、コンパレータＣに
フィードバックをかけるための図示しないヒステリシス
回路を介してコンパレータＣの反転入力端子に接続され
ている。トランジスタＴＲ₁ のエミッタは接地され、コ
レクタは第２のコンデンサＣ₄ と抵抗Ｒ₆ とによる並列
回路を介して電源Ｖ_CCに接続されている。

【０００６】コンパレータＤの非反転入力端子にはトラ
ンジスタＴＲ₁ のコレクタと第２のコンデンサＣ₄ と抵
抗Ｒ₆ との接続点が接続されており、反転入力端子は抵
抗Ｒ₇ を介して電源Ｖ_CCに、また抵抗Ｒ₁₃を介して接地
されている。

【０００７】コンパレータＤの出力端子は、コンパレー
タＤのスレッショルドや利得を回路特性に応じて適切な
値に調整するための抵抗やダイオード等により実現さ
れ、コンパレータＤにフィードバックをかけるための図
示しないヒステリシス回路を介してコンパレータＤの反
転入力端子に接続され、また、トランジスタＴＲ₂ のベ
ースに接続されている。トランジスタＴＲ₂ のエミッタ
は接地されており、コレクタは抵抗Ｒ₈ を介して電源Ｖ
_CCに接続されるとともにトランジスタＴＲ₃ のベースに
接続されている。トランジスタＴＲ₃ のエミッタは接地
されており、コレクタは抵抗Ｒ₁₅を介して電源Ｖ_CCに接
続されるとともに出力端子ＯＵＴに接続されている。

【０００８】次に図６（ａ）〜（ｄ）に示す信号波形図
に基づいて図５に示した回路の動作を説明する。図６
（ａ）に示すような入力信号Ｓが入力端子ＩＮを介して
結合回路１に入力されると、微分され、第１の演算増幅
回路２に与えられる。第１の演算増幅回路２では入力信
号（詳しくは図示しないが微分信号）Ｓがコンパレータ
Ａの反転入力端子及びコンパレータＢの非反転入力端子
に入力され、コンパレータＡの出力端子とコンパレータ
Ｂの出力端子との接続点Ｐ₁ からは図６（ｂ）に示すよ
うな信号Ｓ₁ が出力される。すなわち、コンパレータＡ
とコンパレータＢはウインドウ形コンパレータを構成す
るので、入力信号Ｓのレベル変化に対応してコンパレー
タＡの出力信号とコンパレータＢの出力信号が互いに逆
レベルとなり、結果として接続点Ｐ₁ からは図６（ｂ）
に示すような信号Ｓ₁ が出力されることになる。

【０００９】次に前記信号Ｓ₁ がコンパレータＣの非反
転入力端子に与えられると、コンパレータＣでは抵抗Ｒ
₅ と抵抗Ｒ₁₂により設定されている第１のスレッショル
ドＴＨ₁ （接続点Ｐ₃ の電位）と前記信号Ｓ₁ のレベル
とが比較され、この場合は信号Ｓ₁ のレベルが第１のス
レッショルドＴＨ₁ よりも低いので、結果としてコンパ
レータＣからの出力信号はローレベルとなり、これによ
り第１のトランジスタＴＲ₁ はオフされ、接続点Ｐ₂ の
信号Ｓ₄ は図６に示すようにハイレベルとなる。次にコ
ンパレータＤでは、非反転入力端子に与えられた信号Ｓ
₄ のレベルと、反転入力端子に与えられている抵抗Ｒ₇
と抵抗Ｒ₁₃とにより設定される接続点Ｐ₄ のスレッショ
ルドＴＨ₂ とが比較されるが、この場合は信号Ｓ₄ のレ
ベルが第２のスレッショルドＴＨ₂ よりも高いので、ハ
イレベルの信号が出力される。これにより次段のトラン
ジスタＴＲ₂ がオンし、トランジスタＴＲ₃ がオフす
る。したがって出力端子ＯＵＴからは図６（ｄ）に示す
ようにハイレベルの出力信号Ｓ₅ が出力されることにな
る。

【００１０】このようにマイクロコンピュータからの入
力信号Ｓを入力端子ＩＮを介して連続して受信している
場合は、出力端子ＯＵＴからはハイレベルの出力信号Ｓ
₅ が出力されているが、マイクロコンピュータが何らか
の原因で異常となった場合は、入力信号Ｓが入力され
ず、出力端子ＯＵＴからは前記異常を示すローレベルの
出力信号（異常検出信号）Ｓ₆ が出力される。

【００１１】異常検出信号Ｓ₆ が出力される場合の動作
について説明すると、まずマイクロコンピュータが異常
になると、図６（ａ）に示すような入力信号Ｓが入力端
子ＩＮに入力されないことになる。この入力信号Ｓが入
力されていない期間をＴ₃ とする。入力信号Ｓが入力さ
れていない場合は入力信号Ｓのレベルはローレベルのま
まと見なせるので、結合回路１の出力信号のレベルは抵
抗Ｒ₂ と抵抗Ｒ₉ による分圧で決定される電位レベルと
なり、この電位がコンパレータＡの反転入力端子及びコ
ンパレータＢの非反転入力端子に与えられる。これによ
り、コンパレータＡの出力端子とコンパレータＢの出力
端子との接続点Ｐ₁ の信号は第１のコンデンサＣ₃ の充
電により図６（ｂ）に示すようなハイレベルの信号Ｓ₃
となり、コンパレータＣの非反転入力端子に与えられ
る。コンパレータＣでは抵抗Ｒ₅ と抵抗Ｒ₁₂の分圧によ
り設定される接続点Ｐ₃ の第１のスレッショルドＴＨ₁
と、前記信号Ｓ₃ のレベルとが比較されるが、この場合
は信号Ｓ₃ のレベルが第１のスレッショルドＴＨ₁ より
高くなり、結果としてハイレベルの信号が出力される。
これによりトランジスタＴＲ₁ がオンされ、図６（ｃ）
に示すようなローレベルの信号Ｓ₇ が接続点Ｐ₂ から出
力されるが、この信号Ｓ₇ は、信号Ｓ₃ のレベルが第１
のスレッショルドＴＨ₁ を超えた時にローレベルに落ち
ている。

【００１２】次にコンパレータＤでは、信号Ｓ₇ と接続
点Ｐ₄ における第２のスレッショルドＴＨ₂ とが比較さ
れるが、この場合は信号Ｓ₇ のレベルは第２のスレッシ
ョルドＴＨ₂ 以下であるので、ローレベルの信号が出力
される。これによりトランジスタＴＲ₂ がオフし、トラ
ンジスタＴＲ₃ はオンする。したがって出力端子ＯＵＴ
からは図６（ｄ）に示すようなローレベルの信号（異常
検出信号）Ｓ₆ が出力されることになる。より正確には
この信号Ｓ₆ は、入力信号Ｓが期間Ｔ₁ で示す時間、入
力端子ＩＮに入力されず、第１のコンデンサＣ₃ が充電
され、この結果信号Ｓ₃ が第１のスレッショルドＴＨ₁
を超えた時にローレベルに落ちる。なお、前記期間Ｔ₁
は第１のコンデンサＣ₃ の容量等で設定される。

【００１３】次にマイクロコンピュータが回復し、入力
端子ＩＮに入力信号Ｓが再び入力されると、前述した動
作と略同様の動作により、図６（ｄ）に示すようなハイ
レベルの出力信号Ｓ₅ が出力される。この場合、前述し
た動作と異なる点は、接続点Ｐ₂ の信号Ｓ₇ のレベルが
上昇していき、第２のスレッショルドＴＨ₂ を超える
と、始めてコンパレータＤからハイレベルの信号が出力
される点であり、これによりトランジスタＴＲ₂ はオン
し、トランジスタＴＲ₃ がオフする。したがって出力端
子ＯＵＴからはハイレベルの出力信号Ｓ₅ が出力され
る。このハイレベルの出力信号Ｓ₅ は、入力信号Ｓが入
力され始めてから期間Ｔ₂ が経過してから出力される。
なお、前記期間Ｔ₂ は第２のコンデンサＣ₄ の容量等で
設定される。

【００１４】

【発明が解決しようとする課題】以上説明した従来の異
常検出装置においては、ノイズが入力されると、以下の
ような問題点が生じる。この問題点を図７に示す信号波
形図に基づいて説明する。

【００１５】図７に示したように入力信号が入力端子Ｉ
Ｎに入力されておらず、出力端子ＯＵＴからローレベル
の出力信号Ｓ₆ が出力され、異常検出状態にある時に、
例えばノイズＮが入力されると、第１の演算増幅回路２
は正常な入力信号Ｓ（図６参照）が入力されたとみな
し、接続点Ｐ₁ における信号は図７（ｂ）に示した信号
Ｎ₁ となる。この信号Ｎ₁ は第１のスレッショルドＴＨ
₁ に達するまではローレベル信号と判定されるので、コ
ンパレータＣからの出力信号はローレベルとなり、これ
によりトランジスタＴＲ₁ がオフし、第２のコンデンサ
Ｃ₄ と抵抗Ｒ₆ により接続点Ｐ₂ の電位が図７（ｃ）の
信号Ｎ₂ で示すように上昇していく。ここで信号Ｎ₂ の
レベルが第２のスレッショルドＴＨ₂ を超えると、コン
パレータＤからはハイレベル信号が出力され、これによ
りトランジスタＴＲ₂ がオンし、トランジスタＴＲ₃ が
オフする。したがって出力端子ＯＵＴからは誤検出によ
る出力信号Ｎ３が出力される。つまり、異常検出状態に
おいて、ノイズが入ると誤検出を行うことになる。この
ように従来の異常検出装置はノイズによる誤検出を行う
ので、信頼性に劣るという課題があった。

【００１６】本発明は上記のような課題に鑑みなされた
ものであり、異常検出状態においてノイズが入っても、
それを入力信号とは判定せず、ノイズによる誤検出を防
止することができる異常検出装置を提供することを目的
としている。

【００１７】

【課題を解決するための手段】本発明に係る異常検出装
置（１）は、出力側に第１のコンデンサが接続されたコ
ンパレータを有し、入力信号が連続して入力されている
時に一方レベルの信号を出力するとともに前記入力信号
が入力されていない時に他方レベルの信号を出力する第
１の演算増幅回路と、出力側に第２のコンデンサが接続
されたコンパレータを有し、前記第１の演算増幅回路の
出力信号を第１のスレッショルドと比較して出力し、該
比較結果信号の反転信号を出力する第２の演算増幅回路
と、該第２の演算増幅回路の出力信号を第２のスレッシ
ョルドと比較して該比較結果信号を出力する第３の演算
増幅回路とを備え、前記入力信号が入力されていない時
の前記第３の演算増幅回路の出力信号を異常検出信号と
して出力する異常検出装置において、前記第３の演算増
幅回路が前記異常検出信号に相当する出力信号を出力し
た時に応答して前記第１のコンデンサを含む回路の時定
数を小さくするための時定数調整手段を備えていること
を特徴としている。

【００１８】本発明に係る異常検出装置（２）は、出力
側に第１のコンデンサが接続されたコンパレータを有
し、入力信号が連続して入力されている時に一方レベル
の信号を出力するとともに前記入力信号が入力されてい
ない時に他方レベルの信号を出力する第１の演算増幅回
路と、出力側に第２のコンデンサが接続されたコンパレ
ータを有し、前記第１の演算増幅回路の出力信号を第１
のスレッショルドと比較して出力し、該比較結果信号の
反転信号を出力する第２の演算増幅回路と、該第２の演
算増幅回路の出力信号を第２のスレッショルドと比較し
て該比較結果信号を出力する第３の演算増幅回路とを備
え、前記入力信号が入力されていない時の前記第３の演
算増幅回路の出力信号を異常検出信号として出力する異
常検出装置において、前記第３の演算増幅回路からの前
記異常検出信号に相当する出力信号に応答して前記第２
の演算増幅回路における第１のスレッショルドを下げる
ためのスレッショルド降下手段を備えていることを特徴
としている。

【００１９】

【作用】上記構成の異常検出装置（１）によれば、入力
信号が連続して入力されている時に一方レベルの信号が
出力され、入力信号が入力されていない時に他方レベル
の信号が前記第１の演算増幅回路における前記コンパレ
ータより出力される。前記第２の演算増幅回路における
コンパレータにより前記第１の演算増幅回路からの出力
信号が前記第１のスレッショルドと比較され、該比較結
果信号の反転信号が出力される。前記第３の演算増幅回
路では、前記第２の演算増幅回路からの出力信号が第２
のスレッショルドと比較され、該比較結果信号が出力さ
れる。したがって、前記入力信号が入力されていない時
の前記第３の演算増幅回路の出力信号が異常検出信号と
して出力されるが、この異常検出信号に相当する出力信
号が第３の演算増幅回路から出力された時、これに応答
して前記第１のコンデンサを含む時定数が前記時定数調
整手段により小さく設定され、ノイズ信号による接続点
Ｐ₁ 立ち上がりが速くなり、接続点Ｐ₁ のレベルが前記
第１のスレッショルドに早く達し、前記第２の演算増幅
回路におけるコンパレータから早くハイレベル信号が出
力されるようになる。

【００２０】本発明に係る異常検出装置（２）によれ
ば、入力信号が連続して入力されている時に一方レベル
の信号が出力され、入力信号が入力されていない時に他
方レベルの信号が前記第１の演算増幅回路におけるコン
パレータより出力される。前記第２の演算増幅回路にお
けるコンパレータにより前記第１の演算増幅回路からの
出力信号が前記第１のスレッショルドと比較され、該比
較結果信号の反転信号が出力される。前記第３の演算増
幅回路では、前記第２の演算増幅回路からの出力信号が
第２のスレッショルドと比較され、該比較結果信号が出
力される。したがって、前記入力信号が入力されていな
い時の前記第３の演算増幅回路の出力信号が異常検出信
号として出力されるが、この異常検出信号に相当する出
力信号が前記第３の演算増幅回路から出力された時、こ
れに応答して前記スレッショルド降下手段により、前記
第２の演算増幅回路における前記第１のスレッショルド
が下げられ、ノイズが入力されると、該ノイズ信号のレ
ベルが前記第１のスレッショルドに早く達し、前記第２
の演算増幅回路におけるコンパレータから早くハイレベ
ル信号が出力されるようになる。

【００２１】

【実施例】以下、本発明に係る異常検出装置の実施例を
図面に基づいて説明する。図１は本発明に係る異常検出
装置の実施例１を示す回路図であり、従来例と同一の機
能を有する構成部品には同一の符号を付し、その説明を
省略する。また図１に示した異常検出装置が図５に示し
た異常検出装置と相違する点は、コンデンサＣ₃ を含む
回路の時定数を小さくするための時定数調整手段１０を
備えている点のみであり、ここでは時定数調整手段１０
の構成についてのみ説明し、その他の構成の説明は省略
する。

【００２２】抵抗Ｒ₁₄の一端は電源Ｖ_CCに接続され、そ
の他端はスイッチＳＷの一端に接続されている。スイッ
チＳＷの他端は電源Ｖ_CCとコンデンサＣ₃ の接続線途中
の接続点Ｐ₁ に接続され、またスイッチＳＷはコンパレ
ータＤからの信号によりオンオフ制御されるようになっ
ている。抵抗Ｒ₁₄及びスイッチＳＷは、第３の演算増幅
回路４が異常検出信号に相当する出力信号（この例の場
合ローレベル信号）を出力した時に応答して第１のコン
デンサＣ₃ を含む回路の時定数を下げるための時定数調
整手段１０を構成している。

【００２３】次に図１に示した回路の動作を図２に示す
信号波形図に基づいて説明する。なお、正常時における
動作については従来技術のところで説明した内容と同様
であるのでその説明を省略し、ここではノイズが入った
場合の動作についてのみ説明する。図２に示したように
入力信号Ｓが入力端子ＩＮに入力されておらず、異常状
態の検出を示すローレベルの出力信号Ｓ₆ が出力端子Ｏ
ＵＴから出力されている状態においては、スイッチＳＷ
はコンパレータＤの出力信号によりＯＮされ、抵抗Ｒ₁₄
が抵抗Ｒ₄ に並列的に接続され、第１のコンデンサＣ₃
を含む回路の時定数は以前よりも小さく設定されてい
る。この状態でノイズＮが入力端子ＩＮに入力される
と、このノイズＮは結合回路１を介して第１の演算増幅
回路２に与えられ、コンパレータＡの出力端子とコンパ
レータＢの出力端子との接続点Ｐ₁ からは図２（ｂ）に
示すような信号Ｎ₁ が出力される。この信号Ｎ₁ は、ス
レッショルドＴＨ₁ 以下ではローレベル信号と判定され
るので、コンパレータＣからはローレベル信号が出力さ
れ、これによりトランジスタＴＲ₁ がオフする。したが
って接続点Ｐ₂ における電位は信号Ｎ₂ に示すように立
ち上がっていくが、前記時定数が小さく設定されている
ので、信号Ｎ₁ の立ち上がりが速く、信号Ｎ₁ のレベル
が第１のスレッショルドＴＨ₁ に早く達し、これにより
信号Ｎ₁ がハイレベル信号と判定され、その時点でコン
パレータＣからはハイレベル信号が出力され、トランジ
スタＴＲ₁ はオンし、信号Ｎ₂ は立ち下がりローレベル
となる。これにより、信号Ｎ₂ は第２のスレッショルド
ＴＨ₂ に達することがなく、出力信号Ｓ₆ はローレベル
のままで維持され、誤検出を行わない。

【００２４】そして図示しないマイクロコンピュータが
回復し、再び入力端子ＩＮに入力信号Ｓが入力される
と、コンパレータＡの出力端子とコンパレータＢの出力
端子との接続点Ｐ₁ における電位は信号Ｓ₁ のようにな
り、これに伴って接続点Ｐ₂ における電位は信号Ｓ₄ に
示すように立ち上がっていき期間Ｔ₂ の経過後、信号Ｓ
₄ のレベルが第２のスレッショルドＴＨ₂ を超えるとハ
イレベル信号と判定される。この時、コンパレータＤか
らはハイレベル信号が出力され、これによりスイッチＳ
Ｗがオフされ、第１のコンデンサＣ₃ を含む回路の時定
数が元の値に戻される。それとともにコンパレータＤか
らのハイレベル信号により出力端子ＯＵＴからはハイレ
ベルの出力信号Ｓ₅ が出力され、マイクロコンピュータ
が正常に動作していることが検出される。

【００２５】図３は本発明に係る異常検出装置の実施例
２を示す回路図であり、従来例と同一の機能を有する構
成部品には同一の符号を付し、その説明を省略する。ま
た図３に示した異常検出装置が図５に示した異常検出装
置と相違する点は、コンパレータＣに対する第１のスレ
ッショルドを下げるためのスレッショルド降下手段２０
を備えている点のみであり、ここではスレッショルド降
下手段２０の構成についてのみ説明し、その他の構成の
説明は省略する。スレッショルド切替回路Ｆの一方の入
力端子にはコンパレータＣの出力端子及びトランジスタ
ＴＲ₁ のベースが接続され、他方の入力端子にはコンパ
レータＤの出力端子及びトランジスタＴＲ₂ のベースが
接続されている。スレッショルド切替回路Ｆの出力端子
は、コンパレータＣのスレッショルドや利得を回路特性
に応じて適切な値に調整するための抵抗やダイオード等
により実現され、コンパレータＣにフィードバックをか
けるための図示しないヒステリシス回路を介してコンパ
レータＣの反転入力端子に接続されている。

【００２６】次に図３に示した回路の動作を図４に示す
信号波形図に基づいて説明する。ここでは説明を簡単に
するため、コンパレータＣのスレッショルドをＴＨ₁ 、
ＴＨ₂ の２種類に限定する。なお、正常時における動作
については従来技術のところで説明した内容と同様であ
るのでその説明を省略し、ここではノイズが入った場合
の動作についてのみ説明する。図４に示したように入力
信号Ｓが入力端子ＩＮに入力されておらず、異常状態の
検出を示すローレベルの出力信号Ｓ₆ が出力端子ＯＵＴ
から出力されている状態においては、コンパレータＤか
らはローレベル信号が出力されており、そのローレベル
信号がスレッショルド切替回路Ｆを介してコンパレータ
Ｃの反転入力端子にフィードバックされる。これによ
り、抵抗Ｒ₅ と抵抗Ｒ₁₂により設定されていたコンパレ
ータＣの第１のスレッショルドＴＨ ₁ が以前よりも下げ
られ、低く設定されている。この状態でノイズＮが入力
端子ＩＮに入力されると、このノイズＮは結合回路１を
介して第１の演算増幅回路２に与えられ、コンパレータ
Ａの出力端子とコンパレータＢの出力端子との接続点Ｐ
₁ からは図４（ｂ）に示すような信号Ｎ₁ が出力され
る。この信号Ｎ₁ は前記低く設定された状態の第１のス
レッショルドＴＨ₁ 以下ではローレベル信号と判定され
るので、コンパレータＣからの出力信号はローレベルに
なり、トランジスタＴＲ₁ がオフし、接続点Ｐ₂ の信号
は図４（ｃ）に示すような信号Ｎ₂ となる。そして、信
号Ｎ₁ のレベルが上昇していき、第１のスレッショルド
ＴＨ₁ を超えると信号Ｎ₁ はハイレベルと判定され、コ
ンパレータＣからはハイレベル信号が出力され、これに
よりトランジスタＴＲ₁ がオンし、接続点Ｐ₂ の信号Ｎ
₂ は第２のスレッショルドＴＨ₂ に達することなくロー
レベルに戻る。結果としてコンパレータＤからの出力信
号はローレベルのまま維持され、したがって出力端子Ｏ
ＵＴから出力される出力信号Ｓ₆ はローレベルが維持さ
れ、ノイズＮの入力による誤検出を生じることがない。

【００２７】そして、図示しないマイクロコンピュータ
が回復し、再び入力端子ＩＮに入力信号Ｓが入力される
と、コンパレータＡの出力端子とコンパレータＢの出力
端子との接続点Ｐ₁ における電位は信号Ｓ₁ のようにな
り、これに伴って接続点Ｐ₂における電位は信号Ｓ₄ に
示すように立ち上がっていき、期間Ｔ₂ の経過後、信号
Ｓ₄ のレベルが第２のスレッショルドＴＨ₂ を超えると
ハイレベル信号と判定される。この時コンパレータＤか
らはハイレベル信号が出力され、これによりスレッショ
ルド切替回路Ｆの出力信号がハイレベルになり、これに
応答してスレッショルド切替回路Ｆが動作し、低く設定
されていた第１のスレッショルドＴＨ₁は元のレベルに
戻される。それとともにコンパレータＤからのハイレベ
ル信号により出力端子ＯＵＴからはハイレベルの出力信
号Ｓ₅ が出力され、マイクロコンピュータが正常に動作
していることが検出される。

【００２８】

【発明の効果】以上説明したように本発明に係る異常検
出装置（１）によれば、第３の演算増幅回路が異常検出
信号に相当する出力信号を出力した時に応答して第１の
演算増幅回路における第１のコンデンサを含む回路の時
定数を小さくするための時定数調整手段を備えているの
で、異常検出信号が出力されると、前記時定数が小さく
設定され、これにより前記第１のコンデンサの充電時間
を短くすることができる。したがって、第２の演算増幅
回路からの出力信号のレベルを速く変化させることがで
き、ノイズの入力による誤検出を防止することができ、
信頼性が向上する。

【００２９】また、本発明に係る異常検出処理装置
（２）によれば、第３の演算増幅回路からの異常検出信
号に相当する出力信号に応答して第２の演算増幅回路に
おける第１のスレッショルドを下げるためのスレッショ
ルド降下手段を備えているので、異常検出手段が出力さ
れると、前記第１のスレッショルドが下がり、これによ
り第２の演算増幅回路からの出力信号のレベルを速く変
化させることができる。したがって、ノイズの入力によ
る誤検出を防止することができ、信頼性が向上する。

【図面の簡単な説明】

【図１】本発明に係る異常検出装置の実施例を示す回路
図である。

【図２】（ａ）〜（ｄ）は図１に示した回路の動作を説
明するための信号波形図である。

【図３】本発明に係る異常検出装置の別の実施例を示す
回路図である。

【図４】（ａ）〜（ｄ）は図３に示した回路の動作を説
明するための信号波形図である。

【図５】従来の異常検出装置を示す回路図である。

【図６】（ａ）〜（ｄ）は図５に示した回路の動作を説
明するための信号波形図である。

【図７】（ａ）〜（ｄ）は図５に示した回路における動
作の問題点を説明するための信号波形図である。

【符号の説明】

２ 第１の演算増幅回路 ３ 第２の演算増幅回路 ４ 第３の演算増幅回路 １０ 時定数調整手段 Ａ、Ｂ、Ｃ コンパレータ Ｃ₃ 第１のコンデンサ Ｃ₄ 第２のコンデンサ Ｒ₁₄ 抵抗 ＳＷ スイッチ Ｆ スレッショルド切替回路（スレッショルド降下手
段） ＴＨ₁ 第１のスレッショルド ＴＨ₂ 第２のスレッショルド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/30 310 H03K 17/16 H03K 17/28

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 出力側に第１のコンデンサ及び抵抗を含
   む回路が接続されたコンパレータを有し、マイクロコン
   ピュータからの入力信号が連続して入力されている時に
   一方レベルの信号を出力するとともに前記入力信号が入
   力されていない時に他方レベルの信号を出力する第１の
   演算増幅回路と、出力側に第２のコンデンサが接続され
   たコンパレータを有し、前記第１の演算増幅回路の出力
   信号を第１のスレッショルドと比較して出力し、該比較
   結果信号を出力する第２の演算増幅回路と、該第２の演
   算増幅回路の出力信号を第２のスレッショルドと比較し
   て該比較結果信号を出力する第３の演算増幅回路とを備
   え、前記入力信号が入力されていない時の前記第３の演
   算増幅回路の出力信号をマイクロコンピュータが異常で
   あることを示す異常検出信号として出力する異常検出装
   置において、前記第３の演算増幅回路が前記異常検出信
   号に相当する出力信号を出力した時に応答して前記第１
   のコンデンサ及び抵抗を含む回路の時定数を小さくする
   ための時定数調整手段を備えていることを特徴とする異
   常検出装置。
2. 【請求項２】 出力側に第１のコンデンサ及び抵抗を含
   む回路が接続されたコンパレータを有し、マイクロコン
   ピュータからの入力信号が連続して入力されている時に
   一方レベルの信号を出力するとともに前記入力信号が入
   力されていない時に他方レベルの信号を出力する第１の
   演算増幅回路と、出力側に第２のコンデンサが接続され
   たコンパレータを有し、前記第１の演算増幅回路の出力
   信号を第１のスレッショルドと比較して出力し、該比較
   結果信号の反転信号を出力する第２の演算増幅回路と、
   該第２の演算増幅回路の出力信号を第２のスレッショル
   ドと比較して該比較結果信号を出力する第３の演算増幅
   回路とを備え、前記入力信号が入力されていない時の前
   記第３の演算増幅回路の出力信号をマイクロコンピュー
   タが異常であることを示す異常検出信号として出力する
   異常検出装置において、前記第３の演算増幅回路からの
   前記異常検出信号に相当する出力信号に応答して前記第
   ２の演算増幅回路における前記第１のスレッショルドを
   下げるためのスレッショルド降下手段を備えていること
   を特徴とする異常検出装置。