JP2903999B2 - モード切換システム - Google Patents
モード切換システムInfo
- Publication number
- JP2903999B2 JP2903999B2 JP6083549A JP8354994A JP2903999B2 JP 2903999 B2 JP2903999 B2 JP 2903999B2 JP 6083549 A JP6083549 A JP 6083549A JP 8354994 A JP8354994 A JP 8354994A JP 2903999 B2 JP2903999 B2 JP 2903999B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- signal
- mode
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は論理回路のためのモード
切換システムに関し、特に単体機能試験時に通常使用時
と異なるモード設定を必要とする論理回路のためのモー
ド切換システムに関する。
切換システムに関し、特に単体機能試験時に通常使用時
と異なるモード設定を必要とする論理回路のためのモー
ド切換システムに関する。
【０００２】
【従来の技術】モード切換のための入力端子数がモード
の増加とともに増加するという問題点を解決した技術が
特開昭６２−１９５９２０号公報に開示されている。
の増加とともに増加するという問題点を解決した技術が
特開昭６２−１９５９２０号公報に開示されている。
【０００３】この公報には、初期設定制御信号を入力と
する第１の入力端子１と、第２の入力端子２と、この第
２の入力端子２に接続された微分回路３と、この微分回
路３の出力側をクロック端子に、第１の入力端子３を各
リセット端子に、初期値設定後の出力論理値を反転した
論理値レベル電圧端子を最初の遅延回路４のデータ入力
端子に接続し、かつ縦続接続した複数の遅延回路４−７
と、これら複数の遅延回路の各出力側に接続された複数
の出力端子とからなるモード切換回路が示されれてい
る。
する第１の入力端子１と、第２の入力端子２と、この第
２の入力端子２に接続された微分回路３と、この微分回
路３の出力側をクロック端子に、第１の入力端子３を各
リセット端子に、初期値設定後の出力論理値を反転した
論理値レベル電圧端子を最初の遅延回路４のデータ入力
端子に接続し、かつ縦続接続した複数の遅延回路４−７
と、これら複数の遅延回路の各出力側に接続された複数
の出力端子とからなるモード切換回路が示されれてい
る。
【０００４】同様にモード制御入力ピンの増設およびパ
ッド数の増加を防止するようにした技術が特開昭６３−
１７２９７７号公報に示されている。
ッド数の増加を防止するようにした技術が特開昭６３−
１７２９７７号公報に示されている。
【０００５】この公報では、集積回路内部に回路の動作
モード切り替え信号を発生する受光用フォトトランジス
タ１を組込むようにしたことを特徴とする。
モード切り替え信号を発生する受光用フォトトランジス
タ１を組込むようにしたことを特徴とする。
【０００６】
【発明が解決しようとする課題】これらの従来技術で
は、モードを変更するため外部から与えられる電気信号
または光に依存しなければならないという欠点がある。
は、モードを変更するため外部から与えられる電気信号
または光に依存しなければならないという欠点がある。
【０００７】本発明の目的は、モード変更のためのレベ
ル信号を内部発生するようにしてインタフェース信号数
および端子等のハードウェアの増加を抑止するようにし
たモード切替システムを提供することにある。
ル信号を内部発生するようにしてインタフェース信号数
および端子等のハードウェアの増加を抑止するようにし
たモード切替システムを提供することにある。
【０００８】本発明の他の目的は単体機能試験時のみテ
スタと接続しインタフェース信号数の増加を抑止するよ
うにしたモード切替システムを提供することにある。
スタと接続しインタフェース信号数の増加を抑止するよ
うにしたモード切替システムを提供することにある。
【０００９】
【課題を解決するための手段】 本発明の第１のモード
切換システムは、単体機能試験時に試験対象にならず通
常使用時第１のレベルまたは第２のレベルを有する２値
信号を発生するレベル信号生成回路と、このレベル信号
生成回路からの２値信号を受け第１の出力および第２の
出力を発生するゲートと、通常使用時このゲートから発
生された前記第１の出力を論理回路から出力し、単体機
能試験時外部から試験モード設定指示信号を受入れる端
子と、この端子からの信号および前記ゲートの第１の出
力を入力する第１の入力端子および前記ゲートの第２の
出力を入力する第２の入力端子とを備え、通常使用時に
は該第１の入力端子から与えられる前記第１の出力およ
び該第２の入力端子から与えられる前記第２の出力の論
理状態が一致しているかを否かを検出し、単体機能試験
時には前記レベル信号生成回路が前記第１のレベルの２
値信号を発生するように設定して前記端子からの信号お
よび前記第２の入力端子から与えられる前記第２の出力
の論理状態が一致しているか否かを検出し、通常モード
／試験モードを切換えるモード切換部とを含む。
切換システムは、単体機能試験時に試験対象にならず通
常使用時第１のレベルまたは第２のレベルを有する２値
信号を発生するレベル信号生成回路と、このレベル信号
生成回路からの２値信号を受け第１の出力および第２の
出力を発生するゲートと、通常使用時このゲートから発
生された前記第１の出力を論理回路から出力し、単体機
能試験時外部から試験モード設定指示信号を受入れる端
子と、この端子からの信号および前記ゲートの第１の出
力を入力する第１の入力端子および前記ゲートの第２の
出力を入力する第２の入力端子とを備え、通常使用時に
は該第１の入力端子から与えられる前記第１の出力およ
び該第２の入力端子から与えられる前記第２の出力の論
理状態が一致しているかを否かを検出し、単体機能試験
時には前記レベル信号生成回路が前記第１のレベルの２
値信号を発生するように設定して前記端子からの信号お
よび前記第２の入力端子から与えられる前記第２の出力
の論理状態が一致しているか否かを検出し、通常モード
／試験モードを切換えるモード切換部とを含む。
【００１０】本発明の第２のモード切換システムは、第
１のモード切換システムにおけるゲートがカレントモー
ドロジック回路で構成されることを特徴とする。
１のモード切換システムにおけるゲートがカレントモー
ドロジック回路で構成されることを特徴とする。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１６】図１を参照すると、本発明の一実施例は論
理回路１およびテスタ２を含む。
理回路１およびテスタ２を含む。
【００１７】テスタ２は、単体機能試験時、論理回路１
が挿入されることによって論理回路１の端子１４と電気
的に接続され、ロウレベル信号を試験モード設定指示信
号として端子１４に供給する試験モード設定指示部２１
を有する。
が挿入されることによって論理回路１の端子１４と電気
的に接続され、ロウレベル信号を試験モード設定指示信
号として端子１４に供給する試験モード設定指示部２１
を有する。
【００１８】論理回路１は、レベル信号生成回路１１
と、このレベル信号生成回路１１に接続されたカレント
モードロジック（ＣＭＬ）インタフェースゲート１２
と、このインタフェースゲート１２の真出力およびテス
タ２の試験モード設定指示部２１に接続される端子１４
と、この端子１４およびインタフェースゲート１２の真
出力に接続される第１の入力端子およびインタフェース
ゲート１２の補出力に接続される第２の入力端子を有し
両入力端子からの信号の排他的論理の否定論理をとる論
理一致（イクスクルーシブ・ノア ＸＮＯＲ）回路から
なるモード切換部１３と、このモード切換部１３からの
モード設定を受け単体機能試験時に試験対象となり通常
使用時と異なるモードで動作する論理部１５を含む。
と、このレベル信号生成回路１１に接続されたカレント
モードロジック（ＣＭＬ）インタフェースゲート１２
と、このインタフェースゲート１２の真出力およびテス
タ２の試験モード設定指示部２１に接続される端子１４
と、この端子１４およびインタフェースゲート１２の真
出力に接続される第１の入力端子およびインタフェース
ゲート１２の補出力に接続される第２の入力端子を有し
両入力端子からの信号の排他的論理の否定論理をとる論
理一致（イクスクルーシブ・ノア ＸＮＯＲ）回路から
なるモード切換部１３と、このモード切換部１３からの
モード設定を受け単体機能試験時に試験対象となり通常
使用時と異なるモードで動作する論理部１５を含む。
【００１９】論理回路１においてレベル信号生成回路１
１は、単体機能試験時に試験対象にならず、通常使用時
にハイまたはロウレベル信号を生成する。レベル信号生
成回路１１は、通常使用時例えば論理回路搭載数や論理
回路品種名等の情報を生成する。
１は、単体機能試験時に試験対象にならず、通常使用時
にハイまたはロウレベル信号を生成する。レベル信号生
成回路１１は、通常使用時例えば論理回路搭載数や論理
回路品種名等の情報を生成する。
【００２０】図２を参照すると、ＣＭＬインタフェース
ゲート１２の出力部は、第１のトランジスタ１２１，第
２のトランジスタ１２２，これらのトランジスタ１２１
および１２２のエミッタに共通に接続された定電流源１
２３，第１のトランジスタ１２１のコレクタに接続され
た抵抗１２４および第２のトランジスタ１２２のコレク
タに接続された抵抗１２５を備えている。
ゲート１２の出力部は、第１のトランジスタ１２１，第
２のトランジスタ１２２，これらのトランジスタ１２１
および１２２のエミッタに共通に接続された定電流源１
２３，第１のトランジスタ１２１のコレクタに接続され
た抵抗１２４および第２のトランジスタ１２２のコレク
タに接続された抵抗１２５を備えている。
【００２１】ＣＭＬインタフェースゲート１２は第２の
トランジスタ１２１のコレクタと抵抗１２５との間から
真出力を出し、第１のトランジスタ１２２のコレクタと
抵抗１２４との間から補出力を出す。
トランジスタ１２１のコレクタと抵抗１２５との間から
真出力を出し、第１のトランジスタ１２２のコレクタと
抵抗１２４との間から補出力を出す。
【００２２】図１を参照すると、端子１４は通常使用時
ゲート１２からの出力レベル信号を論理回路１から出力
し、単体機能試験時テスタ２への挿入により試験モード
設定指示部２１からのロウレベル入力信号の入力を受け
る。
ゲート１２からの出力レベル信号を論理回路１から出力
し、単体機能試験時テスタ２への挿入により試験モード
設定指示部２１からのロウレベル入力信号の入力を受け
る。
【００２３】モード切換部１３は、通常使用時か単体機
器試験時かを判別して通常モード／試験モードの切り替
えをする。すなわち、モード切換部１３は通常使用時ゲ
ート１２の真出力および補出力の排他的論理和の否定論
理をとり、単体機能試験時，テスタ２の試験モード設定
指示部２１からのロウレベル入力信号およびゲート１２
の補出力の排他的論理和の否定論理をとる。
器試験時かを判別して通常モード／試験モードの切り替
えをする。すなわち、モード切換部１３は通常使用時ゲ
ート１２の真出力および補出力の排他的論理和の否定論
理をとり、単体機能試験時，テスタ２の試験モード設定
指示部２１からのロウレベル入力信号およびゲート１２
の補出力の排他的論理和の否定論理をとる。
【００２４】次に本発明の一実施例の動作を詳細に説明
する。
する。
【００２５】図１を参照すると、通常使用時レベル信号
生成回路１１は、例えば、論理回路搭載数や論理回路品
種名等の情報としてハイまたはロウのレベル信号を生成
し出力する。
生成回路１１は、例えば、論理回路搭載数や論理回路品
種名等の情報としてハイまたはロウのレベル信号を生成
し出力する。
【００２６】ＣＭＬインタフェースゲート１２は、レベ
ル生成回路１１からのハイまたはロウレベル信号の入力
を受け真出力および補出力の両方を出力する。端子１４
はＣＭＬインタフェースゲート１２の真出力を出力す
る。モード切換部１３はＣＭＬインタフェースゲート１
２の真出力および補出力の排他的論理和の否定論理，す
なわちイクスクルーシブ ノア（Exclusive nor ）をと
りその結果であるハイレベル信号，すなわち負論理の
“０”を常時出力する。
ル生成回路１１からのハイまたはロウレベル信号の入力
を受け真出力および補出力の両方を出力する。端子１４
はＣＭＬインタフェースゲート１２の真出力を出力す
る。モード切換部１３はＣＭＬインタフェースゲート１
２の真出力および補出力の排他的論理和の否定論理，す
なわちイクスクルーシブ ノア（Exclusive nor ）をと
りその結果であるハイレベル信号，すなわち負論理の
“０”を常時出力する。
【００２７】単体機能試験時には、レベル信号生成回路
１１がハイレベル信号を出力するように回路１１が設定
される。
１１がハイレベル信号を出力するように回路１１が設定
される。
【００２８】ＣＭＬインタフェースゲート１２は、レベ
ル信号生成回路１１からのハイレベル信号に応答して真
出力としてハイレベル信号を出力するとともに補出力か
らロウレベル信号を出力する。
ル信号生成回路１１からのハイレベル信号に応答して真
出力としてハイレベル信号を出力するとともに補出力か
らロウレベル信号を出力する。
【００２９】図２を参照すると、テスタ２内の試験モー
ド設定指示部２１が論理回路１の挿入で端子１４に接続
された状態が示されている。
ド設定指示部２１が論理回路１の挿入で端子１４に接続
された状態が示されている。
【００３０】この状態で端子１４にはゲート１２の真出
力ではなく試験モード設定指示部２１からのロウレベル
が与えられている。このため、モード切換部１３は、端
子１４，すなわち試験モード設定指示部２１からのロウ
レベル信号とゲート１２の補出力であるロウレベル信号
との排他的論理和の否定論理をとる。この結果はロウレ
ベル信号，すなわち負論理の“１”がモード切換部１３
から出力される。
力ではなく試験モード設定指示部２１からのロウレベル
が与えられている。このため、モード切換部１３は、端
子１４，すなわち試験モード設定指示部２１からのロウ
レベル信号とゲート１２の補出力であるロウレベル信号
との排他的論理和の否定論理をとる。この結果はロウレ
ベル信号，すなわち負論理の“１”がモード切換部１３
から出力される。
【００３１】本発明の一実施例では、試験モードの設定
／解除の切換えを専門に行うスイッチ等のハードウェア
を設ける必要がないのでハードウェアの増加を防止でき
るという効果がある。
／解除の切換えを専門に行うスイッチ等のハードウェア
を設ける必要がないのでハードウェアの増加を防止でき
るという効果がある。
【００３２】さらに、本発明の一実施例では、外部から
単体機能試験時か通常使用時かを判別するためのレベル
信号を入力する必要がないので、論理回路のインタフェ
ース信号線の本数を従来と同数に抑えることができると
いう効果がある。
単体機能試験時か通常使用時かを判別するためのレベル
信号を入力する必要がないので、論理回路のインタフェ
ース信号線の本数を従来と同数に抑えることができると
いう効果がある。
【００３３】
【発明の効果】本発明は、モード変更のためのレベル信
号を内部発生するようにしてインタフェース信号線数お
よび外部接続用端子数の増加を抑止できる効果がある。
号を内部発生するようにしてインタフェース信号線数お
よび外部接続用端子数の増加を抑止できる効果がある。
【００３４】本発明は、単体機能試験時のみテスタと接
続しインタフェース信号線数の増加を防止することがで
きるという効果もある。
続しインタフェース信号線数の増加を防止することがで
きるという効果もある。
【図１】本発明の一実施例を示す図である。
【図２】本発明の一実施例で論理回路１をテスタ２に挿
入された状態を説明するための図である。
入された状態を説明するための図である。
１ 論理回路 ２ テスタ １１ レベル信号生成回路 １２ ＣＭＬインタフェースゲート １３ モード切換部 １４ 端子 １５ 論理部 ２１ 試験モード設定指示部 １２１ トランジスタ １２２ トランジスタ １２３ 定電流回路 １２４ 抵抗 １２５ 抵抗
Claims (2)
- 【請求項１】 単体機能試験時に試験対象にならず通常
使用時第１のレベルまたは第２のレベルを有する２値信
号を発生するレベル信号生成回路と、 このレベル信号生成回路からの２値信号を受け第１の出
力および第２の出力を発生するゲートと、 通常使用時このゲートから発生された前記第１の出力を
論理回路から出力し、単体機能試験時外部から試験モー
ド設定指示信号を受入れる端子と、 この端子からの信号および前記ゲートの第１の出力を入
力する第１の入力端子および前記ゲートの第２の出力を
入力する第２の入力端子とを備え、 通常使用時には該第１の入力端子から与えられる前記第
１の出力および該第２の入力端子から与えられる前記第
２の出力の論理状態が一致しているかを否かを検出し、
単体機能試験時には前記レベル信号生成回路が前記第１
のレベルの２値信号を発生するように設定して前記端子
からの信号および前記第２の入力端子から与えられる前
記第２の出力の論理状態が一致しているか否かを検出
し、通常モード／試験モードを切換えるモード切換部と
を含むことを特徴とするモード切換システム。 - 【請求項２】 前記ゲートがカレントモードロジック回
路で構成されることを特徴とする請求項１記載のモード
切換システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6083549A JP2903999B2 (ja) | 1994-04-22 | 1994-04-22 | モード切換システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6083549A JP2903999B2 (ja) | 1994-04-22 | 1994-04-22 | モード切換システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07294609A JPH07294609A (ja) | 1995-11-10 |
| JP2903999B2 true JP2903999B2 (ja) | 1999-06-14 |
Family
ID=13805597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6083549A Expired - Lifetime JP2903999B2 (ja) | 1994-04-22 | 1994-04-22 | モード切換システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903999B2 (ja) |
-
1994
- 1994-04-22 JP JP6083549A patent/JP2903999B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07294609A (ja) | 1995-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050012820A (ko) | 전자 회로 및 전자 회로 테스트 방법 | |
| US4743842A (en) | Tri-state circuit tester | |
| EP0838689B1 (en) | Test of circuits with Schmitt inputs | |
| KR100309233B1 (ko) | 싱글-엔드-제로 수신기 회로 | |
| US4385275A (en) | Method and apparatus for testing an integrated circuit | |
| US20030020459A1 (en) | Compare path bandwidth control for high performance automatic test systems | |
| JP2903999B2 (ja) | モード切換システム | |
| JP3555953B2 (ja) | プリング抵抗を備える接続部をテストする装置 | |
| EP0151694A2 (en) | Logic circuit with built-in self-test function | |
| US6479985B2 (en) | Compare path bandwidth control for high performance automatic test systems | |
| US5381418A (en) | Testable latch self checker | |
| EP0190427B1 (en) | Random logic error detecting system for differential logic networks | |
| US5574940A (en) | Data processor with quicker latch input timing of valid data | |
| JPH04259868A (ja) | Ｉｃ試験装置 | |
| JP3025551B2 (ja) | 直流特性試験回路 | |
| JP2826504B2 (ja) | 半導体集積回路 | |
| JP3245573B2 (ja) | 双方向バッファ回路 | |
| EP0709687A2 (en) | An apparatus for testing the quality of the logic levels of a digital signal | |
| JP3116706B2 (ja) | トリガ入力回路 | |
| US5130575A (en) | Testable latch self checker | |
| JP2004048341A (ja) | 半導体集積回路 | |
| JPH08272639A (ja) | マイクロコンピュータのテスト回路およびテスト方法 | |
| JP2953376B2 (ja) | 半導体集積回路 | |
| JP3156870B2 (ja) | 半導体集積回路装置及びその電気的特性試験方法 | |
| JPS6150351B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |