JPH04190404A - スイッチの開／閉動作検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、一般に、スイッチの開／閉動作検出装置に関
し、例えば、ピストン機構を備えたボタン電話装置の自
動組立機において、上記ピストンの最大ストローク時に
閉成動作せしめられるスイッチと、上記ピストンの最小
ストローク時に閉成動作せしめられるスイッチの開／閉
動作を検出するのに好適なスイッチの開／閉動作検出装
置に関する。

（従来の技術） 一般に、上述したごとき構成の自動組立機では、該自動
組立機の動作状況を検知するための手段の１つとして、
上記ピストンの最大ストローク時に開成動作せしめられ
るスイッチと、上記ピストンの最小ストローク時に開成
動作せしめられるスイッチとか設けられている。これら
両スイッチには、例えばマイクロスイッチが適用されて
いる。

第３図は、このようなマイクロスイッチの開／閉動作を
検知するために設けられた従来のスイッチの開／閉動作
検出装置を示した図である。第３図にて示す従来のスイ
ッチの開／閉動作検出装置は、上記マイクロスイッチの
開成動作を検知することによって、上記自動組立機の動
作状況を正確に把握するために設けられたものである。

第３図にて示したスイッチの開／閉動作検出装’１は、
スイッチ１３ａ、１３ｂを始め、プルアップ抵抗１５ａ
、１５ｂ、インバータゲート１７ａ。

１７ｂ及びマイクロコンピュータ１８を備えた構成とな
っている。

スイッチ１３ａ、１３ｂには、ともに常開のマイクロス
イッチが使用されており、これらスイッチ１３ａ、　　
１３ｂは、アースされている共通線２２に、ともに接続
されている。スイッチ１３ａは、又、接続線２１ａにも
接続されている。この接続線２１ａは、上記スイッチ１
３ａを始め、プルアップ抵抗１５ａ１インノ１−タゲー
ト１７ａ及びマイクロコンピュータ１８の一方の入力端
子１８ａと接続されている。スイッチ１３ｂも父上記ス
イッチ１３ａと同様に、接続線２１ｂにも接続されてい
る。この接続線２１ｂは、上記スイッチ１３ｂのみなら
ず、プルアップ抵抗１５ｂ１インバータゲート１７ｂ及
びマイクロコンピュータ１８の他方の入力端子１８ｂと
接続されている。

ここで、スイッチ１３ａとスイッチ１３ｂとは、いずれ
か一方か上記ピストンの最大ストローク時に、又、いず
れか他方が上記ピストンの最小ストローク時に、夫々閉
成動作するようになっているものである。プルアップ抵
抗１５ａ、１５ｂの抵抗値は同一である。接続線２１ａ
、２１ｂに夫々プルアップ抵抗１５ａ、１５ｂを接続し
た理由は、スイッチ１３ａ、１３ｂが開放状態のときに
、マイクロコンピュータ１８の入力端子１８ａ、１８ｂ
に夫々論理レベル“Ｌ”の電圧信号が印加されるように
するためである。換言すれば、開放状態にあるスイッチ
１３ａ、スイッチ１３ｂが開成動作したときには、マイ
クロコンピュータ１８の入力端子１８ａ、１８ｂに夫々
論理レベル“Ｈ”の電圧信号が印加されることとなる。

上述したマイクロコンピュータ１８には、例えば、並列
処理ビット数が８ビツトのマイクロコンピュータが使用
されている。このマイクロコンピュータ１８は８本のデ
ータバスを有し、８ビツトのデータを同時に読取るべく
特定アドレスに割付けられた入力回路（図示は省略）の
うちの２本が入力端子１８ａと入力端子１８ｂとに接続
される。

そこで、マイクロコンピュータ１８は、内蔵されている
プログラムにより、前記特定アドレスを読込むと入力端
子１８ａ及び入力端子１８ｂと夫々接続されている信号
線２１ａ、信号線２１ｂの論理レベルを読込むことがで
きるようになり、スイッチ１３ａ、スイッチ１３ｂのい
ずれが閉成動作したか、又は両方か閉成動作したかを識
別することか可能である。

なお、第３図では、図示の都合上、スイッチは一２個分
しか記載していないか、上記マイクロコンピュータ１８
の特定アドレスにはなお６ビツトの入力端子か接続可能
であり、更に前記アドレス以外の他のアドレスを使用す
るよう構成した入力回路を設けることにより、更に多数
の信号線の接続か可能である。

（発明が解決しようとする課題） ところで、上述したスイッチ１３ａ、１３ｂを設けるに
際しては、共通線２２と、各スイ・ンチ１３ａ、１３ｂ
に対応して２本の接続線２１ａ。

２１ｂか必要である。即ち、２個のスイッチ１３ａ、１
３ｂを設けるのに接続線として２本、共通線として１本
の合計３本分の配線を必要とすることとなる。このよう
に２個のスイッチを設けるのに３本分の配線を必要とす
ると、例えば、上記２個のスイッチを１組として合計４
組８個のスイッチを設けなければならない場合には、合
計１２本分の配線を必要とすることになり、設置すべき
スイッチの個数よりも４本分もの余分な配線が必要にな
ってしまい、コスト高を招来するおそれかある。

上記のように配置すべきスイッチの個数に比して余分な
配線が必要だとすると、前述した自動組立機のピストン
機構に近接して設置しなければならないスインチ群と、
これらスイッチ群から出力される論理レベル信号を受け
て演算処理動作を行なうマイクロコンピュータとの間の
距離が長くなった場合には、大幅なコスト高を招来する
のみならず、場合によっては装置の信頼性の低下や装置
のメインテナンスが容易でなくなる等の不具合が生じる
おそれもあった。

従って本発明は、上記事情を考慮してなされたもので、
その目的は、設置すべきスイッチの個数よりも余分な配
線を必要としない回路構成とすることによって、コスト
高となるのを防止することか可能なスイッチの開／閉動
作検出装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために本発明は、第１のスイッチ及
び第２のスイッチを１組とした少なくとも１組以上のス
イッチ群の開／閉動作を各々のスイッチ別に検出するス
イッチの開／閉動作検出装置において、所定論理レベル
の方形波パルス信号を生成して出力する方形波パルス信
号生成、出力手段と、前記各組の第１のスイッチと対応
させて設けられ、前記各組の第１のスイッチが閉成動作
したことによって、前記方形波パルス信号生成、出力手
段から出力された方形波パルス信号の一方の論理レベル
のときにのみ導通状態となる第１の半導体スイッチング
手段と、前記各組の第２のスイッチと対応させて設けら
れ、前記各組の第２の、　　スイッチが閉成動作したこ
とによって、前記方形波パルス信号生成、出力手段から
出力された方形波ハルス信号の他方の論理レベルのとき
にのみ導通状態となる第２の半導体スイッチング手段と
、前記第１の半導体スイッチング手段か導通状態となっ
たことにより第１の半導体スイッチング手段から前記一
方の論理レベルの方形波パルス信号か与えられたときに
は、前記第１のスイッチが開成動作したと判断し、又、
前記第２の半導体スイッチング手段か導通状態となった
ことにより第２の半導体スイッチング手段から前記他方
の論理レベルの方形波パルス信号が与えられたときには
、前記第２のスイッチが閉成動作したと判断するととも
に、前記両半導体スイッチング手段から前記方形波パル
ス信号が与えられないときには前記両スイッチは開放状
態にあると判断する判断手段と、を備えた構成とした。

（作　用） 上記構成において、方形波パルス信号生成、出力手段は
、所定論理レベル（例えば、論理レベルの上限値は正の
電源電圧と略等しく、又、論理レベルの下限値は略ＯＶ
に夫々設定されている）の方形波パルス信号を生成して
、第１、第２のスイッチに出力する。

第１の半導体スイッチング手段は、各組の第１のスイッ
チと対応して設けられている。第１の半導体スイッチン
グ手段は、第１のスイッチが開成動作したことによって
、方形波パルス信号生成、出力手段から出力された方形
波パルス信号の一方の論理レベルのときにのみ導通状態
となる。即ち、第１の半導体スイッチング手段が導通状
態となることによって、閉成状態にある第１のスイッチ
を通して方形波パルス信号生成、出力手段から与えられ
た方形波パルス信号のうちの一方の論理レベルの方形波
パルス信号のみが判断手段に与えられる。

第２の半導体スイッチング手段は、各組の第２のスイッ
チと対応して設けられている。第２の半導体スイッチン
グ手段は、第２のスイッチが閉成動作したことによって
、方形波パルス信号生成、出力手段から出力された方形
波パルス信号の他方の論理レベルのときにのみ導通状態
となる。即ち、第２の半導体スイッチング手段が導通状
態となることによって、閉成状態にある第２のスイッチ
を通して方形波パルス信号生成、出力手段から与えられ
た方形波パルス信号のうちの他方の論理レベルの方形波
パルス信号のみが判断手段に与えられる。

判断手段は、第１の半導体スイッチング手段が導通状態
となったことにより第１の半導体スイッチング手段から
前記一方の論理レベルの方形波パルス信号が与えられた
ときには、第１のスイッチが閉成動作したと判断する。

判断手段は、又、第２の半導体スイッチング手段が導通
状態となったことにより第２の半導体スイッチング手段
から前記他方の論理レベルの方形波パルス信号が与えら
れたときには、第２のスイッチか開成動作したと判断す
る。判断手段は、更に、前記両半導体スイッチング手段
から前記方形波パルス信号か与えられないときには、両
スイッチはいずれも開放状態にあると判断する。両スイ
ッチがともに開放状態にあれば、方形波パルス信号生成
、出力手段から出力される方形波パルス信号は判断手段
に与えられないからである。

上記構成とすることにより、従来技術に従う装置よりも
配線数の少ない回路構成とすることができ、もって、コ
スト高の防止か可能となった。

（実施例） 以下、図面により本発明の一実施例について説明する。

第１図は、本発明の一実施例に従うスイッチの開／閉動
作検出装置の全体的な回路構成を示した図である。本発
明の一実施例に従うスイッチの開／閉動作検出装置は、
既述のように、ピストン機構を備えたボタン電話装置の
自動組立機において、上記ピストンの最大ストローク時
に、自動或いは手動により閉成動作せしめられるスイッ
チと、上記ピストンの最小ストローク時に、自動或いは
手動により閉成動作せしめられるスイッチの開／閉動作
を検出するのに好適に用いられる。

第１図にて示すスイッチの開／閉動作検出装置は、クロ
ック信号発生器（Ｏ３Ｃ）１を始め、スイッチ部３０、
第１時定数回路３１、第２時定数回路３２、基準値電圧
発生回路１０、電流バッファアンプ９、第１コンパレー
タ７ａ、第２コンパレータ７ｂ及びマイクロコンピュー
タ８を備えた構成となっている。

上述したクロック信号発生器１とスイッチ部３０との間
は、共通信号線１１ａにより接続されている。クロック
信号発生器１は、例えば、周波数Ｉ　Ｋ）Ｉｚで、論理
レベル“Ｈ’　　（符号“ｖｈ”で示す）か電源電圧Ｖ
ＣＣと略等しく且つ論理レベル“Ｌ“　（符号“Ｖｌ”
て示す）か略ＯＶに設定されたクロックパルス信号を生
成する（第２図（Ａ）参照）。そして、この生成したク
ロックパルス信号を、共通信号線１１ａを通してスイッ
チ部３０に印加する。

スイッチ部３０は、上記のように、共通信号線１１　ａ
を通して上述のクロック信号発生器１と接続されている
のみならず、共通信号線１１ｂにより、第１時定数回路
３１及び第２時定数回路３２とも接続されている。スイ
ッチ部３０は、ダイオード２ａと常開スイッチ３ａとの
直列接続体と、ダイオード２ｂと常開スイッチ３ｂとの
直列接続体とが互いに並列接続された回路構成となって
おり、ダイオード２ｂは、ダイオード２ａと逆方向に接
続されている。即ち、ダイオード２ａは、そのアノード
端子かクロック信号発生器１側と接続されており、又、
そのカソード端子が常開スイッチ３ａ側と接続されてい
る。他方、ダイオード２ｂは、そのアノード端子が常開
スイッチ３ｂ側と接続されており、又、そのカソード端
子かクロック信号発生器１側と接続されている。常開ス
イッチ３ａ、３ｂには、例えば、マイクロスイッチのご
ときか使用されている。既に説明した内容から明らかな
ように、常開スイッチ３ａ、３ｂは、例えばボタン電話
装置の自動組立機が具備するピストン機構の最大ストロ
ークと最小ストロークとを夫々検出するために、ともに
上記ピストン機構に近接して設置されているものである
。

本実施例では、常開スイッチ３ａが上記ピストン機構の
最大ストロークを、又、常開スイッチ３ｂか上記ピスト
ン機構の最小ストロークを、夫々検出するように上記両
常開スイッチを設置することとした。常開スイッチ３ａ
か上記ピストン機構の最小ストロークを、又、常開スイ
ッチ３ｂが上記ピストン機構の最大ストロークを夫々検
出するように上記両常開スイッチを設置することとしで
も差支えない。又、本実施例では、常開スイッチを用い
ることとしたか、常閉スイッチを用いることとしても差
支えない。

上述したダイオード２ａは、常開スイッチ３ａか閉成動
作したことにより、共通信号線１１ａと共通信号線１１
ｂとの間か電気的に接続されると、この電気的接続状態
が継続している間、第２図（Ｂ）にて示すごとき信号波
形を持ったクロックパルス信号を、共通信号線１１ｂを
通して第１時定数回路３１に出力する。このクロックパ
ルス信号の論理レベル“Ｈｏは、上述した正の電源電圧
Ｖｃｃと略等しい“ｖｈ“であり、又、このクロックパ
ルス信号の論理レベル“Ｌ”は、上記の正の電源電圧Ｖ
ＣＣの値と“Ｖｇ“　（即ち、略ＯＶ）の値との中間値
（即ち、−Ｖｃｃ）である“ＶＣ”である。常開スイッ
チ３ａの閉成時、共通信号線１１ｂを通してダイオード
２ａから第１時定数回路３１に印加されるクロック信号
が第２図（Ｂ）にて示した波形となる理由は、後述する
。

一方、上記ダイオード２ｂは、常開スイッチ３ｂが開成
動作したことにより、共通信号線１１ａと共通信号線１
１ｂとの間が電気的に接続されると、この電気的接続状
態か継続している間、第２図（Ｄ）にて示すごとき信号
波形を持ったクロックパルス信号を、共通信号線１１ｂ
を通して第２時定数回路３２に出力する。このクロック
パルス信号の論理レベル″Ｈ″は、上記正の電源電圧Ｖ
ｃｃの値と“Ｖｇ″　（即ち、略ＯＶ）の値との中闇値
（即ち、−Ｖｃｃ）である“ＶＣ”であり、又、このク
ロックパルス信号の論理レベル“Ｌ゛は、上記“Ｖｌ”
である。常開スイッチ３ｂの閉成時、共通信号線１１ｂ
を通してダイオード２ｂから第２時定数回路３２に印加
されるクロック信号が第２図（Ｄ）にて示した波形とな
る理由についても、後述する。

上述したように、スイッチ部３０と第１時定数回路３１
及び第２時定数回路３２との間は共通信号線１１ｂによ
り接続されている。又、第１時定数回路３１及び第２時
定数回路３２と電流バッファアンプ９との間は、信号線
３５により接続されている。電流バッファアンプ９は、
その非反転入力端子か信号線３６を通して基準値電圧発
生回路１０と接続されている。第１時定数回路３１と第
１コンパレータ７ａの非反転入力端子との間は信号線１
２ａにより接続されており、第２時定数回路３２とＮ２
コンパレータ７ｂの反転入力端子との間は信号線１２ｂ
により接続されている。更に、第１コンパレータ７ａの
反転入力端子と基準値電圧発生回路１０との間は、信号
線３３により接続されており、第２コンパレータ７ｂの
非反転入力端子と基準値電圧発生回路１０との間は、信
号線３４により接続されている。

基準値電圧発生回路１０は、正の電源ＶＣＣとアースと
の間に接続されている分圧抵抗器によって構成されてい
る。基準値電圧発生回路１０は、電流バッフ７アンプ９
の非反転入力端子に対しては、信号線３６を通して基準
値電圧Ｖｃを供給するようになっており、又、第１コン
パレータ７ａの反転入力端子に対しては、信号線３３を
通して基準値電圧ｈｒｅｆ、を供給するようになってい
る。同様に、第２コンパレータ７ｂの非反転入力端子に
対しては、信号線３４を通して基準値電圧Ωｒ’ｅｒ、
を供給するようになっている。ここで、基準値電圧発生
回路１０から電流バッフ７アンブ９に対して供給される
基準値電圧ＶＣは、例えば、Ｖｃ　＝＝−Ｖｅｃ　−−
（Ｖｈ　−Ｖ［）　ｌ：なルヨウニ設定されている。又
、基準値電圧発生回路１０から第１コンパレータ７ａに
対して供給される基準値電圧ｈｒｅｒ、は、Ｖｃｃ＞　
ｈ　ｒｅｆ、＞　Ｖｃ　ｌ：なルヨウニ設定されており
、更に、基準値電圧発生回路１０から第２コンパレータ
７ｂに対して供給される基準値電圧１ｒｅｒ、は、ｖｃ
　＞ＩＩ　ｒｅｆ、＞Ｖｌ７になるように設定されてい
るものとする。

電流台ツファ子つブ９は、ボルテージフォロワの回路構
成となっており、基準値電圧発生回路１０から信号線３
６を通して印加された基準値電圧Ｖｃを受けて、この基
準値電圧Ｖｃを信号線３５、第１時定数回路３１．第２
時定数回路３２を通して共通信号線１１ｂ、信号線１２
ａ、信号線１２ｂに夫々供給するようになっている。電
流バッファアンプ９から上記経路を通して共通信号線１
１ｂ、信号線１２ａ、信号線１２ｂに上記基準値電圧Ｖ
Ｃか供給されることによって、スイッチ部３０の両常開
スイッチ３ａ、３ｂがともに開放状態にあるときには、
これら各信号線１１ｂ。

１２ａ、１２ｂには基準値電圧Ｖｃが印加されているこ
ととなる。従って、常開スイッチ３ａが開放状態から閉
成状態に移行した場合には、共通信号線１１ｂに、第２
図（Ｂ）にて示すようなりロック信号（即ち、論理レベ
ル“Ｈ″が前述した“ｖｈ”で論理レベル“Ｌ゛前記Ｖ
ｃ”のクロック信号）か印加されることとなる。同様に
、常開スイッチ３ｂか開放状態から閉成状態に移行した
場合には、共通信号線１１ｂに、第２図（Ｄ）にて示す
ようなりロック信号（即ち、論理レベル“Ｈ”が前記“
Ｖｃ”で、論理レベル“Ｌ“が前記“ＶΩ”のクロック
信号）か印加されることとなる。

第１時定数回路３１は、ダイオード４ａを始め、このダ
イオード４ａと信号線１２ａと信号線３５とに対して互
いに並列になるように接続されているコンデンサ６ａ、
抵抗５ａを具備した構成となっている。第２時定数回路
３２も、上記第１時定数回路３１と同様に、ダイオード
４ｂを始め、このダイオード４ｂと信号線１２ｂと信号
線３５とに対して互いに並列となるように接続されてい
るコンデンサ６ｂ、抵抗５ｂを具備した構成となってい
る。

第１時定数回路３１は、常開スイッチ３ａの閉成動作に
よって共通信号線１１ｂを通して第２図（Ｂ）にて示す
クロック信号か印加されると、ダイオード４ａとコンデ
ンサ６ａと抵抗５ａとによって生成される第２図（Ｃ）
に示すような波形の電圧信号を、信号線１２ａを通して
第１コンパレータ７ａに印加するようになっている。即
ち、第２図（Ｂ）に示したクロック信号の立上り時には
、ダイオード４ａの順方向特性により、ダイオード２ａ
から常開スイッチ３ａを通して印加されたクロック信号
の立上り波形か略そのまま第１コンパレータ７ａの非反
転入力端子に印加されることとなる。そのため、応答遅
れか殆とない急峻な立上り特性の波形となる。一方、第
２図（Ｂ）にて示したクロック信号の立下り時には、ダ
イオード４ａの逆方向特性により、前記クロック信号の
立上り時にコンデンサ６ａに充電された電荷が該コンデ
ンサ６ａから抵抗５ａを通して第１コンパレータ７ａに
印加されることとなる。従って、コンデンサ６ａと抵抗
５ａとによって決まる時定数による応答遅れが顕著な立
下り波形、即ち、かなり緩やかな立下り特性の波形が第
１コンパレータ７ａの非反転入力端子に印加されること
となる。

上述した第１時定数回路３１によって、第２図（Ｃ）に
て示したごとき信号波形を得ることとした理由について
は後述する。

第２時定数回路３２は、スイッチ３ｂの閉成動作によっ
て共通信号線１１ｂを通して第２図（Ｄ）にて示すクロ
ック信号が印加されると、ダイオード４ｂとコンデンサ
６ｂと抵抗５ｂとによって生成される第２図（Ｅ）にて
示するような波形の電圧信号を、信号線１２ｂを通して
第２コンパレータ７ｂに印加するようになっている。即
ち、第２図（Ｄ）にて示したクロック信号の立下り時に
は、ダイオード４ｂの順方向特性により、ダイオード２
ｂから常開スイッチ３ｂを通して印加されたクロック信
号の立下り波形が略そのまま第２コンパレータ７ｂの反
転入力端子に印加されることとなる。そのため、コンデ
ンサ６ｂと抵抗５ｂとによって決まる時定数による応答
遅れが殆どない急峻な立下り特性の波形となる。一方、
第２図（Ｄ）にて示したクロック信号の立上り時には、
ダイオード４ｂの逆方向特性により、前記クロック信号
の立下り時にコンデンサ６ｂに充電された電荷が該コン
デンサ６ｂから抵抗５ｂを通して第２コンパレータ７ｂ
に印加されることとなる。従って、応答遅れか顕著な立
下り波形、即ち、かなり緩やかな立上り特性の波形が第
２時定数回路３２から第２コンパレータ７ｂの反転入力
端子に印加されることとなる。

上述した第２時定数回路３２によって、第２図（Ｅ）に
て示したごとき信号波形を得ることとした理由について
は後述する。

第１コンパレータ７ａとマイクロコンピュータ８の入力
端子８ａとの間は、信号線２５ａにより接続されており
、又、第２コンパレータ７ｂとマイクロコンピュータ８
の入力端子８ｂとの間は、信号線２５ｂにより接続され
ている。

第１コンパレータ７ａは、基準値電圧発生回路１０から
信号線３３を通して反転入力端子に印加される基準値電
圧ｈｒｅｆ、のレベルと、第１時定数回路３１から信号
線１２ａを通して非反転入力端子に印加される第２図（
Ｃ）にて示した信号波形のレベルとを比較する。上記比
較の結果、第２図（Ｃ）にて示した信号波形のレベルか
基準値電圧ｈｒｅ４．のレベルよりも高いと判断すると
、第１コンパレータ７ａは、信号線２５ａを通してマイ
クロコンピュータ８の入力端子８ａに対し、論理しヘル
“Ｈ“の電圧レベル信号を出力する。上記とは逆に、第
２図（Ｃ）にて示した信号波形のレベルか基準値電圧ｈ
ｒｅｆ’、のレベルよりも低いと判断すると、第１コン
パレータ７ａは、信号線２５ａを通してマイクロコンピ
ュータ８に対し、論理レベル“Ｌ”の電圧レベル信号を
出力するようになっている。なお、第２図（Ｃ）を参照
して明らかなように、第２図（Ｂ）にて示す常開スイッ
チ３ａか閉成している間は、第１時定数回路３１により
、第１コンパレータ７ａの非反転入力端子に印加される
信号波形のレベルは基準値電圧ｈｒｅｆを下廻ることか
ない。従って、常開スイッチ３ａか閉成している間は、
第１コンパレータ７ａは論理レベル“Ｈ″の電圧レベル
信号を出力し続けることとなる。

第２コンパレータ７ｂは、基準値電圧発生回路１０から
信号線３４を通して非反転入力端子に印加される基準値
電圧１　ｒｅｒ、のレベルと、第２時定数回路３２から
信号線１２ｂを通して反転入力端子に印加される第２図
（Ｅ）にて示した信号波形のレベルとを比較する。上記
比較の結果、第２図（Ｅ）にて示した信号波形のレベル
か基準値電圧Ｎｒｅｆ、のレベルよりも低いと判断する
と、第２コンパレータ７ｂは、信号線２５ｂを通してマ
イクロコンピュータ８の入力端子８ｂに対し、論理レベ
ル“Ｈ″の電圧レベル信号を出力する。上記とは逆に、
第２図（Ｅ）にて示した信号波形のレベルか基準値電圧
Ωｒｅｆ、のレベルよりも高いと判断すると、第２コン
パレータ７ｂは、信号線２５ｂを通してマイクロコンピ
ュータ８に対し、論理レベル“Ｌ”の電圧レベル信号を
出力するようになっている。なお、第２図（Ｅ）を参照
して明らかなように、第２図（Ｄ）にて示すスイッチ３
ｂか閉成している間は、第２時定数回路３２により、第
２コンパレータ７ｂの反転入力端子に印加される信号波
形のレベルは基準値電圧Ωｒｅｆを上廻ることがない。

従って、常開スイッチ３ｂが閉成している間は、第２コ
ンパレータ７ｂは論理レベル“Ｈ″の電圧レベル信号を
出力し続けることとなる。

上述したマイクロコンピュータ８には、例えば、並列処
理ビット数か８ビツトのマイクロコンピュータか使用さ
れている。このマイクロコンピュータ８は８本のデータ
バスを有し、８ビツトのデータを同時に読取るべく特定
アドレスに割付けられた入力回路（図示は省略）のうち
の２本が入力端子８ａと入力端子８ｂとに接続されてい
る。そこでマイクロコンピュータ８は、内蔵されている
プログラムにより、前記特定アドレスを読込むと入力端
子８ａ及び入力端子８ｂと夫々接続されている信号線１
１ａ１信号線１１ｂの論理レベルを読込むことかできる
ようになり、スイッチ３ａ、スイッチ３ｂのいずれが閉
成動作したか、又は両方か閉成動作したかを識別するこ
とか可能である。

なお、第１図では、図示の都合上、常開スイッチ及びこ
の常開スイッチに付属する回路部分は２個分しか記載し
ていないか、上記マイクロコンピュータ８の特定アドレ
スにはなお６ビツトの入力端子か接続可能であり、更に
前記アドレス以外の他のアドレスを使用するよう構成し
た入力回路を設けることにより、更に多数の信号線の接
続が可能である。本実施例では、マイクロコンピュータ
８に、並列処理ビット数か８ビツトのマイクロコンピュ
ータを使用することとしたか、並列処理ビット数か４ビ
ツトや１６ビツトのマイクロコンピュータを使用するこ
ととしてもよく、本発明に係るマイクロコンピュータは
、並列処理ビット数か８ビツトのマイクロコンピュータ
に限定されない。

又、マイクロコンピュータに代えて、プログラマブルコ
ントローラを使用することとしても勿論差支えない。

ここで、上述した第１時定数回路３１によって、第２図
（Ｃ）にて示したごとき信号波形を得ることとした理由
及び上述した第２時定数回路３２によって、第２図（Ｅ
）にて示したごとき信号波形を得ることとした理由につ
いて以下に説明する。

即ち、マイクロコンピュータ８か、第１コンパレータ７
ａ、第２コンパレータ７ｂから夫々出力される論理レベ
ル“Ｈ″信号読込む時期と、前述した自動組立機のピス
トンが最大ストロークとなったことによって常開スイッ
チ３ａが閉成した時期、或いは上記ピストンが最小スト
ロークとなったことによって常開スイッチ３ｂが閉成し
た時期とは必ずしも一致するものではない。つまり、マ
イクロコンピュータ８は、第１コンパレータ７ａや第２
コンパレータ７ｂから出力される論理レベル“Ｈ“の電
圧レベル信号を、必ずしもリアルタイムで読込むとは限
らないのである。従って、マイクロコンピュータ８か、
上記論理レベル“Ｈ“の信号を読込む時期と常開スイッ
チ３ａ、常開スイッチ３ｂが実際に閉成した時期との間
に多少のズレかあったとしても、マイクロコンピュータ
８が、上記常開スイッチ３ａ、常開スイッチ３ｂの開成
動作を検知可能に、上記第１コンパレータ７ａ、第２コ
ンパレータ７ｂから夫々出力される論理レベル信号に時
定数を持たせ、応答遅れを生しさせることとしたもので
ある。

上述した本発明の一実施例に従うスイッチの開／閉動作
検出装置では、共通信号線１１ｂの電圧レベルは、電圧
値“ＶＣ”を基準として“Ｖｈ”から“Ｖρ″までの間
で変化する。従って、第１コンパレータ７ａ、第２コン
パレータ７ｂは、片電源動作（０−Ｖｃｃ）Ｌか行なわ
ないので、これら第１コンパレータ７　ａ　％第２コン
パレータ７ｂに、電流バッファアンプ９と同種のアンプ
を使用することも可能である。

又、常開スイッチ３ａ、３ｂが、オペレータ等によって
手動操作されるパネルスイッチのごときものである場合
には、両常開スイッチ３ａ、３ｂが同時に閉成動作せし
められることかあり得る。

しかしながら、この場合でも、共通信号線１１ｂに現わ
れる信号波形のうち電圧レベル“ｖｈ”から“ｈｒｅｆ
、”までの波形は第１コンパレータ７ａと対応し、一方
、電圧レベル“Ｖｐ”から“ｐｒｅｆ、”までの波形は
第２コンパレータ７ｂと対応しているので、両コンパレ
ータともに論理レベル″Ｈ”の電圧信号をマイクロコン
ピュータ８に与え、これによってマイクロコンピュータ
８は、両常開スイッチともに開成動作していると判断す
ることとなる。

〔発明の効果〕

以上説明したように、本発明によれば、第１の半導体ス
イッチング手段が導通状態となったことにより第１の半
導体スイッチング手段から一方の論理レベルの方形波パ
ルス信号が与えられたときには、第１のスイッチが開成
動作したと判断し、又、第２の半導体スイッチング手段
か導通状態となったことにより第２の半導体スイッチン
グ手段から他方の論理レベルの方形波パルス信号か与え
られたときには、第２のスイッチか閉成動作したと判断
するとともに、前記両半導体スイッチング手段から前記
方形波パルス信号か与えられないときには前記両スイッ
チは開放状態にあると判断することとしたので、従来技
術に従う装置よりも配線数の少ない回路構成とすること
かでき、もってコスト高となるのを防止することか可能
なスイッチの開／閉動作検出装置を提供することができ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例に従うスイッチの開／閉動
作検出装置の全体的な回路構成を示した図、第２図は、
前記第１図にて図示した各部の動作を示すタイミングチ
ャート、第３図は、従来技術に従うスイッチの開／閉動
作検出装置の全体的な回路構成を示した図である。 １・・・クロック信号発生器、２ａ、２ｂ・・・ダイオ
ード、３ａ、３ｂ・・・常開スイッチ、７ａ・・・第１
コンパレータ、７ｂ・・・第２コンパレータ、８・・・
マイクロコンピュータ、３１・・・第１時定数回路、３
２・・・第２時定数回路。 出願人代理人　　佐　　藤　　−雄

Claims (1)

1. 【特許請求の範囲】 １、第１のスイッチ及び第２のスイッチを１組とした少
   なくとも１組以上のスイッチ群の開／閉動作を、各々の
   スイッチ別に検出するスイッチの開／閉動作検出装置に
   おいて、 所定論理レベルの方形波パルス信号を生成して出力する
   方形波パルス信号生成、出力手段と、前記各組の第１の
   スイッチと対応させて設けられ、前記各組の第１のスイ
   ッチが閉成動作したことによって、前記方形波パルス信
   号生成、出力手段から出力された方形波パルス信号の一
   方の論理レベルのときにのみ導通状態となる第１の半導
   体スイッチング手段と、 前記各組の第２のスイッチと対応させて設けられ、前記
   各組の第２のスイッチが閉成動作したことによって、前
   記方形波パルス信号生成、出力手段から出力された方形
   波パルス信号の他方の論理レベルのときにのみ導通状態
   となる第２の半導体スイッチング手段と、 前記第１の半導体スイッチング手段が導通状態となった
   ことにより第１の半導体スイッチング手段から前記一方
   の論理レベルの方形波パルス信号が与えられたときには
   、前記第１のスイッチが閉成動作したと判断し、又、前
   記第２の半導体スイッチング手段が導通状態となったこ
   とにより第２の半導体スイッチング手段から前記他方の
   論理レベルの方形波パルス信号が与えられたときには、
   前記第２のスイッチが閉成動作したと判断するとともに
   、前記両半導体スイッチング手段から前記方形波パルス
   信号が与えられないときには前記両スイッチは開放状態
   にあると判断する判断手段と、を備えたことを特徴とす
   るスイッチの開／閉動作検出装置。 ２、請求項１記載のスイッチの開／閉動作検出装置にお
   いて、 前記方形波パルス信号生成、出力手段は、高論理レベル
   が正の電源電圧と略等しい値に設定され、低論理レベル
   が略ＯＶに設定されたクロックパルス信号を生成して出
   力するクロック信号発生器であり、 前記各組の第１のスイッチと前記各組の第２のスイッチ
   とは、互いに並列になるように前記クロック信号発生器
   と前記判断手段との間に接続されており、 前記第１の半導体スイッチング手段は、前記第１のスイ
   ッチが閉成したことにより前記クロック信号発生器から
   出力されたクロックパルス信号の高論理レベルで導通状
   態となるように、前記第１のスイッチと前記クロック信
   号発生器との間に接続されたダイオードであり、 前記第２の半導体スイッチング手段は、前記第２のスイ
   ッチが閉成したことにより前記クロック信号発生器から
   出力されたクロックパルス信号の低論理レベルで導通状
   態となるように、前記第２のスイッチと前記クロック信
   号発生器との間に接続されたダイオードであり、 前記判断手段は、 前記第１の半導体スイッチング手段から出力された高論
   理レベルのクロックパルス信号の波形の立下りに応答遅
   れを持たせて出力する第１の時定数回路と、 この第１の時定数回路を通して与えられた信号と、予め
   設定された第１の基準電圧値との比較結果に基づいて所
   定の論理レベル信号を出力する第１の比較回路と、 前記第２の半導体スイッチング手段から出力された低論
   理レベルのクロックパルス信号の波形の立上りに応答遅
   れを持たせて出力する第２の時定数回路と、 この第２の時定数回路を通して与えられた信号と、予め
   設定された第２の基準電圧値との比較結果に基づいて所
   定の論理レベル信号を出力する第２の比較回路と、 前記第１、第２の比較回路から夫々出力された所定の論
   理レベル信号を受けて、これら各々の論理レベル信号に
   基づき、前記第１、第２のスイッチが閉成動作したか否
   かを判断する演算処理回路と、 を備えたことを特徴とするスイッチの開／閉動作検出装
   置。