JPH02180428A - リセット回路 - Google Patents

リセット回路

Info

Publication number
JPH02180428A
JPH02180428A JP64000672A JP67289A JPH02180428A JP H02180428 A JPH02180428 A JP H02180428A JP 64000672 A JP64000672 A JP 64000672A JP 67289 A JP67289 A JP 67289A JP H02180428 A JPH02180428 A JP H02180428A
Authority
JP
Japan
Prior art keywords
reset
circuit
oscillator
system clock
frequency divider
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP64000672A
Other languages
English (en)
Other versions
JP2550689B2 (ja
Inventor
Takeshi Hirayama
平山　武司
Yutaka Wabuka
裕 和深
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP64000672A priority Critical patent/JP2550689B2/ja
Publication of JPH02180428A publication Critical patent/JPH02180428A/ja
Application granted granted Critical
Publication of JP2550689B2 publication Critical patent/JP2550689B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のリセットに関し、特にシステ
ムクロックの分周回路のリセット回路に関する。
〔従来の技術〕
従来、半導体集積回路の発振器と分周回路からなるシス
テムクロック発生回路はリセット回路が接続されておら
ず、テスト時に分周回路をリセットして初期値をユニー
クに決められながった。
〔発明が解決しようとする課題〕
このようにテスト時に発振回路をリセットして初期値を
ユニークに決められなかったため、ＬＳ■テスタ等によ
るテスト時には発振器のマツチングをとるためにテスト
時間が増大し、またテストに使用する外部のハードウェ
アおよびソフトウェアに多くのテクニックやノウハウが
必要であった。
〔課題を解決するための手段〕
本発明の半導体集積回路のリセット回路は、テスト状態
にあることを示す入力と、リセット入力によりテスト状
態でのみ有効なリセットパルスを生成し、分周回路等を
リセットし、初期状態を決定する。
〔実施例〕
次に、本発明を実施例によって説明する。
第１図、第２図は本発明の一実施例である。第１図はリ
セット回路部分、第２図は発振器と分周器からなるシス
テムクロック発生回路部分である。
発振回路の分周器１０．１１を第３図の様にリセット入
力を持つものとし、発振回路９とリセット回路１０．１
１を接続した。
その結果、第４図の様にテスト状態（ＴＥＳＴ＝０）で
リセット入力（ＲＥＳＥＴ＝Ｏ）があると、ＴＳＲ８Ｔ
端子よりワンショットのリセットパルスが出力され、分
周器の出力が“１″から０”へ変化し、ＲＥＳＥＴ信号
の立ち下がりエツジで発振器の分周回路がリセットでき
る。
第５図は本発明の他の実施例である。
テスト状態であることを示すために、通常の使用状態で
は考えられない信号を入力（本実施例ではＷπ端子、π
π端子を同時にロウレベル“０”に設定）することによ
ってテストモードの端子のない半導体集積回路でも発振
器と分周回路とからなるシステムクロック発生回路をリ
セットし、クロックの初期状態を決定できる。
〔発明の効果〕
本発明では、半導体集積回路の分周回路をテスト時にリ
セットし初期値をユニークに決定できるため、システム
クロックとＬＳＩテスタの信号とのマツチングが容易に
実現し、発振器を有する半導体集積回路のテスト時間を
大幅に短縮できテスト時に必要なハードウェアおよびソ
フトウェアを簡略化できる効果がある。
【図面の簡単な説明】
第１図、第２図、第３図は本発明の半導体集積回路のリ
セット回路の第１の実施例で、第４図は第１の実施例の
タイミングチャート、第５図は他の実施例回路図である
。 １・・・・・・リセット入力、２・・・・・・テストモ
ード入力、３・・・・・・分周回路リセットパルス、４
・・・・・・発振器入力、訃・・・・・ＣＧ出力、６・
・・・・・分周器出力、７・・・・・・発振器出力、８
・・・・・・分周器入力、９・・・・・・分周器出力、
１０・・・・・・分周器リセット入力。 代理人　弁理士　　内　原　　　晋 ＴＥＳＴ（２） 革　１　面 頌器劫（１）　　　　　　　　。 茅　２　図 第　４　回 茅　！；　ゴ 第　３６Ｉ

Claims (1)

    【特許請求の範囲】
  1. システムクロック発生のための分周回路をテスト時にリ
    セットして初期値を決定させることを特徴とするリセッ
    ト回路。
JP64000672A 1989-01-04 1989-01-04 リセット回路 Expired - Fee Related JP2550689B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP64000672A JP2550689B2 (ja) 1989-01-04 1989-01-04 リセット回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP64000672A JP2550689B2 (ja) 1989-01-04 1989-01-04 リセット回路

Publications (2)

Publication Number Publication Date
JPH02180428A true JPH02180428A (ja) 1990-07-13
JP2550689B2 JP2550689B2 (ja) 1996-11-06

Family

ID=11480235

Family Applications (1)

Application Number Title Priority Date Filing Date
JP64000672A Expired - Fee Related JP2550689B2 (ja) 1989-01-04 1989-01-04 リセット回路

Country Status (1)

Country Link
JP (1) JP2550689B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04245314A (ja) * 1991-01-31 1992-09-01 Nec Corp システムクロック発生回路
KR100336753B1 (ko) * 1999-08-06 2002-05-16 박종섭 상태 클럭 발생기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089937A (ja) * 1983-10-24 1985-05-20 Nec Corp 集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089937A (ja) * 1983-10-24 1985-05-20 Nec Corp 集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04245314A (ja) * 1991-01-31 1992-09-01 Nec Corp システムクロック発生回路
KR100336753B1 (ko) * 1999-08-06 2002-05-16 박종섭 상태 클럭 발생기

Also Published As

Publication number Publication date
JP2550689B2 (ja) 1996-11-06

Similar Documents

Publication Publication Date Title
US4758737A (en) Clock generator circuit
JP3523362B2 (ja) クロック回路及びこれを用いたプロセッサ
JPH02180428A (ja) リセット回路
JPS60142282A (ja) 半導体集積回路
JP3124912B2 (ja) タイマ装置
US4980655A (en) D type flip-flop oscillator
JPH0348468B2 (ja)
JP2599759B2 (ja) フリップフロップテスト方式
JPS6246318A (ja) 発振回路を備えた論理集積回路
JPH0731628Y2 (ja) パルス発生回路
JP2002323938A (ja) 集積回路
JP2548357B2 (ja) マイクロコンピュータ
JPS61288259A (ja) マイクロコンピユ−タ
JP2543108B2 (ja) 同期パルス発生装置
JPH01236732A (ja) リセット回路
JP2723741B2 (ja) 半導体集積回路のクロック発生回路
JPH01187968A (ja) 半導体集積回路
JPH0376413A (ja) 半導体集積回路
JPH01185963A (ja) 半導体集積回路
JPS61123311A (ja) 半導体発振回路
JPS642247B2 (ja)
JPH0547128B2 (ja)
JPH0424888B2 (ja)
JPH02235124A (ja) 信号処理回路
JPH0326976A (ja) 半導体集積回路のテスト装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070822

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080822

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees