JPH0376413A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0376413A JPH0376413A JP1213555A JP21355589A JPH0376413A JP H0376413 A JPH0376413 A JP H0376413A JP 1213555 A JP1213555 A JP 1213555A JP 21355589 A JP21355589 A JP 21355589A JP H0376413 A JPH0376413 A JP H0376413A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- point
- noise removal
- noise elimination
- elimination circuit
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 16
- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 230000008030 elimination Effects 0.000 abstract 6
- 238000003379 elimination reaction Methods 0.000 abstract 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はノイズ除去回路を付加した発振回路において、
テスト時にはノイズ除去回路を通さずにテストが行える
半導体集積回路に関するものである。
テスト時にはノイズ除去回路を通さずにテストが行える
半導体集積回路に関するものである。
第３図は従来のノイズ除去回路内蔵型発振回路の回路図
である。図において、（１ａ）〜（１ｊ）はインバータ
、 （２ａ）はＮＯＲである。ノイズ除去回路はイン
バータ（ｌｅ）、（Ｉｆ）、（Ｉｇ）、（ｌｈ）とＮ０
Ｒ（２ａ）で構成されている。
である。図において、（１ａ）〜（１ｊ）はインバータ
、 （２ａ）はＮＯＲである。ノイズ除去回路はイン
バータ（ｌｅ）、（Ｉｆ）、（Ｉｇ）、（ｌｈ）とＮ０
Ｒ（２ａ）で構成されている。
次に動作について説明する。第４図はテスト時にテスタ
からＸＩＮ端子に与えられるクロック信号と、その時の
内部クロック信号φの波形を示している。テスト時には
ＸＩＮ端子よりクロック信号を入力しノイズ除去回路を
通って内部クロック信号φが出力されるが、この時、内
部ロック信号φの波形はノイズ除去回路を構成するイン
バータ（ｌｅ）。
からＸＩＮ端子に与えられるクロック信号と、その時の
内部クロック信号φの波形を示している。テスト時には
ＸＩＮ端子よりクロック信号を入力しノイズ除去回路を
通って内部クロック信号φが出力されるが、この時、内
部ロック信号φの波形はノイズ除去回路を構成するイン
バータ（ｌｅ）。
（Ｉｆ）、（Ｉｇ）、（ｌｈ）が持つ遅延量により、第
４図に示すようにＸＩＮ入力波形との間に多少のずれが
生ずる。
４図に示すようにＸＩＮ入力波形との間に多少のずれが
生ずる。
従来のノイズ除去回路内蔵型発振回路は上記のように構
成されていたので、回路テスト時にはテスタからのクロ
ック信号と内部り、ロック信号とにずれが生じ、このよ
うなずれが生じた状態では正常なテストが行えないため
に、このずれを補正する必要がある。従来はこれをソフ
トウェアで行っており、温度条件などで遅延量が変化し
た場合には、その度に遅延量を考慮しながらテストを行
わなければならないという問題点があった。
成されていたので、回路テスト時にはテスタからのクロ
ック信号と内部り、ロック信号とにずれが生じ、このよ
うなずれが生じた状態では正常なテストが行えないため
に、このずれを補正する必要がある。従来はこれをソフ
トウェアで行っており、温度条件などで遅延量が変化し
た場合には、その度に遅延量を考慮しながらテストを行
わなければならないという問題点があった。
本発明は上記のような問題点を解決するためになされた
もので、通常使用時とテスト時とでノイズ除去回路の０
Ｎ−ＯＦＦをハードウェアで行うための半導体集積回路
を得ることを目的とする。
もので、通常使用時とテスト時とでノイズ除去回路の０
Ｎ−ＯＦＦをハードウェアで行うための半導体集積回路
を得ることを目的とする。
本発明に係る半導体集積回路は、発振回路に内蔵してい
るノイズ除去回路の０Ｎ−ＯＦＦをハードウェアで切り
換えるための回路を付加したものである。
るノイズ除去回路の０Ｎ−ＯＦＦをハードウェアで切り
換えるための回路を付加したものである。
本発明における内蔵ノイズ除去回路は、切り換え回路か
らの信号により０Ｎ−ＯＦＦを行い、テスト時にはＯＦ
Ｆ状態でテストし、通常はＯＮ状態で使用する。
らの信号により０Ｎ−ＯＦＦを行い、テスト時にはＯＦ
Ｆ状態でテストし、通常はＯＮ状態で使用する。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例を示す半導体集積回路の回路
図である。図において、前記従来のものと同一部分また
は相当部分には同一符号を付しである。（２ｂ）はノイ
ズ除去回路を構成するＮＯＲである。
図である。図において、前記従来のものと同一部分また
は相当部分には同一符号を付しである。（２ｂ）はノイ
ズ除去回路を構成するＮＯＲである。
次に内蔵ノイズ除去回路の切り換え動作について説明す
る。ノイズ除去回路の切り換えは、 Ｎ０Ｒ（２ｂ）の
１つの入力であるＴＥ３信号によって行う。
る。ノイズ除去回路の切り換えは、 Ｎ０Ｒ（２ｂ）の
１つの入力であるＴＥ３信号によって行う。
ＴＥ３＝１とするとＮ０Ｒ（２ｂ）の出力点Ｂはθに固
定され点Ｃの状態により、Ｎ０Ｒ（２ａ）の出力点りの
状態が決定される。すなわち、ノイズ除去回路をＯＦＦ
にすることができる。また、ＴＥ３＝θとすると点Ｂは
点Ａからノイズ除去回路を通った信号の状態で決まり、
この時ノイズ除去回路をＯＮ した状態となる。
定され点Ｃの状態により、Ｎ０Ｒ（２ａ）の出力点りの
状態が決定される。すなわち、ノイズ除去回路をＯＦＦ
にすることができる。また、ＴＥ３＝θとすると点Ｂは
点Ａからノイズ除去回路を通った信号の状態で決まり、
この時ノイズ除去回路をＯＮ した状態となる。
ここで、ＴＥ３信号を得る方法を第２図に従って説明す
る。図において、 （３ａ）、（３ｂ）、（３ｃ）はイ
ンバータ、（４ａ）はＰチャネルトランジスタ、（５ａ
）はＮチャネルトランジスタである。ＶＤＤ ＝ ５Ｖ
と仮定した場合、点Ｅにθ■または５ｖの電圧を印
加すると、Ｐチャネルトランジスタ（４ａ）はＯＦＦ
。
る。図において、 （３ａ）、（３ｂ）、（３ｃ）はイ
ンバータ、（４ａ）はＰチャネルトランジスタ、（５ａ
）はＮチャネルトランジスタである。ＶＤＤ ＝ ５Ｖ
と仮定した場合、点Ｅにθ■または５ｖの電圧を印
加すると、Ｐチャネルトランジスタ（４ａ）はＯＦＦ
。
Ｎチャネルトランジスタ（５ａ）はＯＮＬ／て、ＴＥ３
はθレベルとなる。また、点Ｅに１２Ｖを印加すると、
Ｐチャネルトランジスタ（４ａ）はＯＮし、て、ＴＥ３
は１レベルとなる。すなわち、通常使用時は点Ｅの電圧
をθＶまたは５ｖとして用い、テスト時には、点Ｅに１
２Ｖを印加し、ノイズ除去回路をＯＦＦ Ｌ／てテスト
を行う。ただし、ノイズ除去回路自体のテストについて
は別の方法で行うものとする。
はθレベルとなる。また、点Ｅに１２Ｖを印加すると、
Ｐチャネルトランジスタ（４ａ）はＯＮし、て、ＴＥ３
は１レベルとなる。すなわち、通常使用時は点Ｅの電圧
をθＶまたは５ｖとして用い、テスト時には、点Ｅに１
２Ｖを印加し、ノイズ除去回路をＯＦＦ Ｌ／てテスト
を行う。ただし、ノイズ除去回路自体のテストについて
は別の方法で行うものとする。
以上のように本発明によれば１発振回路に内蔵されてい
るノイズ除去回路の０Ｎ−ＯＦＦ切り換え回路を備えた
ことにより、テスト時にプログラムで内部クロックとテ
スターからのクロックとのずれを補正するという不便さ
を解消することができる。
るノイズ除去回路の０Ｎ−ＯＦＦ切り換え回路を備えた
ことにより、テスト時にプログラムで内部クロックとテ
スターからのクロックとのずれを補正するという不便さ
を解消することができる。
第１図は本発明に係る半導体集積回路の一実施例を示す
回路図、第２図は内蔵のノイズ除去回路を０Ｎ−ＯＦＦ
する信号を得るための一実施例を示す回路図、第３図は
従来のノイズ除去回路内蔵発振回路の回路図、第４図は
テスト時における各クロック信号の波形図である。 図において、（ｌａ）〜（ｌｊ）・・・インバータ、（
２ａ）、 （２ｂ） ・・・ＮＯＲ、（３ａ） 〜（３
ｃ） ＝インバータ、 （４ａ）・・・Ｐチャネル形
トランジスタ、 （５ａ）・・・Ｎチャネルトランジ
スタ。 なお、図中、同一符号は同一または相当部分を示す。
回路図、第２図は内蔵のノイズ除去回路を０Ｎ−ＯＦＦ
する信号を得るための一実施例を示す回路図、第３図は
従来のノイズ除去回路内蔵発振回路の回路図、第４図は
テスト時における各クロック信号の波形図である。 図において、（ｌａ）〜（ｌｊ）・・・インバータ、（
２ａ）、 （２ｂ） ・・・ＮＯＲ、（３ａ） 〜（３
ｃ） ＝インバータ、 （４ａ）・・・Ｐチャネル形
トランジスタ、 （５ａ）・・・Ｎチャネルトランジ
スタ。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- ノイズ除去回路を付加したことによりテスタからのクロ
ックと内部クロックに遅延が生じていた発振回路におい
て、テスト時にはノイズ除去回路をＯＦＦし、ノーマル
時にはＯＮさせることにより、クロックの遅延をなくし
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213555A JPH0376413A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213555A JPH0376413A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376413A true JPH0376413A (ja) | 1991-04-02 |
Family
ID=16641147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213555A Pending JPH0376413A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376413A (ja) |
-
1989
- 1989-08-18 JP JP1213555A patent/JPH0376413A/ja active Pending
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