JP2000323965A - Ｃｒ発振回路及びそのテスト方法 - Google Patents
Ｃｒ発振回路及びそのテスト方法Info
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- JP2000323965A JP2000323965A JP11128051A JP12805199A JP2000323965A JP 2000323965 A JP2000323965 A JP 2000323965A JP 11128051 A JP11128051 A JP 11128051A JP 12805199 A JP12805199 A JP 12805199A JP 2000323965 A JP2000323965 A JP 2000323965A
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＲ発振回路を構成する複数の素子のそれぞ
れの特性を測定することでＣＲ発振回路のテストが可能
なＣＲ発振回路とそのテスト方法の提供。 【解決手段】 外部抵抗及び外部コンデンサが接続され
る第１及び第２の端子ＣＬ１，ＣＬ２と、第１の端子Ｃ
Ｌ１に接続される第１出力バッファ１１と、第２の端子
ＣＬ２に接続される第２出力バッファ１９と、第１出力
バッファ１１の出力を遅延する遅延回路２０と、第１出
力バッファの出力と遅延回路の出力を第１出力バッファ
に帰還するゲート回路２１と、外部から入力される制御
信号Ｓ１〜Ｓ４に基づいて各出力バッファ１１，１９の
状態を制御するための状態設定回路を備える。外部から
の制御信号Ｓ１〜Ｓ４に基づいて各出力バッファの状態
を変化設定し、その際における第１、第２の端子ＣＬ
１，ＣＬ２におけるリーク状態、電圧レベル、電圧レベ
ルの変化タイミングを測定してＣＲ発振回路の発振特性
を確認する。
れの特性を測定することでＣＲ発振回路のテストが可能
なＣＲ発振回路とそのテスト方法の提供。 【解決手段】 外部抵抗及び外部コンデンサが接続され
る第１及び第２の端子ＣＬ１，ＣＬ２と、第１の端子Ｃ
Ｌ１に接続される第１出力バッファ１１と、第２の端子
ＣＬ２に接続される第２出力バッファ１９と、第１出力
バッファ１１の出力を遅延する遅延回路２０と、第１出
力バッファの出力と遅延回路の出力を第１出力バッファ
に帰還するゲート回路２１と、外部から入力される制御
信号Ｓ１〜Ｓ４に基づいて各出力バッファ１１，１９の
状態を制御するための状態設定回路を備える。外部から
の制御信号Ｓ１〜Ｓ４に基づいて各出力バッファの状態
を変化設定し、その際における第１、第２の端子ＣＬ
１，ＣＬ２におけるリーク状態、電圧レベル、電圧レベ
ルの変化タイミングを測定してＣＲ発振回路の発振特性
を確認する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＲ発振回路に関
し、特にＣＲ発振回路を構成する複数の素子のそれぞれ
の特性を測定することで、ＣＲ発振回路の発振特性をテ
ストすることが可能なＣＲ発振回路とそのテスト方法に
関する。
し、特にＣＲ発振回路を構成する複数の素子のそれぞれ
の特性を測定することで、ＣＲ発振回路の発振特性をテ
ストすることが可能なＣＲ発振回路とそのテスト方法に
関する。
【０００２】
【従来の技術】シングルチップマイコンのテストとし
て、当該シングルチップマイコンに内蔵されているＣＲ
発振回路の良否を判定するためのテストが要求される。
図３は従来のＣＲ発振回路１Ａの回路図であり、端子Ｃ
Ｌ１に接続される外部コンデンサの出力バッファとして
のＰチャネルトランジスタＰ１とＮチャネルトランジス
タＮ１で構成される第１出力バッファ１１と、前記第１
出力バッファ１１の出力、すなわち端子ＣＬ１に接続さ
れる第１入力バッファ１２と、同じく第１出力バッファ
１１の出力に接続されたシュミットトリガ回路で構成さ
れる第２入力バッファ１３と、前記第２入力バッファ１
３の出力に直列接続された抵抗１４及びインバータ１５
と、これらに並列接続されたコンデンサ１６と、ＯＲゲ
ート１７とＡＮＤゲート１８で構成されて前記インバー
タ１５の出力と第１入力バッファ１２の出力で前記第１
バッファ１１のＰチャネルトランジスタＰ１とＮチャネ
ルトランジスタＮ１を動作させるゲート回路２１と、前
記インバータ１５の出力端に接続され、端子ＣＬ２に接
続される外部抵抗の出力バッファとしてのＰチャネルＭ
ＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタ
Ｎ２で構成される第２出力バッファ１９とで構成され
る。
て、当該シングルチップマイコンに内蔵されているＣＲ
発振回路の良否を判定するためのテストが要求される。
図３は従来のＣＲ発振回路１Ａの回路図であり、端子Ｃ
Ｌ１に接続される外部コンデンサの出力バッファとして
のＰチャネルトランジスタＰ１とＮチャネルトランジス
タＮ１で構成される第１出力バッファ１１と、前記第１
出力バッファ１１の出力、すなわち端子ＣＬ１に接続さ
れる第１入力バッファ１２と、同じく第１出力バッファ
１１の出力に接続されたシュミットトリガ回路で構成さ
れる第２入力バッファ１３と、前記第２入力バッファ１
３の出力に直列接続された抵抗１４及びインバータ１５
と、これらに並列接続されたコンデンサ１６と、ＯＲゲ
ート１７とＡＮＤゲート１８で構成されて前記インバー
タ１５の出力と第１入力バッファ１２の出力で前記第１
バッファ１１のＰチャネルトランジスタＰ１とＮチャネ
ルトランジスタＮ１を動作させるゲート回路２１と、前
記インバータ１５の出力端に接続され、端子ＣＬ２に接
続される外部抵抗の出力バッファとしてのＰチャネルＭ
ＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタ
Ｎ２で構成される第２出力バッファ１９とで構成され
る。
【０００３】このようなＣＲ発振回路１Ａの良否判定の
テストを行なう場合には、図４に示すように、前記ＣＲ
発振回路１Ａを内蔵しているシングルチップマイコン１
００Ａの外部に外部抵抗Ｒｘと外部コンデンサＣｘを接
続し、ＣＲ発振回路１Ａを実際に発振動作させて確認し
ている。この場合、ＣＲ発振回路１Ａでの発振の確認
は、予めシングルチップマイコン１００Ａに内蔵してい
る内部ＲＯＭ領域１１１にＣＲ発振回路１Ａをテストす
る為の命令プログラムを準備して、このプログラムをＣ
ＰＵ１１０により実行することでシングルチップマイコ
ン１００Ａの動作を確認している。このテスト方法の一
例として、前記シングルチップマイコン１００Ａ内に、
前記ＣＲ発振回路１Ａに加えて水晶発振回路１１２を設
けておき、リセット解除直後に水晶発振回路１１２から
生成させるクロックでシングルチップマイコン１００Ａ
を動作開始し、その後に、ＣＲ発振回路１Ａで生成され
るクロックからの動作に切り替え、その状態でのシング
ルチップマイコン１００Ａの動作を確認するテスト方法
も採用されている。
テストを行なう場合には、図４に示すように、前記ＣＲ
発振回路１Ａを内蔵しているシングルチップマイコン１
００Ａの外部に外部抵抗Ｒｘと外部コンデンサＣｘを接
続し、ＣＲ発振回路１Ａを実際に発振動作させて確認し
ている。この場合、ＣＲ発振回路１Ａでの発振の確認
は、予めシングルチップマイコン１００Ａに内蔵してい
る内部ＲＯＭ領域１１１にＣＲ発振回路１Ａをテストす
る為の命令プログラムを準備して、このプログラムをＣ
ＰＵ１１０により実行することでシングルチップマイコ
ン１００Ａの動作を確認している。このテスト方法の一
例として、前記シングルチップマイコン１００Ａ内に、
前記ＣＲ発振回路１Ａに加えて水晶発振回路１１２を設
けておき、リセット解除直後に水晶発振回路１１２から
生成させるクロックでシングルチップマイコン１００Ａ
を動作開始し、その後に、ＣＲ発振回路１Ａで生成され
るクロックからの動作に切り替え、その状態でのシング
ルチップマイコン１００Ａの動作を確認するテスト方法
も採用されている。
【０００４】
【発明が解決しようとする課題】このような従来のＣＲ
発振回路及びそのテスト方法では、ＣＲ発振回路を含む
シングルチップマイコン外部に外部抵抗と外部コンデン
サを接続し、かつＣＲ発振回路を実際に発振させている
ため、ユーザー使用に近い状態で測定するメリットがあ
る反面、外部抵抗と外部コンデンサを用意しなければな
らないという煩雑さがあるとともに、これら外部抵抗や
外部コンデンサなどの値のばらつきや接続状態の違い等
の測定環境によって発振特性が大きく変化してしまい、
安定かつ精度の高い測定が困難であり、信頼性の高いテ
ストが困難であるという問題がある。特に、外部抵抗及
び外部コンデンサに対応してＣＲ発振動作範囲内の特定
の条件での確認しかできず、動作周波数範囲や動作電圧
範囲の全ての条件でのテストを行うためには、複数の外
部抵抗と複数の外部コンデンサの切替えが可能なテスト
環境を準備する必要がある。また、ＣＲ発振回路の全体
のテストであるため、ＣＲ発振回路を構成する複数の素
子のそれぞれの特性を測定することができず、不良発生
時の解析が困難であるという問題もある。さらに、水晶
発振回路のクロックからＣＲ発振回路のクロックに切り
替える方法でのテストでは、切り替えに必要とされる時
間によってテスト時間が増大するという問題もある。
発振回路及びそのテスト方法では、ＣＲ発振回路を含む
シングルチップマイコン外部に外部抵抗と外部コンデン
サを接続し、かつＣＲ発振回路を実際に発振させている
ため、ユーザー使用に近い状態で測定するメリットがあ
る反面、外部抵抗と外部コンデンサを用意しなければな
らないという煩雑さがあるとともに、これら外部抵抗や
外部コンデンサなどの値のばらつきや接続状態の違い等
の測定環境によって発振特性が大きく変化してしまい、
安定かつ精度の高い測定が困難であり、信頼性の高いテ
ストが困難であるという問題がある。特に、外部抵抗及
び外部コンデンサに対応してＣＲ発振動作範囲内の特定
の条件での確認しかできず、動作周波数範囲や動作電圧
範囲の全ての条件でのテストを行うためには、複数の外
部抵抗と複数の外部コンデンサの切替えが可能なテスト
環境を準備する必要がある。また、ＣＲ発振回路の全体
のテストであるため、ＣＲ発振回路を構成する複数の素
子のそれぞれの特性を測定することができず、不良発生
時の解析が困難であるという問題もある。さらに、水晶
発振回路のクロックからＣＲ発振回路のクロックに切り
替える方法でのテストでは、切り替えに必要とされる時
間によってテスト時間が増大するという問題もある。
【０００５】本発明の目的は、外部抵抗や外部コンデン
サを必要とせず、しかも広い動作周波数範囲や動作電圧
範囲の条件でのテストが可能となり、さらにＣＲ発振回
路を構成する複数の素子のそれぞれの特性を測定するこ
とで不良発生時の解析を可能にしたＣＲ発振回路を提供
することにある。また、本発明の他の目的はテスト時間
の短縮が可能なＣＲ発振回路とそのテスト方法を提供す
ることにある。
サを必要とせず、しかも広い動作周波数範囲や動作電圧
範囲の条件でのテストが可能となり、さらにＣＲ発振回
路を構成する複数の素子のそれぞれの特性を測定するこ
とで不良発生時の解析を可能にしたＣＲ発振回路を提供
することにある。また、本発明の他の目的はテスト時間
の短縮が可能なＣＲ発振回路とそのテスト方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明のＣＲ発振回路
は、外部抵抗及び外部コンデンサが接続される第１及び
第２の端子と、前記第１の端子に接続されるＰチャネル
トランジスタとＮチャネルトランジスタで構成される第
１出力バッファと、前記第２の端子に接続されるＰチャ
ネルトランジスタとＮチャネルトランジスタで構成され
る第２出力バッファと、前記第１出力バッファの出力を
遅延する遅延回路と、前記第１出力バッファの出力と前
記遅延回路の出力を前記第１出力バッファに帰還するた
めのゲート回路と、外部から入力される制御信号に基づ
いて前記各出力バッファの状態を制御するための状態設
定回路を備えることを特徴とする。ここで、前記第１出
力バッファの状態設定回路は、第１のテスト信号、Ｐチ
ャネル制御信号、Ｎチャネル制御信号の各入力レベルに
基づいて、前記第１出力バッファを構成するＰチャネル
トランジスタとＮチャネルトランジスタをオン、オフ制
御するように構成する。また、前記第２出力バッファの
状態回路は、第２のテスト信号の入力レベルに基づい
て、前記第２出力バッファを構成する前記Ｐチャネルト
ランジスタとＮチャネルトランジスタをオン、オフ制御
するように構成する。
は、外部抵抗及び外部コンデンサが接続される第１及び
第２の端子と、前記第１の端子に接続されるＰチャネル
トランジスタとＮチャネルトランジスタで構成される第
１出力バッファと、前記第２の端子に接続されるＰチャ
ネルトランジスタとＮチャネルトランジスタで構成され
る第２出力バッファと、前記第１出力バッファの出力を
遅延する遅延回路と、前記第１出力バッファの出力と前
記遅延回路の出力を前記第１出力バッファに帰還するた
めのゲート回路と、外部から入力される制御信号に基づ
いて前記各出力バッファの状態を制御するための状態設
定回路を備えることを特徴とする。ここで、前記第１出
力バッファの状態設定回路は、第１のテスト信号、Ｐチ
ャネル制御信号、Ｎチャネル制御信号の各入力レベルに
基づいて、前記第１出力バッファを構成するＰチャネル
トランジスタとＮチャネルトランジスタをオン、オフ制
御するように構成する。また、前記第２出力バッファの
状態回路は、第２のテスト信号の入力レベルに基づい
て、前記第２出力バッファを構成する前記Ｐチャネルト
ランジスタとＮチャネルトランジスタをオン、オフ制御
するように構成する。
【０００７】また、本発明のテスト方法は、外部抵抗及
び外部コンデンサが接続される第１及び第２の端子と、
前記第１の端子に接続されるＰチャネルトランジスタと
Ｎチャネルトランジスタで構成される第１出力バッファ
と、前記第２の端子に接続されるＰチャネルトランジス
タとＮチャネルトランジスタで構成される第２出力バッ
ファとを備えるＣＲ発振回路において、外部から入力す
る制御信号に基づいて前記各出力バッファの状態を変化
設定し、かつその際における前記第１及び第２の端子に
おけるリーク状態、電圧レベル、前記電圧レベルの変化
タイミングの少なくとも一つを測定して前記ＣＲ発振回
路の発振特性を確認することを特徴とする。
び外部コンデンサが接続される第１及び第２の端子と、
前記第１の端子に接続されるＰチャネルトランジスタと
Ｎチャネルトランジスタで構成される第１出力バッファ
と、前記第２の端子に接続されるＰチャネルトランジス
タとＮチャネルトランジスタで構成される第２出力バッ
ファとを備えるＣＲ発振回路において、外部から入力す
る制御信号に基づいて前記各出力バッファの状態を変化
設定し、かつその際における前記第１及び第２の端子に
おけるリーク状態、電圧レベル、前記電圧レベルの変化
タイミングの少なくとも一つを測定して前記ＣＲ発振回
路の発振特性を確認することを特徴とする。
【０００８】本発明では、従来のＣＲ発振回路では測定
する事の出来なかった第１及び第２の端子の端子リーク
電流、第１出力バッファの出力電圧特性といったＣＲ発
振回路を構成する各素子の特性を測定する事が可能とな
り、測定した各素子の特性とＣＲ発振回路の発振特性の
相関を取る事によって、ＣＲ発振回路に外部抵抗や外部
コンデンサを接続することなく、すなわち、外部抵抗と
外部コンデンサの値のバラツキや接続状態等の外部要因
に影響される事なく、動作範囲内での発振特性を確認す
る事が可能となる。また、本発明では、従来のテスト方
法のように、水晶発振回路とＣＲ発振回路の２つのクロ
ック生成回路を持ち、リセット解除直後に水晶発振回路
から生成させるクロックで動作開始し、その後にＣＲ発
振回路で生成させるクロックからの動作に切り替える必
要がなく、従来のテスト方法に対してテスト時間の短縮
を行なう事が可能となる。
する事の出来なかった第１及び第２の端子の端子リーク
電流、第１出力バッファの出力電圧特性といったＣＲ発
振回路を構成する各素子の特性を測定する事が可能とな
り、測定した各素子の特性とＣＲ発振回路の発振特性の
相関を取る事によって、ＣＲ発振回路に外部抵抗や外部
コンデンサを接続することなく、すなわち、外部抵抗と
外部コンデンサの値のバラツキや接続状態等の外部要因
に影響される事なく、動作範囲内での発振特性を確認す
る事が可能となる。また、本発明では、従来のテスト方
法のように、水晶発振回路とＣＲ発振回路の２つのクロ
ック生成回路を持ち、リセット解除直後に水晶発振回路
から生成させるクロックで動作開始し、その後にＣＲ発
振回路で生成させるクロックからの動作に切り替える必
要がなく、従来のテスト方法に対してテスト時間の短縮
を行なう事が可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明のＣＲ発振回路の回
路図であり、図２は図１のＣＲ発振回路１を内蔵するシ
ングルチップマイコン１００のブロック回路構成図であ
る。図１のＣＲ発振回路１は、その基本回路構成は図３
に示した従来のＣＲ発振回路１Ａと同じである。すなわ
ち、出力端が端子ＣＬ１に接続される外部コンデンサＣ
ｘの出力バッファとしてのＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１で構成される第１出力バ
ッファ１１と、前記第１出力バッファ１１の出力端、す
なわち前記端子ＣＬ１に接続される第１入力バッファ１
２と、同じく前記第１出力バッファ１１の出力に接続さ
れたシュミットトリガ回路で構成される第２入力バッフ
ァ１３と、前記第２入力バッファの出力に直列接続され
た抵抗１４及びインバータ１５と、これらに並列接続さ
れたコンデンサ１６と、前記インバータ１５の出力で前
記第１出力バッファ１１のＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１を動作させるＯＲゲート
１７及びＡＮＤゲート１８と、前記インバータ１５の出
力端に接続され、端子ＣＬ２に接続される外部抵抗Ｒｘ
の出力バッファとしてのＰチャネルＭＯＳトランジスタ
Ｐ２とＮチャネルＭＯＳトランジスタＮ２で構成される
第２出力バッファ１９とを備えている。ここで、前記第
２入力バッファ１３、抵抗１４、コンデンサ１６、イン
バータ１５は遅延回路２０を構成し、前記ＯＲゲート１
７とＡＮＤゲート１８はゲート回路２１を構成してい
る。また、前記ゲート回路２１の前記ＯＲゲート１７は
前記インバータ１５から出力される遅延信号と前記第１
入力バッァ１２の出力との論理積をとって前記Ｐチャネ
ルトランジスタＰ１のゲート入力信号とし、前記ＡＮＤ
ゲート１８は論理和をとって前記Ｎチャネルトランジス
タＮ１のゲート入力信号としている。
参照して説明する。図１は、本発明のＣＲ発振回路の回
路図であり、図２は図１のＣＲ発振回路１を内蔵するシ
ングルチップマイコン１００のブロック回路構成図であ
る。図１のＣＲ発振回路１は、その基本回路構成は図３
に示した従来のＣＲ発振回路１Ａと同じである。すなわ
ち、出力端が端子ＣＬ１に接続される外部コンデンサＣ
ｘの出力バッファとしてのＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１で構成される第１出力バ
ッファ１１と、前記第１出力バッファ１１の出力端、す
なわち前記端子ＣＬ１に接続される第１入力バッファ１
２と、同じく前記第１出力バッファ１１の出力に接続さ
れたシュミットトリガ回路で構成される第２入力バッフ
ァ１３と、前記第２入力バッファの出力に直列接続され
た抵抗１４及びインバータ１５と、これらに並列接続さ
れたコンデンサ１６と、前記インバータ１５の出力で前
記第１出力バッファ１１のＰチャネルトランジスタＰ１
とＮチャネルトランジスタＮ１を動作させるＯＲゲート
１７及びＡＮＤゲート１８と、前記インバータ１５の出
力端に接続され、端子ＣＬ２に接続される外部抵抗Ｒｘ
の出力バッファとしてのＰチャネルＭＯＳトランジスタ
Ｐ２とＮチャネルＭＯＳトランジスタＮ２で構成される
第２出力バッファ１９とを備えている。ここで、前記第
２入力バッファ１３、抵抗１４、コンデンサ１６、イン
バータ１５は遅延回路２０を構成し、前記ＯＲゲート１
７とＡＮＤゲート１８はゲート回路２１を構成してい
る。また、前記ゲート回路２１の前記ＯＲゲート１７は
前記インバータ１５から出力される遅延信号と前記第１
入力バッァ１２の出力との論理積をとって前記Ｐチャネ
ルトランジスタＰ１のゲート入力信号とし、前記ＡＮＤ
ゲート１８は論理和をとって前記Ｎチャネルトランジス
タＮ１のゲート入力信号としている。
【００１０】このようなＣＲ発振回路に対し、本発明で
は、前記第１出力バッファ１１と前記ゲート回路２１と
の間に、複数個のＡＮＤゲート２２〜２５とＯＲ回路２
６，２７で構成されるマルチプレクサ回路２８が介挿さ
れており、前記ゲート回路２１から出力される制御信号
と、新たに設けたＰチャネル制御信号端子Ｔ１、Ｎチャ
ネル制御信号端子Ｔ２、ＴＥＳＴ１信号端子Ｔ３からの
各制御信号を選択して前記第１出力バッファ１１のＰチ
ャネルトランジスタＰ１とＮチャネルトランジスタＮ１
に入力するように構成される。また、前記各トランジス
タＰ１，Ｎ１のゲートにはＰゲート信号端子Ｔ５とＮゲ
ート信号端子Ｔ６が接続される。さらに、前記第２出力
バッファ１９のＰチャネルトランジスタＰ２とＮチャネ
ルトランジスタＮ２のゲートと前記インバータ１５の出
力との間に、ＡＮＤゲート２９、ＯＲゲート３０、イン
バータ３１，３２で構成される３ステートバッファ回路
３３を接続し、新たに設けたＴＥＳＴ２信号端子Ｔ４か
らのＴＥＳＴ２信号Ｓ４をインバータ３４を通して入力
し、前記インバータ１５の出力を選択して前記第２出力
バッファ１９の各トランジスタＰ２，Ｎ２の入力とする
ように構成される。
は、前記第１出力バッファ１１と前記ゲート回路２１と
の間に、複数個のＡＮＤゲート２２〜２５とＯＲ回路２
６，２７で構成されるマルチプレクサ回路２８が介挿さ
れており、前記ゲート回路２１から出力される制御信号
と、新たに設けたＰチャネル制御信号端子Ｔ１、Ｎチャ
ネル制御信号端子Ｔ２、ＴＥＳＴ１信号端子Ｔ３からの
各制御信号を選択して前記第１出力バッファ１１のＰチ
ャネルトランジスタＰ１とＮチャネルトランジスタＮ１
に入力するように構成される。また、前記各トランジス
タＰ１，Ｎ１のゲートにはＰゲート信号端子Ｔ５とＮゲ
ート信号端子Ｔ６が接続される。さらに、前記第２出力
バッファ１９のＰチャネルトランジスタＰ２とＮチャネ
ルトランジスタＮ２のゲートと前記インバータ１５の出
力との間に、ＡＮＤゲート２９、ＯＲゲート３０、イン
バータ３１，３２で構成される３ステートバッファ回路
３３を接続し、新たに設けたＴＥＳＴ２信号端子Ｔ４か
らのＴＥＳＴ２信号Ｓ４をインバータ３４を通して入力
し、前記インバータ１５の出力を選択して前記第２出力
バッファ１９の各トランジスタＰ２，Ｎ２の入力とする
ように構成される。
【００１１】ここで、前記ＴＥＳＴ１信号端子Ｔ３から
入力されるＴＥＳＴ１信号Ｓ１は、前記第１出力バッフ
ァ１１のゲート入力信号を選択する前記マルチプレクサ
回路２８の制御信号であり、Ｐチャネル制御信号端子Ｔ
１とＮチャネル制御信号端子Ｔ２から入力される各制御
信号Ｓ２，Ｓ３はそれぞれテスト時の第１出力バッファ
１１のＰチャネルゲート入力信号、Ｎチャネルゲート入
力信号である。さらに、前記Ｐゲート信号端子Ｔ５とＮ
ゲート信号端子Ｔ６は、第１出力バッファ１１のＰチャ
ネルトランジスタＰ１とＮチャネルトランジスタＮ１に
入力されるゲート信号Ｓ５，Ｓ６を、外部に出力させる
ための端子である。
入力されるＴＥＳＴ１信号Ｓ１は、前記第１出力バッフ
ァ１１のゲート入力信号を選択する前記マルチプレクサ
回路２８の制御信号であり、Ｐチャネル制御信号端子Ｔ
１とＮチャネル制御信号端子Ｔ２から入力される各制御
信号Ｓ２，Ｓ３はそれぞれテスト時の第１出力バッファ
１１のＰチャネルゲート入力信号、Ｎチャネルゲート入
力信号である。さらに、前記Ｐゲート信号端子Ｔ５とＮ
ゲート信号端子Ｔ６は、第１出力バッファ１１のＰチャ
ネルトランジスタＰ１とＮチャネルトランジスタＮ１に
入力されるゲート信号Ｓ５，Ｓ６を、外部に出力させる
ための端子である。
【００１２】以上の構成のＣＲ発振回路は、図２に示す
ように、シングルチップマイコン１００に内蔵され、前
記ＣＬ１端子とＣＬ２端子の間には外部抵抗Ｒｘが接続
され、ＣＬ１端子とＧＮＤ（０Ｖ）の間に外部コンデン
サＣｘが接続され、電源電圧が印加されることにより発
振動作が行われる。また、前記シングルチップマイコン
１００内では、前記各端子Ｔ１〜Ｔ６のうち、Ｐチャネ
ル制御信号端子Ｔ１、Ｎチャネル制御信号端子Ｔ２、Ｔ
ＥＳＴ１信号端子Ｔ３、ＴＥＳＴ２信号端子Ｔ４はそれ
ぞれ制御レジスタ１０１に接続され、図外のＣＰＵ命令
によって任意の値が設定され、各端子に前記各信号Ｓ１
〜Ｓ４が入力される。また、前記Ｐゲート信号端子Ｔ５
とＮゲート信号端子Ｔ６は出力バッファに接続され、前
記シングルチップマイコン１００のＰゲート出力端子１
０３とＮゲート出力端子１０４にそれぞれ前記ＣＲ発振
回路１の第１出力バッファ１１のＰチャネルトランジス
タＰ１とＮチャネルトランジスタＮ１の各ゲート入力信
号を出力する。
ように、シングルチップマイコン１００に内蔵され、前
記ＣＬ１端子とＣＬ２端子の間には外部抵抗Ｒｘが接続
され、ＣＬ１端子とＧＮＤ（０Ｖ）の間に外部コンデン
サＣｘが接続され、電源電圧が印加されることにより発
振動作が行われる。また、前記シングルチップマイコン
１００内では、前記各端子Ｔ１〜Ｔ６のうち、Ｐチャネ
ル制御信号端子Ｔ１、Ｎチャネル制御信号端子Ｔ２、Ｔ
ＥＳＴ１信号端子Ｔ３、ＴＥＳＴ２信号端子Ｔ４はそれ
ぞれ制御レジスタ１０１に接続され、図外のＣＰＵ命令
によって任意の値が設定され、各端子に前記各信号Ｓ１
〜Ｓ４が入力される。また、前記Ｐゲート信号端子Ｔ５
とＮゲート信号端子Ｔ６は出力バッファに接続され、前
記シングルチップマイコン１００のＰゲート出力端子１
０３とＮゲート出力端子１０４にそれぞれ前記ＣＲ発振
回路１の第１出力バッファ１１のＰチャネルトランジス
タＰ１とＮチャネルトランジスタＮ１の各ゲート入力信
号を出力する。
【００１３】次に、以上の構成のＣＲ発振回路１のテス
ト方法について説明する。なお、テスト時には、図２に
示したシングルチップマイコン１００に対してテストを
行うが、その際には、外部抵抗Ｒｘと外部コンデンサＣ
ｘはそれぞれ端子ＣＬ１，ＣＬ２から取り外した状態で
行う。そして、本発明では以下の項目の特性の測定を行
うことで、ＣＲ発振回路１を構成する各回路の特性に異
常ないことを確認する。 （１）ＣＬ１端子の端子リーク電流測定 （２）ＣＬ２端子の端子リーク電流測定 （３）ＣＬ１側出力バッファのハイレベル出力電圧、ロ
ウレベル出力電圧 （４）ＣＬ２側出力バッファのハイレベル出力電圧、ロ
ウレベル出力電圧 （５）ＣＲ発振回路内の遅延回路の遅延値 これら（１）〜（５）の特性を測定し、実際の発振特性
との相関を確認する事で、本ＣＲ発振回路が所望の規格
で発振する事を保証する。各項目の測定は、次のように
行なう。
ト方法について説明する。なお、テスト時には、図２に
示したシングルチップマイコン１００に対してテストを
行うが、その際には、外部抵抗Ｒｘと外部コンデンサＣ
ｘはそれぞれ端子ＣＬ１，ＣＬ２から取り外した状態で
行う。そして、本発明では以下の項目の特性の測定を行
うことで、ＣＲ発振回路１を構成する各回路の特性に異
常ないことを確認する。 （１）ＣＬ１端子の端子リーク電流測定 （２）ＣＬ２端子の端子リーク電流測定 （３）ＣＬ１側出力バッファのハイレベル出力電圧、ロ
ウレベル出力電圧 （４）ＣＬ２側出力バッファのハイレベル出力電圧、ロ
ウレベル出力電圧 （５）ＣＲ発振回路内の遅延回路の遅延値 これら（１）〜（５）の特性を測定し、実際の発振特性
との相関を確認する事で、本ＣＲ発振回路が所望の規格
で発振する事を保証する。各項目の測定は、次のように
行なう。
【００１４】（１）ＣＬ１端子の端子リーク電流測定 ＴＥＳＴ１信号端子Ｔ１に入力されるＴＥＳＴ１信号Ｓ
１と、Ｐチャネル制御信号端子Ｔ２に入力されるＰチャ
ネル制御信号Ｓ２をＶＤＤレベル、Ｎチャネル制御信号
端子Ｔ３に入力されるＮチャネル制御信号Ｓ３をＧＮＤ
レベルに固定し、第１出力バッファ１１を出力をハイ・
インピーダンス状態にして、ＣＬ１端子をＶＤＤレベ
ル、ＧＮＤレベルに固定して端子リークを測定する。こ
の測定により第１出力バッファ１１、第１入力バッファ
１２、第２入力バッファ１３を構成する各トランジスタ
Ｐ１，Ｎ１のオフリーク電流が測定できる。
１と、Ｐチャネル制御信号端子Ｔ２に入力されるＰチャ
ネル制御信号Ｓ２をＶＤＤレベル、Ｎチャネル制御信号
端子Ｔ３に入力されるＮチャネル制御信号Ｓ３をＧＮＤ
レベルに固定し、第１出力バッファ１１を出力をハイ・
インピーダンス状態にして、ＣＬ１端子をＶＤＤレベ
ル、ＧＮＤレベルに固定して端子リークを測定する。こ
の測定により第１出力バッファ１１、第１入力バッファ
１２、第２入力バッファ１３を構成する各トランジスタ
Ｐ１，Ｎ１のオフリーク電流が測定できる。
【００１５】（２）ＣＬ２端子の端子リーク電流測定 ＴＥＳＴ２信号Ｓ４をＶＤＤレベルに固定し、第２出力
バッファ１９の出力をハイ・インピーダンス状態にし、
ＣＬ２端子をＶＤＤレベル、ＧＮＤレベルに固定して端
子リークを測定する。この測定により第２出力バッファ
１９を構成するトラジスタＰ２，Ｎ２のオフリーク電流
を測定する事ができる。
バッファ１９の出力をハイ・インピーダンス状態にし、
ＣＬ２端子をＶＤＤレベル、ＧＮＤレベルに固定して端
子リークを測定する。この測定により第２出力バッファ
１９を構成するトラジスタＰ２，Ｎ２のオフリーク電流
を測定する事ができる。
【００１６】（３）ＣＬ１側出力バッファのハイレベル
出力電圧、ロウレベル出力電圧 ＴＥＳＴ１信号Ｓ１をＶＤＤレベル、Ｐチャネル制御信
号Ｓ２とＮチャネル制御信号Ｓ３をＧＮＤレベルに固定
する事によって、第１出力バッファ１１のＰチャネルト
ランジスタＰ１をＯＮ状態、ＮチャネルトランジスタＮ
１をＯＦＦ状態にし、ＣＬ１端子のハイレベル出力電圧
を測定する。また、ＴＥＳＴ１信号Ｓ１とＰチャネル制
御信号Ｓ２及びＮチャネル制御信号Ｓ３をＶＤＤレベル
に固定する事によって、第１出力バッファ１１のＮチャ
ネルトランジスタＮ１をＯＮ状態、Ｐチャネルトランジ
スタＰ１をＯＦＦ状態にし、ＣＬ１端子のロウレベル出
力電圧を測定する。
出力電圧、ロウレベル出力電圧 ＴＥＳＴ１信号Ｓ１をＶＤＤレベル、Ｐチャネル制御信
号Ｓ２とＮチャネル制御信号Ｓ３をＧＮＤレベルに固定
する事によって、第１出力バッファ１１のＰチャネルト
ランジスタＰ１をＯＮ状態、ＮチャネルトランジスタＮ
１をＯＦＦ状態にし、ＣＬ１端子のハイレベル出力電圧
を測定する。また、ＴＥＳＴ１信号Ｓ１とＰチャネル制
御信号Ｓ２及びＮチャネル制御信号Ｓ３をＶＤＤレベル
に固定する事によって、第１出力バッファ１１のＮチャ
ネルトランジスタＮ１をＯＮ状態、Ｐチャネルトランジ
スタＰ１をＯＦＦ状態にし、ＣＬ１端子のロウレベル出
力電圧を測定する。
【００１７】（４）ＣＬ２側出力バッファのハイレベル
出力電圧、ロウレベル出力電圧 前記（１）の場合と同様に、第１出力バッファ１１をハ
イ・インピーダンス状態にし、ＴＥＳＴ２信号Ｓ４をＧ
ＮＤレベルに固定し、ＣＬ１端子にＧＮＤレベルを印加
する事により、第２出力バッファ１９のＰチャネルトラ
ンジスタＰ２をＯＮ状態、ＮチャネルトランジスタＮ２
をＯＦＦ状態にし、ＣＬ２端子のハイレベル出力電圧を
測定する。同様に第１出力バッファ１１をハイ・インピ
ーダンス状態にし、ＣＬ１端子にＶＤＤレベルを印加す
る事により第２出力バッファ１９のＰチャネルトランジ
スタＰ２をＯＦＦ状態、ＮチャネルトランジスタＮ２を
ＯＮ状態にしＣＬ２端子のロウレベル出力電圧を測定す
る。
出力電圧、ロウレベル出力電圧 前記（１）の場合と同様に、第１出力バッファ１１をハ
イ・インピーダンス状態にし、ＴＥＳＴ２信号Ｓ４をＧ
ＮＤレベルに固定し、ＣＬ１端子にＧＮＤレベルを印加
する事により、第２出力バッファ１９のＰチャネルトラ
ンジスタＰ２をＯＮ状態、ＮチャネルトランジスタＮ２
をＯＦＦ状態にし、ＣＬ２端子のハイレベル出力電圧を
測定する。同様に第１出力バッファ１１をハイ・インピ
ーダンス状態にし、ＣＬ１端子にＶＤＤレベルを印加す
る事により第２出力バッファ１９のＰチャネルトランジ
スタＰ２をＯＦＦ状態、ＮチャネルトランジスタＮ２を
ＯＮ状態にしＣＬ２端子のロウレベル出力電圧を測定す
る。
【００１８】（５）ＣＲ発振回路内の遅延回路の遅延値 ＴＥＳＴ１信号Ｓ１をＧＮＤレベルに固定し、ＣＬ１端
子よりクロックとなる矩形波を入力する。クロックがハ
イレベルからロウレベルに変化する際、第１出力バッフ
ァ１１のＰチャネルトランジスタＰ１のゲート入力信号
は、元クロックよりもハイレベルからロウレベルの変化
がＣＬ１入力の遅延信号分遅れる。またクロックがロウ
レベルからハイレベルに変化する際、第１出力バッファ
１１のＮチャネルトランジスタＮ１のゲート入力信号
は、同様に元クロックよりもＣＬ１入力の遅延信号分遅
れる。これらの遅延信号をＰゲート信号端子Ｔ５とＮゲ
ート信号端子Ｔ６からシングルチップマイコン１００の
出力バッファ１０２に出力し、Ｐゲート出力端子１０３
とＮゲート出力端子１０４においてその変化点を観測す
る事により遅延値を測定する事ができる。ただしこの
際、配線遅延や遅延回路以外の素子遅延を考慮する必要
がある。
子よりクロックとなる矩形波を入力する。クロックがハ
イレベルからロウレベルに変化する際、第１出力バッフ
ァ１１のＰチャネルトランジスタＰ１のゲート入力信号
は、元クロックよりもハイレベルからロウレベルの変化
がＣＬ１入力の遅延信号分遅れる。またクロックがロウ
レベルからハイレベルに変化する際、第１出力バッファ
１１のＮチャネルトランジスタＮ１のゲート入力信号
は、同様に元クロックよりもＣＬ１入力の遅延信号分遅
れる。これらの遅延信号をＰゲート信号端子Ｔ５とＮゲ
ート信号端子Ｔ６からシングルチップマイコン１００の
出力バッファ１０２に出力し、Ｐゲート出力端子１０３
とＮゲート出力端子１０４においてその変化点を観測す
る事により遅延値を測定する事ができる。ただしこの
際、配線遅延や遅延回路以外の素子遅延を考慮する必要
がある。
【００１９】このように、本発明のＣＲ発振回路では、
ＣＲ発振回路のテスト法として、従来のＣＲ発振回路で
は測定する事の出来なかったＣＬ１端子とＣＬ２端子の
端子リーク電流、第１出力バッファの出力電圧特性とい
ったＣＲ発振回路を構成する各素子の特性を測定する事
が出来る。したがって、測定した各素子の特性とＣＲ発
振回路の発振特性の相関を取る事によって、ＣＲ発振回
路に外部抵抗や外部コンデンサを接続することなく、す
なわち、外部抵抗と外部コンデンサの値のバラツキや接
続状態等の外部要因に影響される事なく、動作範囲内で
の発振特性を確認する事ができる。
ＣＲ発振回路のテスト法として、従来のＣＲ発振回路で
は測定する事の出来なかったＣＬ１端子とＣＬ２端子の
端子リーク電流、第１出力バッファの出力電圧特性とい
ったＣＲ発振回路を構成する各素子の特性を測定する事
が出来る。したがって、測定した各素子の特性とＣＲ発
振回路の発振特性の相関を取る事によって、ＣＲ発振回
路に外部抵抗や外部コンデンサを接続することなく、す
なわち、外部抵抗と外部コンデンサの値のバラツキや接
続状態等の外部要因に影響される事なく、動作範囲内で
の発振特性を確認する事ができる。
【００２０】また、本発明では、従来のテスト方法のよ
うに、水晶発振回路とＣＲ発振回路の２つのクロック生
成回路を持ち、リセット解除直後に水晶発振回路から生
成させるクロックで動作開始し、その後にＣＲ発振回路
で生成させるクロックからの動作に切り替える必要がな
いため、従来のテスト方法に対してテスト時間の短縮を
行なう事ができる。例えば、水晶発振回路の発振安定時
間が０．１秒で、ＣＲ発振回路が数十ＫＨｚで動作する
発振回路の場合、実際のＣＲ発振回路の発振を確認する
動作測定時間は約２０ｍ秒の為、一回のテスト時間とし
ては約０．１２秒となり、このテストをＣＲ発振回路の
動作電源電圧の上限と下限で測定する必要がある為、総
テスト時間は約０．２４秒となる。これに対し、本発明
では、各素子の特性を測定するテスト時間が約２０ｍ秒
で、全項目測定した場合のテスト時間は約０．１秒とな
る為に、約０．１４秒のテスト時間短縮となる。
うに、水晶発振回路とＣＲ発振回路の２つのクロック生
成回路を持ち、リセット解除直後に水晶発振回路から生
成させるクロックで動作開始し、その後にＣＲ発振回路
で生成させるクロックからの動作に切り替える必要がな
いため、従来のテスト方法に対してテスト時間の短縮を
行なう事ができる。例えば、水晶発振回路の発振安定時
間が０．１秒で、ＣＲ発振回路が数十ＫＨｚで動作する
発振回路の場合、実際のＣＲ発振回路の発振を確認する
動作測定時間は約２０ｍ秒の為、一回のテスト時間とし
ては約０．１２秒となり、このテストをＣＲ発振回路の
動作電源電圧の上限と下限で測定する必要がある為、総
テスト時間は約０．２４秒となる。これに対し、本発明
では、各素子の特性を測定するテスト時間が約２０ｍ秒
で、全項目測定した場合のテスト時間は約０．１秒とな
る為に、約０．１４秒のテスト時間短縮となる。
【００２１】
【発明の効果】以上説明したように本発明は、外部から
入力する制御信号に基づいてＣＲ発振回路の第１及び第
２の端子のそれぞれの出力バッファの状態を変化設定
し、かつその際における第１及び第２の端子におけるリ
ーク状態、電圧レベル、電圧レベルの変化タイミングを
測定して前記ＣＲ発振回路の発振特性を確認することに
より、外部抵抗や外部コンデンサを必要とせず、しかも
広い動作周波数範囲や動作電圧範囲の条件でのテストが
可能となり、さらにＣＲ発振回路を構成する複数の素子
のそれぞれの特性を測定することで不良発生時の解析を
可能にすることができる。また、水晶発振回路のクロッ
クとの切り替えも不要となり、テスト時間の短縮が可能
となる。
入力する制御信号に基づいてＣＲ発振回路の第１及び第
２の端子のそれぞれの出力バッファの状態を変化設定
し、かつその際における第１及び第２の端子におけるリ
ーク状態、電圧レベル、電圧レベルの変化タイミングを
測定して前記ＣＲ発振回路の発振特性を確認することに
より、外部抵抗や外部コンデンサを必要とせず、しかも
広い動作周波数範囲や動作電圧範囲の条件でのテストが
可能となり、さらにＣＲ発振回路を構成する複数の素子
のそれぞれの特性を測定することで不良発生時の解析を
可能にすることができる。また、水晶発振回路のクロッ
クとの切り替えも不要となり、テスト時間の短縮が可能
となる。
【図１】本発明のＣＲ発振回路の一実施形態の回路図で
ある。
ある。
【図２】図１のＣＲ発振回路を内蔵したシングルチップ
マイコンのブロック構成図である。
マイコンのブロック構成図である。
【図３】従来のＣＲ発振回路の一例の回路図である。
【図４】図３のＣＲ発振回路を内蔵したシングルチップ
マイコンの一例のブロック構成図である。
マイコンの一例のブロック構成図である。
１１ 第１出力バッファ １２ 第１入力バッファ １３ 第２入力バッファ １４ 抵抗 １５ インバータ １６ コンデンサ １７ ＯＲゲート １８ ＡＮＤゲート １９ 第２出力バッファ ２０ 遅延回路 ２１ ゲート回路 ２２〜２５ ＡＮＤゲート ２６，２７ ＯＲゲート ２８ マルチプレクサ回路 ２９ ＡＮＤゲート ３０ ＯＲゲート ３１，３２，３４ インバータ ３３ ３ステートバッファ回路 １００ シングルチップマイコン １０１ 制御レジスタ １０２ 出力バッファ １０３ Ｐゲート出力端子 １０４ Ｎゲート出力端子 ＣＬ１，ＣＬ２，Ｔ１〜Ｔ６ 端子
Claims (5)
- 【請求項１】 外部抵抗及び外部コンデンサが接続され
る第１及び第２の端子と、前記第１の端子に接続される
ＰチャネルトランジスタとＮチャネルトランジスタで構
成される第１出力バッファと、前記第２の端子に接続さ
れるＰチャネルトランジスタとＮチャネルトランジスタ
で構成される第２出力バッファと、前記第１出力バッフ
ァの出力を遅延する遅延回路と、前記第１出力バッファ
の出力と前記遅延回路の出力を前記第１出力バッファに
帰還するためのゲート回路とを備えるＣＲ発振回路にお
いて、外部から入力される制御信号に基づいて前記各出
力バッファの状態を設定するための状態設定回路を備え
ることを特徴とするＣＲ発振回路。 - 【請求項２】 前記第１出力バッファの状態設定回路
は、第１のテスト信号、Ｐチャネル制御信号、Ｎチャネ
ル制御信号の各入力レベルに基づいて、前記第１出力バ
ッファを構成する前記Ｐチャネルトランジスタ及び前記
Ｎチャネルトランジスタをオン、オフ制御するように構
成したことを特徴とする請求項１に記載のＣＲ発振回
路。 - 【請求項３】 前記第２出力バッファの状態回路は、第
２のテスト信号の入力レベルに基づいて、前記第２出力
バッファを構成する前記Ｐチャネルトランジスタ及び前
記Ｎチャネルトランジスタをオン、オフ制御するように
構成したことを特徴とする請求項１に記載のＣＲ発振回
路。 - 【請求項４】 前記第１出力バッファを構成する前記各
トランジスタの入力信号を外部に出力するための信号端
子を備えることを特徴とする請求項２に記載のＣＲ発振
回路。 - 【請求項５】 外部抵抗及び外部コンデンサが接続され
る第１及び第２の端子と、前記第１の端子に接続される
ＰチャネルトランジスタとＮチャネルトランジスタで構
成される第１出力バッファと、前記第２の端子に接続さ
れるＰチャネルトランジスタとＮチャネルトランジスタ
で構成される第２出力バッファとを備えるＣＲ発振回路
において、外部から入力する制御信号に基づいて前記各
出力バッファの状態を変化設定し、かつその際における
前記第１及び第２の端子におけるリーク状態、電圧レベ
ル、前記電圧レベルの変化タイミングの少なくとも一つ
を測定して前記ＣＲ発振回路の発振特性を確認すること
を特徴とするＣＲ発振回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128051A JP2000323965A (ja) | 1999-05-10 | 1999-05-10 | Ｃｒ発振回路及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11128051A JP2000323965A (ja) | 1999-05-10 | 1999-05-10 | Ｃｒ発振回路及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323965A true JP2000323965A (ja) | 2000-11-24 |
Family
ID=14975293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11128051A Pending JP2000323965A (ja) | 1999-05-10 | 1999-05-10 | Ｃｒ発振回路及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101419262B (zh) * | 2008-10-10 | 2011-06-15 | 南京信息工程大学 | 石英晶体振荡器的在线检测系统 |
| JP2014074642A (ja) * | 2012-10-04 | 2014-04-24 | Seiko Npc Corp | 発振器 |
-
1999
- 1999-05-10 JP JP11128051A patent/JP2000323965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101419262B (zh) * | 2008-10-10 | 2011-06-15 | 南京信息工程大学 | 石英晶体振荡器的在线检测系统 |
| JP2014074642A (ja) * | 2012-10-04 | 2014-04-24 | Seiko Npc Corp | 発振器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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|
| RD01 | Notification of change of attorney |
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|
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