JP2003218216A - 半導体集積回路装置およびその使用方法 - Google Patents
半導体集積回路装置およびその使用方法Info
- Publication number
- JP2003218216A JP2003218216A JP2002011550A JP2002011550A JP2003218216A JP 2003218216 A JP2003218216 A JP 2003218216A JP 2002011550 A JP2002011550 A JP 2002011550A JP 2002011550 A JP2002011550 A JP 2002011550A JP 2003218216 A JP2003218216 A JP 2003218216A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- signal
- clock
- output
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置に内蔵されたメモリーな
ど機能マクロの入力端子の入力セットアップ・ホールド
タイミング値を精度良く測定する。 【解決手段】 セレクタ回路１１とＦＦ回路１２を設
け、機能マクロ１が正常に動作する状態にして外部クロ
ック信号と外部入力信号のタイミングを固定し、セレク
タ回路１１で機能マクロのクロック端子２の信号を選択
させ、ＦＦ回路１２に測定用クロック信号を位相をずら
しながら与えてＦＦ回路１２の出力が変移するタイミン
グを検出し、その時点での測定用クロック信号のタイミ
ングＴｂを観測し、セレクタ回路１１で機能マクロの入
力端子３の信号を選択させ、ＦＦ回路１２に測定用クロ
ック信号を位相をずらしながら与えてＦＦ回路１２の出
力が変移するタイミングを検出し、その時点での測定用
クロック信号のタイミングＴａを観測し、タイミングＴ
ａとＴｂの時間差を算出する。
ど機能マクロの入力端子の入力セットアップ・ホールド
タイミング値を精度良く測定する。 【解決手段】 セレクタ回路１１とＦＦ回路１２を設
け、機能マクロ１が正常に動作する状態にして外部クロ
ック信号と外部入力信号のタイミングを固定し、セレク
タ回路１１で機能マクロのクロック端子２の信号を選択
させ、ＦＦ回路１２に測定用クロック信号を位相をずら
しながら与えてＦＦ回路１２の出力が変移するタイミン
グを検出し、その時点での測定用クロック信号のタイミ
ングＴｂを観測し、セレクタ回路１１で機能マクロの入
力端子３の信号を選択させ、ＦＦ回路１２に測定用クロ
ック信号を位相をずらしながら与えてＦＦ回路１２の出
力が変移するタイミングを検出し、その時点での測定用
クロック信号のタイミングＴａを観測し、タイミングＴ
ａとＴｂの時間差を算出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ・ＲＯＭ
・ＤＲＡＭなどメモリーやデータパスなど機能マクロを
搭載した半導体集積回路装置およびその使用方法に関す
るものである。
・ＤＲＡＭなどメモリーやデータパスなど機能マクロを
搭載した半導体集積回路装置およびその使用方法に関す
るものである。
【０００２】
【従来の技術】従来、集積回路に搭載された機能マクロ
のクロック信号に対する入力信号のセットアップ・ホー
ルドタイミング値を検査・測定するには、機能マクロが
正常に動作する、クロック信号のパルスタイミングと、
入力信号の変化タイミングを、信号印加している外部の
入力信号端子と外部のクロック信号端子で観測し、その
タイミングの時間差で測定している。
のクロック信号に対する入力信号のセットアップ・ホー
ルドタイミング値を検査・測定するには、機能マクロが
正常に動作する、クロック信号のパルスタイミングと、
入力信号の変化タイミングを、信号印加している外部の
入力信号端子と外部のクロック信号端子で観測し、その
タイミングの時間差で測定している。
【０００３】図１０は従来の半導体集積回路装置の構成
例である。図１０において、１０１は機能マクロ、１０
２は機能マクロのクロック端子、１０３は機能マクロの
入力端子、１０４は機能マクロに接続される集積回路装
置の外部クロック端子、１０５は機能マクロに接続され
る集積回路装置の外部入力端子、１０６は機能マクロ１
０１の出力端子に接続される集積回路装置の外部出力端
子である。
例である。図１０において、１０１は機能マクロ、１０
２は機能マクロのクロック端子、１０３は機能マクロの
入力端子、１０４は機能マクロに接続される集積回路装
置の外部クロック端子、１０５は機能マクロに接続され
る集積回路装置の外部入力端子、１０６は機能マクロ１
０１の出力端子に接続される集積回路装置の外部出力端
子である。
【０００４】さらに図１１を用いて、従来の半導体集積
回路装置における機能マクロの入力信号のセットアップ
・ホールドタイミング値の測定について説明する。図１
１は従来の半導体集積回路装置での測定タイミングチャ
ートである。
回路装置における機能マクロの入力信号のセットアップ
・ホールドタイミング値の測定について説明する。図１
１は従来の半導体集積回路装置での測定タイミングチャ
ートである。
【０００５】例えば、外部クロック端子１０４に印加し
ているクロックパルスタイミングを固定し、機能マクロ
１０１が正常に動作する状態を外部出力端子１０６から
正常な出力信号が出力されることを観測しながら、外部
入力端子１０５に印加する入力信号Ｓ１０５の変化タイ
ミングを徐々にずらしていく。外部出力端子１０６から
の出力信号Ｓ１０６が正常出力から異常出力へ切り替わ
る限界の外部入力端子１０５の印加信号Ｓ１０５の切り
替わりタイミングを観測し、外部クロック信号Ｓ１０４
のパルスタイミングとの時間差を測定し、その時間差を
入力セットアップ・ホールドタイミング値として算出し
ている。
ているクロックパルスタイミングを固定し、機能マクロ
１０１が正常に動作する状態を外部出力端子１０６から
正常な出力信号が出力されることを観測しながら、外部
入力端子１０５に印加する入力信号Ｓ１０５の変化タイ
ミングを徐々にずらしていく。外部出力端子１０６から
の出力信号Ｓ１０６が正常出力から異常出力へ切り替わ
る限界の外部入力端子１０５の印加信号Ｓ１０５の切り
替わりタイミングを観測し、外部クロック信号Ｓ１０４
のパルスタイミングとの時間差を測定し、その時間差を
入力セットアップ・ホールドタイミング値として算出し
ている。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、あくまで外部端子１０４，１０５でのタイ
ミング差を測定し、機能マクロ１０１のクロック端子１
０２および入力端子１０３の地点でのクロックパルスタ
イミングと入力信号切り替わりタイミング差の測定は出
来なかった。外部入力端子１０４および外部クロック端
子１０５から機能マクロ１０１の入力端子１０２および
クロック端子１０３までの間には、半導体集積回路装置
に付属する外部パッドや配線負荷・バッファー回路など
信号の遅延に起因する回路が存在し、外部端子１０４，
１０５から機能マクロの端子１０２，１０３までのクロ
ック信号の伝播遅延時間と入力信号の伝播遅延時間の間
には差も生じており、このため機能マクロ自身の真の入
力セットアップ・ホールドタイミング値の精度高い評価
・測定は困難である、という課題があった。
の構成では、あくまで外部端子１０４，１０５でのタイ
ミング差を測定し、機能マクロ１０１のクロック端子１
０２および入力端子１０３の地点でのクロックパルスタ
イミングと入力信号切り替わりタイミング差の測定は出
来なかった。外部入力端子１０４および外部クロック端
子１０５から機能マクロ１０１の入力端子１０２および
クロック端子１０３までの間には、半導体集積回路装置
に付属する外部パッドや配線負荷・バッファー回路など
信号の遅延に起因する回路が存在し、外部端子１０４，
１０５から機能マクロの端子１０２，１０３までのクロ
ック信号の伝播遅延時間と入力信号の伝播遅延時間の間
には差も生じており、このため機能マクロ自身の真の入
力セットアップ・ホールドタイミング値の精度高い評価
・測定は困難である、という課題があった。
【０００７】本発明は、そのような半導体集積回路装置
に内蔵された機能マクロ自身の入力信号のクロック信号
に対する入力セットアップ・ホールドタイミング値を精
度高く評価・測定を可能とする、半導体集積回路装置お
よびその使用方法を提供することを目的としている。
に内蔵された機能マクロ自身の入力信号のクロック信号
に対する入力セットアップ・ホールドタイミング値を精
度高く評価・測定を可能とする、半導体集積回路装置お
よびその使用方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路装置は、外部クロック信号端子および外
部入力信号端子を備え、外部クロック信号端子に接続さ
れたクロック端子および外部入力信号端子に接続された
入力端子を有する機能マクロを内蔵した半導体集積回路
装置であって、機能マクロのクロック端子および入力端
子を入力に接続し、外部から入力されるセレクタ信号に
よりクロック端子および入力端子のいずれかの信号を選
択して出力するセレクタ回路と、セレクタ回路の出力を
データ入力するフリップフロップ回路と、フリップフロ
ップ回路の出力端子に接続された検査用出力端子と、フ
リップフロップ回路のクロック入力端子に接続され、外
部より検査用クロック信号を入力する検査用クロック端
子とを設けたことを特徴とする。
半導体集積回路装置は、外部クロック信号端子および外
部入力信号端子を備え、外部クロック信号端子に接続さ
れたクロック端子および外部入力信号端子に接続された
入力端子を有する機能マクロを内蔵した半導体集積回路
装置であって、機能マクロのクロック端子および入力端
子を入力に接続し、外部から入力されるセレクタ信号に
よりクロック端子および入力端子のいずれかの信号を選
択して出力するセレクタ回路と、セレクタ回路の出力を
データ入力するフリップフロップ回路と、フリップフロ
ップ回路の出力端子に接続された検査用出力端子と、フ
リップフロップ回路のクロック入力端子に接続され、外
部より検査用クロック信号を入力する検査用クロック端
子とを設けたことを特徴とする。
【０００９】本発明の請求項２記載の半導体集積回路装
置の使用方法は、請求項１記載の半導体集積回路装置の
使用方法であって、外部よりセレクタ回路に機能マクロ
のクロック端子の信号を選択させるセレクタ信号を与え
るとともに、検査用クロック端子からフリップフロップ
回路に検査用クロック信号を与えて検査用出力端子から
出力されるフリップフロップ回路の出力を観測し、検査
用クロック信号の位相をずらしながらフリップフロップ
回路の出力が変移するタイミングを検出することを特徴
とする。
置の使用方法は、請求項１記載の半導体集積回路装置の
使用方法であって、外部よりセレクタ回路に機能マクロ
のクロック端子の信号を選択させるセレクタ信号を与え
るとともに、検査用クロック端子からフリップフロップ
回路に検査用クロック信号を与えて検査用出力端子から
出力されるフリップフロップ回路の出力を観測し、検査
用クロック信号の位相をずらしながらフリップフロップ
回路の出力が変移するタイミングを検出することを特徴
とする。
【００１０】本発明の請求項３記載の半導体集積回路装
置の使用方法は、請求項１記載の半導体集積回路装置の
使用方法であって、外部よりセレクタ回路に機能マクロ
の入力端子の信号を選択させるセレクタ信号を与えると
ともに、検査用クロック端子からフリップフロップ回路
に検査用クロック信号を与えて検査用出力端子から出力
されるフリップフロップ回路の出力を観測し、検査用ク
ロック信号の位相をずらしながらフリップフロップ回路
の出力が変移するタイミングを検出することを特徴とす
る。
置の使用方法は、請求項１記載の半導体集積回路装置の
使用方法であって、外部よりセレクタ回路に機能マクロ
の入力端子の信号を選択させるセレクタ信号を与えると
ともに、検査用クロック端子からフリップフロップ回路
に検査用クロック信号を与えて検査用出力端子から出力
されるフリップフロップ回路の出力を観測し、検査用ク
ロック信号の位相をずらしながらフリップフロップ回路
の出力が変移するタイミングを検出することを特徴とす
る。
【００１１】上記の請求項１記載の半導体集積回路装置
によれば、機能マクロのクロック端子および入力端子の
いずれかの信号を選択して出力するセレクタ回路と、セ
レクタ回路の出力をデータ入力するＦＦ（フリップフロ
ップ）回路とを設けてあり、機能マクロが正常に動作す
る状態にして外部クロック信号と外部入力信号のタイミ
ングを固定し、請求項２記載のように、セレクタ回路で
機能マクロのクロック端子の信号を選択してＦＦ回路へ
入力させるとともに、ＦＦ回路に検査用クロック信号を
位相をずらしながら与えてＦＦ回路の出力が変移するタ
イミングを検出し、その時点での検査用クロック信号の
クロックパルスタイミング（Ｔｂ）を観測し、請求項３
記載のように、セレクタ回路で機能マクロの入力端子の
信号を選択してＦＦ回路へ入力させるとともに、ＦＦ回
路に検査用クロック信号を位相をずらしながら与えてＦ
Ｆ回路の出力が変移するタイミングを検出し、その時点
での検査用クロック信号のクロックパルスタイミング
（Ｔａ）を観測し、タイミングＴａとＴｂの時間差を算
出することで機能マクロの入力セットアップ・ホールド
タイミング値が求まる。このように、ＦＦ回路により機
能マクロのクロックおよび入力タイミングを直接観測し
て、外部クロック信号端子および外部入力信号端子から
の伝播遅延時間差の影響を受けずに入力セットアップ・
ホールドタイミング値を精度高く測定することができ
る。
によれば、機能マクロのクロック端子および入力端子の
いずれかの信号を選択して出力するセレクタ回路と、セ
レクタ回路の出力をデータ入力するＦＦ（フリップフロ
ップ）回路とを設けてあり、機能マクロが正常に動作す
る状態にして外部クロック信号と外部入力信号のタイミ
ングを固定し、請求項２記載のように、セレクタ回路で
機能マクロのクロック端子の信号を選択してＦＦ回路へ
入力させるとともに、ＦＦ回路に検査用クロック信号を
位相をずらしながら与えてＦＦ回路の出力が変移するタ
イミングを検出し、その時点での検査用クロック信号の
クロックパルスタイミング（Ｔｂ）を観測し、請求項３
記載のように、セレクタ回路で機能マクロの入力端子の
信号を選択してＦＦ回路へ入力させるとともに、ＦＦ回
路に検査用クロック信号を位相をずらしながら与えてＦ
Ｆ回路の出力が変移するタイミングを検出し、その時点
での検査用クロック信号のクロックパルスタイミング
（Ｔａ）を観測し、タイミングＴａとＴｂの時間差を算
出することで機能マクロの入力セットアップ・ホールド
タイミング値が求まる。このように、ＦＦ回路により機
能マクロのクロックおよび入力タイミングを直接観測し
て、外部クロック信号端子および外部入力信号端子から
の伝播遅延時間差の影響を受けずに入力セットアップ・
ホールドタイミング値を精度高く測定することができ
る。
【００１２】本発明の請求項４記載の半導体集積回路装
置は、外部クロック信号端子および外部入力信号端子を
備え、外部クロック信号端子に接続されたクロック端子
および外部入力信号端子に接続された入力端子を有する
機能マクロを内蔵した半導体集積回路装置であって、機
能マクロのクロック端子の信号をデータ入力する第１の
フリップフロップ回路と、第１のフリップフロップ回路
の出力端子に接続された第１の検査用出力端子と、機能
マクロの入力端子の信号をデータ入力する第２のフリッ
プフロップ回路と、第２のフリップフロップ回路の出力
端子に接続された第２の検査用出力端子と、第１および
第２のフリップフロップ回路のクロック入力端子に接続
され、外部より検査用クロック信号を入力する検査用ク
ロック端子とを設けたことを特徴とする。
置は、外部クロック信号端子および外部入力信号端子を
備え、外部クロック信号端子に接続されたクロック端子
および外部入力信号端子に接続された入力端子を有する
機能マクロを内蔵した半導体集積回路装置であって、機
能マクロのクロック端子の信号をデータ入力する第１の
フリップフロップ回路と、第１のフリップフロップ回路
の出力端子に接続された第１の検査用出力端子と、機能
マクロの入力端子の信号をデータ入力する第２のフリッ
プフロップ回路と、第２のフリップフロップ回路の出力
端子に接続された第２の検査用出力端子と、第１および
第２のフリップフロップ回路のクロック入力端子に接続
され、外部より検査用クロック信号を入力する検査用ク
ロック端子とを設けたことを特徴とする。
【００１３】本発明の請求項５記載の半導体集積回路装
置の使用方法は、請求項４記載の半導体集積回路装置の
使用方法であって、機能マクロのクロック端子の信号を
データ入力する第１のフリップフロップ回路に検査用ク
ロック端子から検査用クロック信号を与えて第１の検査
用出力端子から出力される第１のフリップフロップ回路
の出力を観測し、検査用クロック信号の位相をずらしな
がら第１のフリップフロップ回路の出力が変移するタイ
ミングを検出することを特徴とする。
置の使用方法は、請求項４記載の半導体集積回路装置の
使用方法であって、機能マクロのクロック端子の信号を
データ入力する第１のフリップフロップ回路に検査用ク
ロック端子から検査用クロック信号を与えて第１の検査
用出力端子から出力される第１のフリップフロップ回路
の出力を観測し、検査用クロック信号の位相をずらしな
がら第１のフリップフロップ回路の出力が変移するタイ
ミングを検出することを特徴とする。
【００１４】本発明の請求項６記載の半導体集積回路装
置の使用方法は、請求項４記載の半導体集積回路装置の
使用方法であって、機能マクロの入力端子の信号をデー
タ入力する第２のフリップフロップ回路に検査用クロッ
ク端子から検査用クロック信号を与えて第２の検査用出
力端子から出力される第２のフリップフロップ回路の出
力を観測し、検査用クロック信号の位相をずらしながら
第２のフリップフロップ回路の出力が変移するタイミン
グを検出することを特徴とする。
置の使用方法は、請求項４記載の半導体集積回路装置の
使用方法であって、機能マクロの入力端子の信号をデー
タ入力する第２のフリップフロップ回路に検査用クロッ
ク端子から検査用クロック信号を与えて第２の検査用出
力端子から出力される第２のフリップフロップ回路の出
力を観測し、検査用クロック信号の位相をずらしながら
第２のフリップフロップ回路の出力が変移するタイミン
グを検出することを特徴とする。
【００１５】上記の請求項４記載の半導体集積回路装置
によれば、機能マクロのクロック端子の信号をデータ入
力する第１のＦＦ回路と、機能マクロの入力端子の信号
をデータ入力する第２のＦＦ回路とを設けてあり、機能
マクロが正常に動作する状態にして外部クロック信号と
外部入力信号のタイミングを固定し、請求項５記載のよ
うに、機能マクロのクロック端子の信号をデータ入力す
る第１のＦＦ回路に検査用クロック信号を位相をずらし
ながら与えて第１のＦＦ回路の出力が変移するタイミン
グを検出し、その時点での検査用クロック信号のクロッ
クパルスタイミング（Ｔｂ）を観測し、請求項６記載の
ように、機能マクロの入力端子の信号をデータ入力する
第２のＦＦ回路に検査用クロック信号を位相をずらしな
がら与えて第２のＦＦ回路の出力が変移するタイミング
を検出し、その時点での検査用クロック信号のクロック
パルスタイミング（Ｔａ）を観測し、タイミングＴａと
Ｔｂの時間差を算出することで機能マクロの入力セット
アップ・ホールドタイミング値が求まる。このように、
第１および第２のＦＦ回路により機能マクロのクロック
および入力タイミングを直接観測して、外部クロック信
号端子および外部入力信号端子からの伝播遅延時間差の
影響を受けずに入力セットアップ・ホールドタイミング
値を精度高く測定することができる。
によれば、機能マクロのクロック端子の信号をデータ入
力する第１のＦＦ回路と、機能マクロの入力端子の信号
をデータ入力する第２のＦＦ回路とを設けてあり、機能
マクロが正常に動作する状態にして外部クロック信号と
外部入力信号のタイミングを固定し、請求項５記載のよ
うに、機能マクロのクロック端子の信号をデータ入力す
る第１のＦＦ回路に検査用クロック信号を位相をずらし
ながら与えて第１のＦＦ回路の出力が変移するタイミン
グを検出し、その時点での検査用クロック信号のクロッ
クパルスタイミング（Ｔｂ）を観測し、請求項６記載の
ように、機能マクロの入力端子の信号をデータ入力する
第２のＦＦ回路に検査用クロック信号を位相をずらしな
がら与えて第２のＦＦ回路の出力が変移するタイミング
を検出し、その時点での検査用クロック信号のクロック
パルスタイミング（Ｔａ）を観測し、タイミングＴａと
Ｔｂの時間差を算出することで機能マクロの入力セット
アップ・ホールドタイミング値が求まる。このように、
第１および第２のＦＦ回路により機能マクロのクロック
および入力タイミングを直接観測して、外部クロック信
号端子および外部入力信号端子からの伝播遅延時間差の
影響を受けずに入力セットアップ・ホールドタイミング
値を精度高く測定することができる。
【００１６】本発明の請求項７記載の半導体集積回路装
置の使用方法は、外部クロック信号端子および外部入力
信号端子を備え、外部クロック信号端子に接続されたク
ロック端子および外部入力信号端子に接続された入力端
子を有する機能マクロを内蔵した半導体集積回路装置で
あって、機能マクロのクロック端子の信号をデータ入力
する第１のフリップフロップ回路と、第１のフリップフ
ロップ回路の出力端子に接続された第１の検査用出力端
子と、機能マクロの入力端子の信号をデータ入力する第
２のフリップフロップ回路と、第２のフリップフロップ
回路の出力端子に接続された第２の検査用出力端子と、
第１のフリップフロップ回路のクロック入力端子に接続
され、外部より第１の検査用クロック信号を入力する第
１の検査用クロック端子と、第２のフリップフロップ回
路のクロック入力端子に接続され、外部より第２の検査
用クロック信号を入力する第２の検査用クロック端子と
を設けたことを特徴とする。
置の使用方法は、外部クロック信号端子および外部入力
信号端子を備え、外部クロック信号端子に接続されたク
ロック端子および外部入力信号端子に接続された入力端
子を有する機能マクロを内蔵した半導体集積回路装置で
あって、機能マクロのクロック端子の信号をデータ入力
する第１のフリップフロップ回路と、第１のフリップフ
ロップ回路の出力端子に接続された第１の検査用出力端
子と、機能マクロの入力端子の信号をデータ入力する第
２のフリップフロップ回路と、第２のフリップフロップ
回路の出力端子に接続された第２の検査用出力端子と、
第１のフリップフロップ回路のクロック入力端子に接続
され、外部より第１の検査用クロック信号を入力する第
１の検査用クロック端子と、第２のフリップフロップ回
路のクロック入力端子に接続され、外部より第２の検査
用クロック信号を入力する第２の検査用クロック端子と
を設けたことを特徴とする。
【００１７】本発明の請求項８記載の半導体集積回路装
置の使用方法は、請求項７記載の半導体集積回路装置の
使用方法であって、機能マクロのクロック端子の信号を
データ入力する第１のフリップフロップ回路に第１の検
査用クロック端子から第１の検査用クロック信号を与え
て第１の検査用出力端子から出力される第１のフリップ
フロップ回路の出力を観測し、第１の検査用クロック信
号の位相をずらしながら第１のフリップフロップ回路の
出力が変移するタイミングを検出することを特徴とす
る。
置の使用方法は、請求項７記載の半導体集積回路装置の
使用方法であって、機能マクロのクロック端子の信号を
データ入力する第１のフリップフロップ回路に第１の検
査用クロック端子から第１の検査用クロック信号を与え
て第１の検査用出力端子から出力される第１のフリップ
フロップ回路の出力を観測し、第１の検査用クロック信
号の位相をずらしながら第１のフリップフロップ回路の
出力が変移するタイミングを検出することを特徴とす
る。
【００１８】本発明の請求項９記載の半導体集積回路装
置の使用方法は、請求項７記載の半導体集積回路装置の
使用方法であって、機能マクロの入力端子の信号をデー
タ入力する第２のフリップフロップ回路に第２の検査用
クロック端子から第２の検査用クロック信号を与えて第
２の検査用出力端子から出力される第２のフリップフロ
ップ回路の出力を観測し、第２の検査用クロック信号の
位相をずらしながら第２のフリップフロップ回路の出力
が変移するタイミングを検出することを特徴とする。
置の使用方法は、請求項７記載の半導体集積回路装置の
使用方法であって、機能マクロの入力端子の信号をデー
タ入力する第２のフリップフロップ回路に第２の検査用
クロック端子から第２の検査用クロック信号を与えて第
２の検査用出力端子から出力される第２のフリップフロ
ップ回路の出力を観測し、第２の検査用クロック信号の
位相をずらしながら第２のフリップフロップ回路の出力
が変移するタイミングを検出することを特徴とする。
【００１９】上記の請求項７記載の半導体集積回路装置
によれば、第１の検査用クロック信号が供給され機能マ
クロのクロック端子の信号をデータ入力する第１のＦＦ
回路と、第２の検査用クロック信号が供給され機能マク
ロの入力端子の信号をデータ入力する第２のＦＦ回路と
を設けてあり、機能マクロが正常に動作する状態にして
外部クロック信号と外部入力信号のタイミングを固定
し、請求項８記載のように、機能マクロのクロック端子
の信号をデータ入力する第１のＦＦ回路に第１の検査用
クロック信号を位相をずらしながら与えて第１のＦＦ回
路の出力が変移するタイミングを検出し、その時点での
第１の検査用クロック信号のクロックパルスタイミング
（Ｔｂ）を観測し、請求項９記載のように、機能マクロ
の入力端子の信号をデータ入力する第２のＦＦ回路に第
２の検査用クロック信号を位相をずらしながら与えて第
２のＦＦ回路の出力が変移するタイミングを検出し、そ
の時点での第２の検査用クロック信号のクロックパルス
タイミング（Ｔａ）を観測し、タイミングＴａとＴｂの
時間差を算出することで機能マクロの入力セットアップ
・ホールドタイミング値が求まる。このように、第１お
よび第２のＦＦ回路により機能マクロのクロックおよび
入力タイミングを直接観測して、外部クロック信号端子
および外部入力信号端子からの伝播遅延時間差の影響を
受けずに入力セットアップ・ホールドタイミング値を精
度高く測定することができる。また、第１および第２の
ＦＦ回路へ供給する検査用クロック信号を第１と第２の
検査用クロック信号に独立させて与えるため、第１のＦ
Ｆ回路によるタイミング（Ｔｂ）の観測・検出と第２の
ＦＦ回路によるタイミング（Ｔａ）の観測・検出とを同
時に行うことができ、時間短縮を図ることができる。
によれば、第１の検査用クロック信号が供給され機能マ
クロのクロック端子の信号をデータ入力する第１のＦＦ
回路と、第２の検査用クロック信号が供給され機能マク
ロの入力端子の信号をデータ入力する第２のＦＦ回路と
を設けてあり、機能マクロが正常に動作する状態にして
外部クロック信号と外部入力信号のタイミングを固定
し、請求項８記載のように、機能マクロのクロック端子
の信号をデータ入力する第１のＦＦ回路に第１の検査用
クロック信号を位相をずらしながら与えて第１のＦＦ回
路の出力が変移するタイミングを検出し、その時点での
第１の検査用クロック信号のクロックパルスタイミング
（Ｔｂ）を観測し、請求項９記載のように、機能マクロ
の入力端子の信号をデータ入力する第２のＦＦ回路に第
２の検査用クロック信号を位相をずらしながら与えて第
２のＦＦ回路の出力が変移するタイミングを検出し、そ
の時点での第２の検査用クロック信号のクロックパルス
タイミング（Ｔａ）を観測し、タイミングＴａとＴｂの
時間差を算出することで機能マクロの入力セットアップ
・ホールドタイミング値が求まる。このように、第１お
よび第２のＦＦ回路により機能マクロのクロックおよび
入力タイミングを直接観測して、外部クロック信号端子
および外部入力信号端子からの伝播遅延時間差の影響を
受けずに入力セットアップ・ホールドタイミング値を精
度高く測定することができる。また、第１および第２の
ＦＦ回路へ供給する検査用クロック信号を第１と第２の
検査用クロック信号に独立させて与えるため、第１のＦ
Ｆ回路によるタイミング（Ｔｂ）の観測・検出と第２の
ＦＦ回路によるタイミング（Ｔａ）の観測・検出とを同
時に行うことができ、時間短縮を図ることができる。
【００２０】本発明の請求項１０記載の半導体集積回路
装置は、外部クロック信号端子および外部入力信号端子
を備え、外部クロック信号端子に接続されたクロック端
子および外部入力信号端子に接続された入力端子を有す
る機能マクロを内蔵した半導体集積回路装置であって、
機能マクロの入力端子の信号をデータ入力し、機能マク
ロのクロック端子の信号をクロック入力するフリップフ
ロップ回路と、フリップフロップ回路の出力端子に接続
された検査用出力端子とを設けたことを特徴とする。
装置は、外部クロック信号端子および外部入力信号端子
を備え、外部クロック信号端子に接続されたクロック端
子および外部入力信号端子に接続された入力端子を有す
る機能マクロを内蔵した半導体集積回路装置であって、
機能マクロの入力端子の信号をデータ入力し、機能マク
ロのクロック端子の信号をクロック入力するフリップフ
ロップ回路と、フリップフロップ回路の出力端子に接続
された検査用出力端子とを設けたことを特徴とする。
【００２１】本発明の請求項１１記載の半導体集積回路
装置の使用方法は、請求項１０記載の半導体集積回路装
置の使用方法であって、外部クロック信号端子にクロッ
ク信号を与えて検査用出力端子から出力されるフリップ
フロップ回路の出力を観測し、クロック信号の位相をず
らしながらフリップフロップ回路の出力が変移するタイ
ミングを検出することを特徴とする。
装置の使用方法は、請求項１０記載の半導体集積回路装
置の使用方法であって、外部クロック信号端子にクロッ
ク信号を与えて検査用出力端子から出力されるフリップ
フロップ回路の出力を観測し、クロック信号の位相をず
らしながらフリップフロップ回路の出力が変移するタイ
ミングを検出することを特徴とする。
【００２２】上記の請求項１０記載の半導体集積回路装
置によれば、機能マクロの入力端子の信号をデータ入力
し、機能マクロのクロック端子の信号をクロック入力す
るフリップフロップ回路を設けてあり、機能マクロが正
常に動作する状態にして外部クロック信号と外部入力信
号のタイミングを固定し、その時点での外部クロック信
号のクロックパルスタイミング（Ｔｂ）を観測し、請求
項１１記載のように、外部クロック信号を位相をずらし
ながら与えてＦＦ回路の出力が変移するタイミングを検
出し、その時点での外部クロック信号のクロックパルス
タイミング（Ｔａ）を観測し、タイミングＴａとＴｂの
時間差を算出することで機能マクロの入力セットアップ
・ホールドタイミング値が求まる。このように、ＦＦ回
路によりクロックの位相をずらして機能マクロの入力信
号のタイミングを観測して、外部クロック信号端子およ
び外部入力信号端子からの伝播遅延時間差の影響を受け
ずに入力セットアップ・ホールドタイミング値を精度高
く測定することができる。
置によれば、機能マクロの入力端子の信号をデータ入力
し、機能マクロのクロック端子の信号をクロック入力す
るフリップフロップ回路を設けてあり、機能マクロが正
常に動作する状態にして外部クロック信号と外部入力信
号のタイミングを固定し、その時点での外部クロック信
号のクロックパルスタイミング（Ｔｂ）を観測し、請求
項１１記載のように、外部クロック信号を位相をずらし
ながら与えてＦＦ回路の出力が変移するタイミングを検
出し、その時点での外部クロック信号のクロックパルス
タイミング（Ｔａ）を観測し、タイミングＴａとＴｂの
時間差を算出することで機能マクロの入力セットアップ
・ホールドタイミング値が求まる。このように、ＦＦ回
路によりクロックの位相をずらして機能マクロの入力信
号のタイミングを観測して、外部クロック信号端子およ
び外部入力信号端子からの伝播遅延時間差の影響を受け
ずに入力セットアップ・ホールドタイミング値を精度高
く測定することができる。
【００２３】
【発明の実施の形態】（第１の実施の形態）図１は本発
明の第１の実施の形態の半導体集積回路装置の構成図で
ある。図１において、１は機能マクロ、２は機能マクロ
のクロック端子、３は機能マクロの入力端子、４は本集
積回路装置の外部クロック端子、５は本集積回路装置の
外部入力端子、６は機能マクロ１の出力端子（ＯＵＴ）
に接続された本集積回路装置の外部出力端子、１１は機
能マクロのクロック信号とその他の入力信号を選択する
セレクタ回路、１２はＦＦ（フリップフロップ）回路、
１３は外部測定用クロック端子、１４はセレクタ制御端
子、１５はＦＦ測定出力端子である。セレクタ回路１１
およびＦＦ回路１２は、機能マクロ１のクロック端子
２，入力端子３の近傍に設置される。
明の第１の実施の形態の半導体集積回路装置の構成図で
ある。図１において、１は機能マクロ、２は機能マクロ
のクロック端子、３は機能マクロの入力端子、４は本集
積回路装置の外部クロック端子、５は本集積回路装置の
外部入力端子、６は機能マクロ１の出力端子（ＯＵＴ）
に接続された本集積回路装置の外部出力端子、１１は機
能マクロのクロック信号とその他の入力信号を選択する
セレクタ回路、１２はＦＦ（フリップフロップ）回路、
１３は外部測定用クロック端子、１４はセレクタ制御端
子、１５はＦＦ測定出力端子である。セレクタ回路１１
およびＦＦ回路１２は、機能マクロ１のクロック端子
２，入力端子３の近傍に設置される。
【００２４】さらに図２および図３を参照して、本発明
の第１の実施の形態の半導体集積回路装置に内蔵された
機能マクロの入力セットアップ・ホールドタイミング値
の測定方法について説明する。図２は入力信号のタイミ
ング測定時のもので、（ａ）はその構成における各信号
を示す図であり、（ｂ）は各信号のタイミングチャート
である。また、図３はクロック信号のタイミング測定時
のもので、（ａ）はその構成における各信号を示す図で
あり、（ｂ）は各信号のタイミングチャートである。
の第１の実施の形態の半導体集積回路装置に内蔵された
機能マクロの入力セットアップ・ホールドタイミング値
の測定方法について説明する。図２は入力信号のタイミ
ング測定時のもので、（ａ）はその構成における各信号
を示す図であり、（ｂ）は各信号のタイミングチャート
である。また、図３はクロック信号のタイミング測定時
のもので、（ａ）はその構成における各信号を示す図で
あり、（ｂ）は各信号のタイミングチャートである。
【００２５】通常、機能マクロ１の入力信号Ｓ３を、ク
ロック信号Ｓ２に対し入力セットアップ・ホールドタイ
ムのタイミング制約値を満足して印加することにより、
機能マクロ１は正常な動作を行い、出力端子（ＯＵＴ）
より正常出力を得る。一方、入力セットアップ・ホール
ドタイムのタイミング制約値に違反して入力信号Ｓ３を
印加した場合は、機能マクロ１は正常動作ができず、出
力端子（ＯＵＴ）から正常出力信号は得られず、異常動
作の状態となる。
ロック信号Ｓ２に対し入力セットアップ・ホールドタイ
ムのタイミング制約値を満足して印加することにより、
機能マクロ１は正常な動作を行い、出力端子（ＯＵＴ）
より正常出力を得る。一方、入力セットアップ・ホール
ドタイムのタイミング制約値に違反して入力信号Ｓ３を
印加した場合は、機能マクロ１は正常動作ができず、出
力端子（ＯＵＴ）から正常出力信号は得られず、異常動
作の状態となる。
【００２６】まず、クロック信号Ｓ２に対して、入力信
号Ｓ３が入力セットアップ・ホールドタイム等のタイミ
ング制約を十分満足するように外部入力信号Ｓ５を印加
して機能マクロ１を正常動作させた後、外部出力端子６
の出力信号を監視しながら、徐々に外部入力信号Ｓ５の
位相をずらし、機能マクロ１がタイミング制約値違反に
よる異常動作に遷移する寸前まで外部入力信号Ｓ５の位
相を変化させ、その状態で外部入力信号Ｓ５の位相を保
持する。その状態は、入力信号Ｓ３が入力セットアップ
・ホールドタイムのタイミング制約値そのものを保ち機
能マクロ１を動作させている状態である。
号Ｓ３が入力セットアップ・ホールドタイム等のタイミ
ング制約を十分満足するように外部入力信号Ｓ５を印加
して機能マクロ１を正常動作させた後、外部出力端子６
の出力信号を監視しながら、徐々に外部入力信号Ｓ５の
位相をずらし、機能マクロ１がタイミング制約値違反に
よる異常動作に遷移する寸前まで外部入力信号Ｓ５の位
相を変化させ、その状態で外部入力信号Ｓ５の位相を保
持する。その状態は、入力信号Ｓ３が入力セットアップ
・ホールドタイムのタイミング制約値そのものを保ち機
能マクロ１を動作させている状態である。
【００２７】次に図２に示すように、セレクタ信号Ｓ１
４を制御してセレクタ回路１１で機能マクロの入力信号
Ｓ３を選択し、ＦＦ回路１２へ入力する。測定用クロッ
ク信号Ｓ１３のラッチパルスの位相を少しずつずらしな
がら、ＦＦ測定出力Ｓ１５が入力信号Ｓ３の変化により
変移するタイミングを見つけ、その時点での測定用クロ
ック信号Ｓ１３のクロックパルスタイミングＴａを観測
する。
４を制御してセレクタ回路１１で機能マクロの入力信号
Ｓ３を選択し、ＦＦ回路１２へ入力する。測定用クロッ
ク信号Ｓ１３のラッチパルスの位相を少しずつずらしな
がら、ＦＦ測定出力Ｓ１５が入力信号Ｓ３の変化により
変移するタイミングを見つけ、その時点での測定用クロ
ック信号Ｓ１３のクロックパルスタイミングＴａを観測
する。
【００２８】次に図３に示すように、セレクタ信号Ｓ１
４を制御してセレクタ回路１２で機能マクロのクロック
信号Ｓ２を選択しＦＦ回路１２へクロック入力する。同
様に測定用クロック信号Ｓ１３のラッチパルス位相を少
しずつずらしながら、ＦＦ測定出力Ｓ１５がクロック信
号Ｓ２のパルスにより変移するタイミングを見つけ、そ
の時点での測定用クロック信号Ｓ１３のクロックパルス
タイミングＴｂを観測する。その結果ＴａとＴｂの時間
差が機能マクロ１の入力セットアップ・ホールド時間と
なり、これを算出することにより、精度高い、機能マク
ロ１の入力セットアップ・ホールド値を算出することが
出来る。なお、ＴａとＴｂの観測の順序は逆になっても
よい。
４を制御してセレクタ回路１２で機能マクロのクロック
信号Ｓ２を選択しＦＦ回路１２へクロック入力する。同
様に測定用クロック信号Ｓ１３のラッチパルス位相を少
しずつずらしながら、ＦＦ測定出力Ｓ１５がクロック信
号Ｓ２のパルスにより変移するタイミングを見つけ、そ
の時点での測定用クロック信号Ｓ１３のクロックパルス
タイミングＴｂを観測する。その結果ＴａとＴｂの時間
差が機能マクロ１の入力セットアップ・ホールド時間と
なり、これを算出することにより、精度高い、機能マク
ロ１の入力セットアップ・ホールド値を算出することが
出来る。なお、ＴａとＴｂの観測の順序は逆になっても
よい。
【００２９】（第２の実施の形態）図４は本発明の第２
の実施の形態の半導体集積回路装置の構成図である。図
４において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、２１は機能マクロ
のクロック端子２に接続されたＦＦ回路、２２は機能マ
クロの入力端子３に接続されたＦＦ回路、２３は外部測
定用クロック端子、２４はＦＦ測定出力端子、２５はＦ
Ｆ測定出力端子である。ＦＦ回路２１は、機能マクロ１
のクロック端子２の近傍に設置され、ＦＦ回路２２は、
機能マクロ１の入力端子３の近傍に設置される。
の実施の形態の半導体集積回路装置の構成図である。図
４において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、２１は機能マクロ
のクロック端子２に接続されたＦＦ回路、２２は機能マ
クロの入力端子３に接続されたＦＦ回路、２３は外部測
定用クロック端子、２４はＦＦ測定出力端子、２５はＦ
Ｆ測定出力端子である。ＦＦ回路２１は、機能マクロ１
のクロック端子２の近傍に設置され、ＦＦ回路２２は、
機能マクロ１の入力端子３の近傍に設置される。
【００３０】さらに図５および図６を参照して、本発明
の第２の実施の形態の半導体集積回路装置に内蔵された
機能マクロの入力セットアップ・ホールドタイミング値
の測定方法について説明する。図５は入力信号のタイミ
ング測定時のもので、（ａ）はその構成における各信号
を示す図であり、（ｂ）は各信号のタイミングチャート
である。また、図６はクロック信号のタイミング測定時
のもので、（ａ）はその構成における各信号を示す図で
あり、（ｂ）は各信号のタイミングチャートである。
の第２の実施の形態の半導体集積回路装置に内蔵された
機能マクロの入力セットアップ・ホールドタイミング値
の測定方法について説明する。図５は入力信号のタイミ
ング測定時のもので、（ａ）はその構成における各信号
を示す図であり、（ｂ）は各信号のタイミングチャート
である。また、図６はクロック信号のタイミング測定時
のもので、（ａ）はその構成における各信号を示す図で
あり、（ｂ）は各信号のタイミングチャートである。
【００３１】第１の実施の形態と同様に、機能マクロ１
のクロック信号Ｓ２に対して、入力信号Ｓ３が入力セッ
トアップ・ホールドタイム等のタイミング制約を十分満
足するように外部入力信号Ｓ５を印加して機能マクロ１
を正常動作させた後、外部出力端子６の出力信号を監視
しながら、徐々に外部入力信号Ｓ５の位相をずらし、機
能マクロ１がタイミング制約値違反による異常動作に遷
移する寸前まで外部入力信号Ｓ５の位相を変化させ、そ
の状態で外部入力信号Ｓ５の位相を保持する。その状態
は、入力信号Ｓ３が入力セットアップ・ホールドタイム
のタイミング制約値そのものを保ち機能マクロ１を動作
させている状態である。
のクロック信号Ｓ２に対して、入力信号Ｓ３が入力セッ
トアップ・ホールドタイム等のタイミング制約を十分満
足するように外部入力信号Ｓ５を印加して機能マクロ１
を正常動作させた後、外部出力端子６の出力信号を監視
しながら、徐々に外部入力信号Ｓ５の位相をずらし、機
能マクロ１がタイミング制約値違反による異常動作に遷
移する寸前まで外部入力信号Ｓ５の位相を変化させ、そ
の状態で外部入力信号Ｓ５の位相を保持する。その状態
は、入力信号Ｓ３が入力セットアップ・ホールドタイム
のタイミング制約値そのものを保ち機能マクロ１を動作
させている状態である。
【００３２】次に図５に示すように、入力信号のタイミ
ング測定は、機能マクロの入力信号Ｓ３に接続されたＦ
Ｆ回路２２を用い、測定用クロック信号２３のラッチパ
ルスの位相を少しずつずらしながら、ＦＦ測定出力Ｓ２
５が入力信号Ｓ３の変化により変移するタイミングを見
つけ、その時点での測定用クロック信号Ｓ２３のクロッ
クパルスタイミングＴａを観測する。
ング測定は、機能マクロの入力信号Ｓ３に接続されたＦ
Ｆ回路２２を用い、測定用クロック信号２３のラッチパ
ルスの位相を少しずつずらしながら、ＦＦ測定出力Ｓ２
５が入力信号Ｓ３の変化により変移するタイミングを見
つけ、その時点での測定用クロック信号Ｓ２３のクロッ
クパルスタイミングＴａを観測する。
【００３３】次に図６に示すように、クロック信号のタ
イミング測定では、機能マクロの入力クロックＳ２に接
続されたＦＦ回路２１を用いて同様に、測定用クロック
信号２３のラッチパルスの位相を少しずつずらしなが
ら、ＦＦ測定出力Ｓ２４がクロック信号Ｓ２３のパルス
により変移するタイミングを見つけ、その時点での測定
用クロック信号２３のクロックパルスタイミングＴｂを
観測する。その結果このＴａとＴｂの時間差が機能マク
ロ１の入力セットアップ・ホールド値となり、このよう
な、直接評価手法で機能マクロ１の入力セットアップ・
ホールド値を精度高く算出することが出来る。なお、Ｔ
ａとＴｂの観測の順序は逆になってもよい。
イミング測定では、機能マクロの入力クロックＳ２に接
続されたＦＦ回路２１を用いて同様に、測定用クロック
信号２３のラッチパルスの位相を少しずつずらしなが
ら、ＦＦ測定出力Ｓ２４がクロック信号Ｓ２３のパルス
により変移するタイミングを見つけ、その時点での測定
用クロック信号２３のクロックパルスタイミングＴｂを
観測する。その結果このＴａとＴｂの時間差が機能マク
ロ１の入力セットアップ・ホールド値となり、このよう
な、直接評価手法で機能マクロ１の入力セットアップ・
ホールド値を精度高く算出することが出来る。なお、Ｔ
ａとＴｂの観測の順序は逆になってもよい。
【００３４】（第３の実施の形態）図７は本発明の第３
の実施の形態の半導体集積回路装置の構成図である。図
７において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、３１は機能マクロ
のクロック端子２に接続されたＦＦ回路、３２は機能マ
クロの入力端子３に接続されたＦＦ回路、３３はクロッ
ク信号を観測するＦＦ回路３１の測定用クロック端子、
３４は入力信号を観測するＦＦ回路３２の測定用クロッ
ク端子、３５はＦＦ回路３１のＦＦ測定出力端子、３６
はＦＦ回路３２のＦＦ測定出力端子である。ＦＦ回路３
１は、機能マクロ１のクロック端子２の近傍に設置さ
れ、ＦＦ回路３２は、機能マクロ１の入力端子３の近傍
に設置される。
の実施の形態の半導体集積回路装置の構成図である。図
７において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、３１は機能マクロ
のクロック端子２に接続されたＦＦ回路、３２は機能マ
クロの入力端子３に接続されたＦＦ回路、３３はクロッ
ク信号を観測するＦＦ回路３１の測定用クロック端子、
３４は入力信号を観測するＦＦ回路３２の測定用クロッ
ク端子、３５はＦＦ回路３１のＦＦ測定出力端子、３６
はＦＦ回路３２のＦＦ測定出力端子である。ＦＦ回路３
１は、機能マクロ１のクロック端子２の近傍に設置さ
れ、ＦＦ回路３２は、機能マクロ１の入力端子３の近傍
に設置される。
【００３５】本発明の第３の実施の形態の半導体集積回
路装置に内蔵された機能マクロの入力セットアップ・ホ
ールドタイミング値の測定方法について説明する。
路装置に内蔵された機能マクロの入力セットアップ・ホ
ールドタイミング値の測定方法について説明する。
【００３６】まず、第１，第２の実施の形態と同様に、
機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ
３が入力セットアップ・ホールドタイム等のタイミング
制約を十分満足するように外部入力信号Ｓ５を印加して
機能マクロ１を正常動作させた後、外部出力端子６の出
力信号を監視しながら、徐々に外部入力信号Ｓ５の位相
をずらし、機能マクロ１がタイミング制約値違反による
異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を
変化させ、その状態で外部入力信号Ｓ５の位相を保持す
る。その状態は、入力信号Ｓ３が入力セットアップ・ホ
ールドタイムのタイミング制約値そのものを保ち機能マ
クロ１を動作させている状態である。この状態で機能マ
クロの入力信号Ｓ３に接続されたＦＦ回路３２を用い、
測定用クロック信号Ｓ３４のラッチパルスの位相を少し
ずつずらしながら、ＦＦ測定出力端子３６からの出力Ｓ
３６が入力信号Ｓ３の変化により変移するタイミングを
見つけ、その時点での測定用クロック信号Ｓ３４のクロ
ックパルスタイミングＴａ（図５参照）を観測する。同
時に、ＦＦ回路３１で機能マクロのクロック入力Ｓ２の
クロックタイミングを同様に測定用クロック信号Ｓ３３
のラッチパルス位相をずらしながら、ＦＦ測定出力端子
３５からの出力Ｓ３５がクロック信号Ｓ２のパルスによ
り変移するタイミングを見つけ、その時点での測定用ク
ロック信号Ｓ３３のクロックパルスタイミングＴｂ（図
６参照）を観測する。その結果ＴａとＴｂの時間差を算
出することにより、機能マクロ１の入力セットアップ・
ホールドを短期間に精度高く算出することが出来る。
機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ
３が入力セットアップ・ホールドタイム等のタイミング
制約を十分満足するように外部入力信号Ｓ５を印加して
機能マクロ１を正常動作させた後、外部出力端子６の出
力信号を監視しながら、徐々に外部入力信号Ｓ５の位相
をずらし、機能マクロ１がタイミング制約値違反による
異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を
変化させ、その状態で外部入力信号Ｓ５の位相を保持す
る。その状態は、入力信号Ｓ３が入力セットアップ・ホ
ールドタイムのタイミング制約値そのものを保ち機能マ
クロ１を動作させている状態である。この状態で機能マ
クロの入力信号Ｓ３に接続されたＦＦ回路３２を用い、
測定用クロック信号Ｓ３４のラッチパルスの位相を少し
ずつずらしながら、ＦＦ測定出力端子３６からの出力Ｓ
３６が入力信号Ｓ３の変化により変移するタイミングを
見つけ、その時点での測定用クロック信号Ｓ３４のクロ
ックパルスタイミングＴａ（図５参照）を観測する。同
時に、ＦＦ回路３１で機能マクロのクロック入力Ｓ２の
クロックタイミングを同様に測定用クロック信号Ｓ３３
のラッチパルス位相をずらしながら、ＦＦ測定出力端子
３５からの出力Ｓ３５がクロック信号Ｓ２のパルスによ
り変移するタイミングを見つけ、その時点での測定用ク
ロック信号Ｓ３３のクロックパルスタイミングＴｂ（図
６参照）を観測する。その結果ＴａとＴｂの時間差を算
出することにより、機能マクロ１の入力セットアップ・
ホールドを短期間に精度高く算出することが出来る。
【００３７】（第４の実施の形態）図８は本発明の第４
の実施の形態の半導体集積回路装置の構成図である。図
８において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、４１はデータ入力
が機能マクロの入力端子３に接続されクロック入力が機
能マクロのクロック端子２に接続されたＦＦ回路、４２
は入力信号を観測するＦＦ測定出力端子である。ＦＦ回
路４１は、機能マクロ１のクロック端子２および入力端
子３の近傍に設置される。
の実施の形態の半導体集積回路装置の構成図である。図
８において、１は機能マクロ、２は機能マクロのクロッ
ク端子、３は機能マクロの入力端子、４は本集積回路装
置の外部クロック端子、５は本集積回路装置の外部入力
端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続さ
れた本集積回路装置の外部出力端子、４１はデータ入力
が機能マクロの入力端子３に接続されクロック入力が機
能マクロのクロック端子２に接続されたＦＦ回路、４２
は入力信号を観測するＦＦ測定出力端子である。ＦＦ回
路４１は、機能マクロ１のクロック端子２および入力端
子３の近傍に設置される。
【００３８】さらに図９を参照して、本発明の第４の実
施の形態の半導体集積回路装置に内蔵された機能マクロ
の入力セットアップ・ホールドタイミング値の測定方法
について説明する。図９はタイミング測定時のもので、
（ａ）はその構成における各信号を示す図であり、
（ｂ）は各信号のタイミングチャートである。
施の形態の半導体集積回路装置に内蔵された機能マクロ
の入力セットアップ・ホールドタイミング値の測定方法
について説明する。図９はタイミング測定時のもので、
（ａ）はその構成における各信号を示す図であり、
（ｂ）は各信号のタイミングチャートである。
【００３９】第１，第２，第３の実施の形態と同様に、
機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ
３が入力セットアップ・ホールドタイム等のタイミング
制約を十分満足するように外部入力信号Ｓ５を印加して
機能マクロ１を正常動作させた後、外部出力端子６の出
力信号を監視しながら、徐々に外部入力信号Ｓ５の位相
をずらし、機能マクロ１がタイミング制約値違反による
異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を
変化させ、その状態で外部入力信号Ｓ５の位相を保持す
る。その状態は、入力信号Ｓ３が入力セットアップ・ホ
ールドタイムのタイミング制約値そのものを保ち機能マ
クロ１を動作させている状態である。そのタイミングで
の外部クロックＳ４の位相をＴｂとする。そのタイミン
グで機能マクロの入力信号Ｓ３に接続されたＦＦ回路４
１を用い、外部クロック信号Ｓ４のラッチパルス位相を
ずらしながら、ＦＦ測定出力Ｓ４２が入力信号Ｓ３の変
化により変移するタイミングを見つけ、その時点での外
部クロック信号Ｓ４のクロックパルスタイミングＴａを
観測する。その結果ＴａとＴｂの時間差を算出すること
により、機能マクロ１の入力セットアップ・ホールドを
短期間に精度高く算出することが出来る。
機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ
３が入力セットアップ・ホールドタイム等のタイミング
制約を十分満足するように外部入力信号Ｓ５を印加して
機能マクロ１を正常動作させた後、外部出力端子６の出
力信号を監視しながら、徐々に外部入力信号Ｓ５の位相
をずらし、機能マクロ１がタイミング制約値違反による
異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を
変化させ、その状態で外部入力信号Ｓ５の位相を保持す
る。その状態は、入力信号Ｓ３が入力セットアップ・ホ
ールドタイムのタイミング制約値そのものを保ち機能マ
クロ１を動作させている状態である。そのタイミングで
の外部クロックＳ４の位相をＴｂとする。そのタイミン
グで機能マクロの入力信号Ｓ３に接続されたＦＦ回路４
１を用い、外部クロック信号Ｓ４のラッチパルス位相を
ずらしながら、ＦＦ測定出力Ｓ４２が入力信号Ｓ３の変
化により変移するタイミングを見つけ、その時点での外
部クロック信号Ｓ４のクロックパルスタイミングＴａを
観測する。その結果ＴａとＴｂの時間差を算出すること
により、機能マクロ１の入力セットアップ・ホールドを
短期間に精度高く算出することが出来る。
【００４０】
【発明の効果】以上のように本発明によれば、半導体集
積回路装置に内蔵された機能マクロ、例えばＳＲＡＭ・
ＤＲＡＭ・ＲＯＭなどのメモリーコアやデータパスなど
機能マクロのクロック端子ノードおよび入力端子ノード
のタイミングを直接測定することが可能になり、その機
能マクロの入力セットアップ・ホールドタイミング値
を、精度良く測定することが出来、機能マクロの検査・
評価を容易に行なうことが可能となる。
積回路装置に内蔵された機能マクロ、例えばＳＲＡＭ・
ＤＲＡＭ・ＲＯＭなどのメモリーコアやデータパスなど
機能マクロのクロック端子ノードおよび入力端子ノード
のタイミングを直接測定することが可能になり、その機
能マクロの入力セットアップ・ホールドタイミング値
を、精度良く測定することが出来、機能マクロの検査・
評価を容易に行なうことが可能となる。
【図１】本発明の第１の実施の形態の半導体集積回路装
置の構成図
置の構成図
【図２】本発明の第１の実施の形態における機能マクロ
の入力セットアップ・ホールドタイミング値の測定にお
ける入力信号のタイミング測定時の構成図およびタイミ
ングチャート
の入力セットアップ・ホールドタイミング値の測定にお
ける入力信号のタイミング測定時の構成図およびタイミ
ングチャート
【図３】本発明の第１の実施の形態における機能マクロ
の入力セットアップ・ホールドタイミング値の測定にお
けるクロック信号のタイミング測定時の構成図およびタ
イミングチャート
の入力セットアップ・ホールドタイミング値の測定にお
けるクロック信号のタイミング測定時の構成図およびタ
イミングチャート
【図４】本発明の第２の実施の形態の半導体集積回路装
置の構成図
置の構成図
【図５】本発明の第２の実施の形態における機能マクロ
の入力セットアップ・ホールドタイミング値の測定にお
ける入力信号のタイミング測定時の構成図およびタイミ
ングチャート
の入力セットアップ・ホールドタイミング値の測定にお
ける入力信号のタイミング測定時の構成図およびタイミ
ングチャート
【図６】本発明の第２の実施の形態における機能マクロ
の入力セットアップ・ホールドタイミング値の測定にお
けるクロック信号のタイミング測定時の構成図およびタ
イミングチャート
の入力セットアップ・ホールドタイミング値の測定にお
けるクロック信号のタイミング測定時の構成図およびタ
イミングチャート
【図７】本発明の第３の実施の形態の半導体集積回路装
置の構成図
置の構成図
【図８】本発明の第４の実施の形態の半導体集積回路装
置の構成図
置の構成図
【図９】本発明の第４の実施の形態における機能マクロ
の入力セットアップ・ホールドタイミング値の測定時の
構成図およびタイミングチャート
の入力セットアップ・ホールドタイミング値の測定時の
構成図およびタイミングチャート
【図１０】従来の半導体集積回路装置の構成図
【図１１】従来の半導体集積回路装置における機能マク
ロの入力セットアップ・ホールドタイミング値の測定時
のタイミングチャート
ロの入力セットアップ・ホールドタイミング値の測定時
のタイミングチャート
１ 機能マクロ
２ 機能マクロのクロック端子
３ 機能マクロの入力端子
４ 外部クロック端子
５ 外部入力端子
６ 外部出力端子
１１ セレクタ回路
１２ ＦＦ回路
１３ 測定用クロック端子
１４ セレクタ制御端子
１５ ＦＦ測定出力端子
２１ ＦＦ回路
２２ ＦＦ回路
２３ 測定用クロック端子
２４ ＦＦ測定出力端子
２５ ＦＦ測定出力端子
３１ ＦＦ回路
３２ ＦＦ回路
３３ 測定用クロック端子
３４ 測定用クロック端子
３５ ＦＦ測定出力端子
３６ ＦＦ測定出力端子
４１ ＦＦ回路
４２ ＦＦ測定出力端子
Claims (11)
- 【請求項１】 外部クロック信号端子および外部入力信
号端子を備え、前記外部クロック信号端子に接続された
クロック端子および前記外部入力信号端子に接続された
入力端子を有する機能マクロを内蔵した半導体集積回路
装置であって、 前記機能マクロのクロック端子および入力端子を入力に
接続し、外部から入力されるセレクタ信号により前記ク
ロック端子および入力端子のいずれかの信号を選択して
出力するセレクタ回路と、 前記セレクタ回路の出力をデータ入力するフリップフロ
ップ回路と、 前記フリップフロップ回路の出力端子に接続された検査
用出力端子と、 前記フリップフロップ回路のクロック入力端子に接続さ
れ、外部より検査用クロック信号を入力する検査用クロ
ック端子とを設けたことを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置の使
用方法であって、 外部よりセレクタ回路に機能マクロのクロック端子の信
号を選択させるセレクタ信号を与えるとともに、検査用
クロック端子からフリップフロップ回路に検査用クロッ
ク信号を与えて前記検査用出力端子から出力される前記
フリップフロップ回路の出力を観測し、前記検査用クロ
ック信号の位相をずらしながら前記フリップフロップ回
路の出力が変移するタイミングを検出することを特徴と
する半導体集積回路装置の使用方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の使
用方法であって、 外部よりセレクタ回路に機能マクロの入力端子の信号を
選択させるセレクタ信号を与えるとともに、検査用クロ
ック端子からフリップフロップ回路に検査用クロック信
号を与えて前記検査用出力端子から出力される前記フリ
ップフロップ回路の出力を観測し、前記検査用クロック
信号の位相をずらしながら前記フリップフロップ回路の
出力が変移するタイミングを検出することを特徴とする
半導体集積回路装置の使用方法。 - 【請求項４】 外部クロック信号端子および外部入力信
号端子を備え、前記外部クロック信号端子に接続された
クロック端子および前記外部入力信号端子に接続された
入力端子を有する機能マクロを内蔵した半導体集積回路
装置であって、 前記機能マクロのクロック端子の信号をデータ入力する
第１のフリップフロップ回路と、 前記第１のフリップフロップ回路の出力端子に接続され
た第１の検査用出力端子と、 前記機能マクロの入力端子の信号をデータ入力する第２
のフリップフロップ回路と、 前記第２のフリップフロップ回路の出力端子に接続され
た第２の検査用出力端子と、 前記第１および第２のフリップフロップ回路のクロック
入力端子に接続され、外部より検査用クロック信号を入
力する検査用クロック端子とを設けたことを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置の使
用方法であって、 機能マクロのクロック端子の信号をデータ入力する第１
のフリップフロップ回路に検査用クロック端子から検査
用クロック信号を与えて前記第１の検査用出力端子から
出力される前記第１のフリップフロップ回路の出力を観
測し、前記検査用クロック信号の位相をずらしながら前
記第１のフリップフロップ回路の出力が変移するタイミ
ングを検出することを特徴とする半導体集積回路装置の
使用方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の使
用方法であって、 機能マクロの入力端子の信号をデータ入力する第２のフ
リップフロップ回路に検査用クロック端子から検査用ク
ロック信号を与えて前記第２の検査用出力端子から出力
される前記第２のフリップフロップ回路の出力を観測
し、前記検査用クロック信号の位相をずらしながら前記
第２のフリップフロップ回路の出力が変移するタイミン
グを検出することを特徴とする半導体集積回路装置の使
用方法。 - 【請求項７】 外部クロック信号端子および外部入力信
号端子を備え、前記外部クロック信号端子に接続された
クロック端子および前記外部入力信号端子に接続された
入力端子を有する機能マクロを内蔵した半導体集積回路
装置であって、 前記機能マクロのクロック端子の信号をデータ入力する
第１のフリップフロップ回路と、 前記第１のフリップフロップ回路の出力端子に接続され
た第１の検査用出力端子と、 前記機能マクロの入力端子の信号をデータ入力する第２
のフリップフロップ回路と、 前記第２のフリップフロップ回路の出力端子に接続され
た第２の検査用出力端子と、 前記第１のフリップフロップ回路のクロック入力端子に
接続され、外部より第１の検査用クロック信号を入力す
る第１の検査用クロック端子と、 前記第２のフリップフロップ回路のクロック入力端子に
接続され、外部より第２の検査用クロック信号を入力す
る第２の検査用クロック端子とを設けたことを特徴とす
る半導体集積回路装置。 - 【請求項８】 請求項７記載の半導体集積回路装置の使
用方法であって、 機能マクロのクロック端子の信号をデータ入力する第１
のフリップフロップ回路に第１の検査用クロック端子か
ら第１の検査用クロック信号を与えて前記第１の検査用
出力端子から出力される前記第１のフリップフロップ回
路の出力を観測し、前記第１の検査用クロック信号の位
相をずらしながら前記第１のフリップフロップ回路の出
力が変移するタイミングを検出することを特徴とする半
導体集積回路装置の使用方法。 - 【請求項９】 請求項７記載の半導体集積回路装置の使
用方法であって、 機能マクロの入力端子の信号をデータ入力する第２のフ
リップフロップ回路に第２の検査用クロック端子から第
２の検査用クロック信号を与えて前記第２の検査用出力
端子から出力される前記第２のフリップフロップ回路の
出力を観測し、前記第２の検査用クロック信号の位相を
ずらしながら前記第２のフリップフロップ回路の出力が
変移するタイミングを検出することを特徴とする半導体
集積回路装置の使用方法。 - 【請求項１０】 外部クロック信号端子および外部入力
信号端子を備え、前記外部クロック信号端子に接続され
たクロック端子および前記外部入力信号端子に接続され
た入力端子を有する機能マクロを内蔵した半導体集積回
路装置であって、 前記機能マクロの入力端子の信号をデータ入力し、前記
機能マクロのクロック端子の信号をクロック入力するフ
リップフロップ回路と、 前記フリップフロップ回路の出力端子に接続された検査
用出力端子とを設けたことを特徴とする半導体集積回路
装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
の使用方法であって、 外部クロック信号端子にクロック信号を与えて前記検査
用出力端子から出力される前記フリップフロップ回路の
出力を観測し、前記クロック信号の位相をずらしながら
前記フリップフロップ回路の出力が変移するタイミング
を検出することを特徴とする半導体集積回路装置の使用
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011550A JP3686039B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体集積回路装置およびその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011550A JP3686039B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体集積回路装置およびその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218216A true JP2003218216A (ja) | 2003-07-31 |
| JP3686039B2 JP3686039B2 (ja) | 2005-08-24 |
Family
ID=27648997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002011550A Expired - Fee Related JP3686039B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体集積回路装置およびその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686039B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006177703A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2012021789A (ja) * | 2010-07-12 | 2012-02-02 | Ricoh Co Ltd | 半導体集積装置 |
| US8437207B2 (en) | 2008-06-27 | 2013-05-07 | Hynix Semiconductor Inc. | Apparatus for measuring data setup/hold time |
| US8495541B2 (en) | 2011-04-27 | 2013-07-23 | Renesas Electronics Corporation | Characterization device and computer program thereof |
| JP2014216984A (ja) * | 2013-04-30 | 2014-11-17 | スパンションエルエルシー | 遅延差検出回路、半導体装置および半導体装置の遅延差検出方法 |
-
2002
- 2002-01-21 JP JP2002011550A patent/JP3686039B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006177703A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置 |
| US8437207B2 (en) | 2008-06-27 | 2013-05-07 | Hynix Semiconductor Inc. | Apparatus for measuring data setup/hold time |
| JP2012021789A (ja) * | 2010-07-12 | 2012-02-02 | Ricoh Co Ltd | 半導体集積装置 |
| US8495541B2 (en) | 2011-04-27 | 2013-07-23 | Renesas Electronics Corporation | Characterization device and computer program thereof |
| JP2014216984A (ja) * | 2013-04-30 | 2014-11-17 | スパンションエルエルシー | 遅延差検出回路、半導体装置および半導体装置の遅延差検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3686039B2 (ja) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7613972B2 (en) | Semiconductor integrated circuit, and designing method and testing method thereof | |
| US7263640B2 (en) | LSI, test pattern generating method for scan path test, LSI inspecting method, and multichip module | |
| JP2001242223A (ja) | 半導体集積回路及び半導体装置並びにそれに用いるスピード選別方法 | |
| JP3686039B2 (ja) | 半導体集積回路装置およびその使用方法 | |
| JP2004157090A (ja) | パス遅延測定回路 | |
| JP4557526B2 (ja) | 半導体集積回路及び半導体集積回路の故障検出方法 | |
| CN106896317B (zh) | 通过扫描测试的扫描链所执行的电路排错方法及电路排错系统 | |
| US6742149B2 (en) | Apparatus for testing semiconductor integrated circuits | |
| JP5131025B2 (ja) | デジタル信号遅延測定回路、及びデジタル信号遅延測定方法 | |
| JP4783567B2 (ja) | 半導体装置 | |
| US7595670B2 (en) | Electronic device and method for on chip skew measurement | |
| JP2006269477A (ja) | 半導体集積回路 | |
| KR100438464B1 (ko) | 반도체 집적 회로 및 패드셀의 기능 테스트를 위한 방법 | |
| JP2009156580A (ja) | 入力容量測定回路 | |
| JP4724774B2 (ja) | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 | |
| KR100843207B1 (ko) | 전송지연시간 측정 장치 | |
| JP2005201721A (ja) | Ｉｃ試験装置及びｉｃ試験方法、半導体装置の製造方法 | |
| JP4746975B2 (ja) | 半導体回路の試験方法 | |
| JP3633605B2 (ja) | 半導体装置及びにそれに用いるスピード選別方法 | |
| JP2007093476A (ja) | 半導体集積回路 | |
| JP2005003628A (ja) | Ｌｓｉテスト回路およびそのテスト方法 | |
| JPH0829504A (ja) | 半導体集積回路 | |
| JP2011191261A (ja) | 半導体集積回路及びその制御方法 | |
| Zhang et al. | Coda: A concurrent online delay measurement architecture for critical paths | |
| JPH11101852A (ja) | 可変遅延素子試験回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050531 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050601 |
|
| LAPS | Cancellation because of no payment of annual fees |