JPH0829504A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】半導体集積回路のテスト等に使用されるモード
設定端子やノード選択端子の削減を図る。 【構成】リセット信号のパルス幅を測定するパルス幅測
定回路１１と、測定されたパルス幅に応じて切り換えら
れる被切換回路１２とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば所定の内部回路
と共に、その内部回路テスト用のテスト回路が組み込ま
れた半導体集積回路に関する。

【０００２】

【従来の技術】従来より、半導体集積回路に形成された
内部回路をテストする場合、例えば、内部回路に種々の
モードが存在する場合にテストのためにこの内部回路の
モードを設定し、設定されたモードに応じた内部回路の
ノードを観測することにより、半導体集積回路の良否を
判定する方法が採られている。

【０００３】図８は、従来の半導体集積回路の一例を表
わすブロック図である。図８に示す半導体集積回路８０
には、論理回路４１ａ，４１ｂ，４１ｃと、セレクタ回
路８３と、モード設定端子８１ａ，８１ｂ，８１ｃと、
ノード選択端子８２ａ，８２ｂと、ノード観測用端子４
３と、リセット端子４２が備えられている。論理回路４
１ａ，４１ｂ，４１ｃは、半導体集積回路８０に形成さ
れた内部回路であり、テストのために設定されるモード
を有している。論理回路４１ａ，４１ｂ，４１ｃの入力
側は、モード設定端子８１ａ，８１ｂ，８１ｃに接続さ
れている。また、論理回路４１ａ，４１ｂ，４１ｃの入
力側は、リセット端子４２に共通接続されている。論理
回路４１ａ，４１ｂ，４１ｃの出力側は、セレクタ回路
８３の入力側に接続されている。また、セレクタ回路８
３の制御入力側は、ノード選択端子８２ａ，８２ｂに接
続されている。セレクタ回路８３の出力側は、ノード観
測用端子４３に接続されている。半導体集積体回路の内
部回路、即ち論理回路４１ａ，４１ｂ，４１ｃの良否を
判定する場合には、先ずリセット端子４２からリセット
信号ＲＥＳＥＴ＿として’Ｌ’レベルのパルス信号が入
力され、これにより論理回路４１ａ，４１ｂ，４１ｃ
が、まずイニシャライズされる。

【０００４】次に、モード設定端子８１ａ，８１ｂ，８
１ｃにモード設定用の信号が入力される。これにより論
理回路４１ａ，４１ｂ，４１ｃの、テストのためのモー
ドが設定される。論理回路４１ａ，４１ｂ，４１ｃのノ
ードｎ１，ｎ２，ｎ３の信号がセレクタ回路８３に入力
され、セレクタ回路８３に入力されたノードｎ１，ｎ
２，ｎ３の信号のうち、セレクタ回路８３の制御入力側
に入力されているノード選択端子８２ａ，８２ｂの信号
に応じていずれか１つのノードの信号が選択される。選
択された信号はセレクタ回路８３からノード観測用端子
４３に出力される。

【０００５】このように、論理回路４１ａ，４１ｂ，４
１ｃのモードを設定し、これら論理回路４１ａ，４１
ｂ，４１ｃのノードｎ１，ｎ２，ｎ３の信号をセレクタ
回路８３により切り換え、ノード観測用端子４３の信号
を観測することにより、半導体集積回路の良否が判定さ
れる。尚、ここでは半導体集積回路の良否を判定する場
合について説明したが、これとは別に、半導体集積回路
が搭載されたボードのデバッグを行なう際にも、同様に
してこの半導体集積回路のノードを観測する必要を生じ
る場合がある。

【０００６】

【発明が解決しようとする課題】上述したように半導体
集積回路の良否を判定したり、半導体集積回路が搭載さ
れたボードのデバッグを行なうにあたり、内部回路のモ
ード設定を行なうためのモード設定端子が必要とされる
場合がある。このモード設定端子は、半導体集積回路の
パッケージの端子として設けられるが、内部回路の良否
の判定もしくはボードのデバッグ終了後は、モード設定
以外の機能を有する端子と共用される場合以外には不要
な端子となり、半導体パッケージの端子が制限され問題
がある。

【０００７】また、半導体集積回路に形成された内部回
路の複数のノードを観測するためにセレクト回路を備え
た場合、そのセレクト回路に複数のノードを選択するノ
ード選択端子が必要とされる。このノード選択端子は、
半導体集積回路のパッケージの端子として設けられてい
るが、内部回路の良否の判定もしくはボードのデバッグ
終了後は不要な端子となり、半導体パッケージの端子が
制限され問題がある。

【０００８】本発明は、半導体集積回路に形成された内
部回路の良否の判定終了後もしくは半導体集積回路が搭
載されたボードのデバッグ等に使用されるモード設定端
子及びノード選択端子等、デバッグ終了後不要となる端
子の削減が図られた半導体集積回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、 （１）可変自在なパルス幅を有するリセット信号を入力
し、入力されたリセット信号のパルス幅を測定するパル
ス幅測定回路 （２）上記パルス幅測定回路で測定されたパルス幅に応
じて切り換えられる被切換回路 が組み込まれてなることを特徴とするものである。

【００１０】

【作用】本発明の半導体集積回路は、リセット信号の可
変自在なパルス幅を測定し、測定されたパルス幅に応じ
て、被切換回路、例えば内部回路のモード切換回路やセ
レクト回路等が切り換えられるものであるため、半導体
集積回路の良否を判定する場合もしくは半導体集積回路
が搭載されたボードのデバッグを行う場合等に、本発明
の回路を半導体集積回路に組み込み、半導体集積回路の
リセット端子に可変自在なパルス幅を有するリセット信
号を入力し、リセット信号のパルス幅に応じて被切換回
路を切り換えることにより、その被切換回路が、例え
ば、内部回路のモードを設定するモード設定回路の場
合、従来モード設定用に必要とされていたモード設定端
子が削減され、その被切換回路が、例えば内部回路の複
数のノードのうちの１つのノードの信号を選択するセレ
クト回路の場合、従来ノード選択用に必要とされていた
ノード選択端子が削減される。

【００１１】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体集積回路の一実施例の、特徴部分
の構成を示すブロック図である。図１に示す部分回路１
０は、例えば半導体集積回路をテストするために半導体
集積回路に組み込まれて使用されるものである。この部
分回路１０は、パルス幅測定回路１１と被切換回路１２
から構成されている。

【００１２】先ず、パルス幅測定回路１１について説明
する。パルス幅測定回路１１には、可変自在な’Ｌ’レ
ベルのパルス幅を有するリセット信号ＲＥＳＥＴ＿が入
力される。また、パルス幅測定回路１１には、半導体集
積回路に形成された内部回路を駆動するためのクロック
信号ＣＬＫも入力されている。このパルス幅測定回路１
１は、クロック信号ＣＬＫの立ち下がりエッジをカウン
トする。

【００１３】図２は、図１に示すパルス幅測定回路１１
のタイミングチャートである。図２に示すようにリセッ
ト信号ＲＥＳＥＴ＿として’Ｌ’レベルの信号がパルス
幅測定回路１１に入力されると、先ず図２に示す時間Ａ
において、半導体集積回路に形成された内部回路（図示
せず）がイニシャライズされる。時間Ａの間はイニシャ
ライズ動作が行われており、このため時間Ａにおいて
は、パルス幅測定回路１１は、クロック信号ＣＬＫが入
力されてもその立ち下がりエッジをカウントすることは
ない。

【００１４】次に時間Ａから時間Ｂに移行する。時間Ｂ
においても、リセット信号ＲＥＳＥＴ＿として’Ｌ’レ
ベルの信号がパルス幅測定回路に引き続き入力されてい
る。この時間Ｂではパルス幅測定回路１１は、入力され
たクロック信号ＣＬＫの立ち下がりエッジが現われるた
びにこの立ち下がりエッジをカウントする。これにより
クロック信号ＣＬＫのパルス数がカウントされる。次に
時間Ｂから時間Ｃに移行した時点で、リセット信号ＲＥ
ＳＥＴ＿が’Ｌ’レベルの信号から’Ｈ’レベルの信号
に変化すると、パルス幅測定回路１１は、この’Ｈ’レ
ベルに変化した信号を受けて時間Ｂの間にカウントした
クロック信号ＣＬＫのパルス数、即ちカウント値（図２
に示す例では’３’）を出力する。出力されたカウント
値は、被切換回路１２に入力される。

【００１５】次に、被切換回路１２について説明する。
被切換回路１２には、上述したようにパルス幅測定回路
１１から出力されたカウント値が入力され、被切換回路
１２は、入力されたカウント値に応じて切り換えられ
る。この被切換回路は、例えばモード設定回路、セレク
ト回路等であり、この被切換回路１２が切り換えられる
ことにより内部回路のモードが設定され、あるいは複数
のノードのうちの１つが選択される。

【００１６】図３は、図１に示す被切換回路１２の一例
としてのモード設定回路１２ａを備えた本発明の一実施
例の特徴部分の回路１０ａの構成を示すブロック図であ
る。この部分回路１０ａは、半導体集積回路をテストす
るために半導体集積回路に組み込まれるものである。部
分回路１０ａは、パルス幅測定回路１１とモード設定回
路１２ａから構成されている。

【００１７】パルス幅測定回路１１は、図１に示すパル
ス幅測定回路１１と同じものであるので説明は省略す
る。モード設定回路１２ａには、パルス幅測定回路１１
からカウント値が入力される。また、モード設定回路１
２ａには、半導体集積回路をテストモードに設定するテ
スト信号ＴＥＳＴも入力される。このモード設定回路１
２ａは、半導体集積回路に形成された内部回路の複数の
モードを設定するための回路である。

【００１８】先ずテスト信号ＴＥＳＴとして、テストモ
ードの設定を表わす’Ｈ’レベルの信号が入力され、こ
れによりモード設定回路１２ａがイネーブルにされる。
次にパルス幅測定回路１１に、リセット信号ＲＥＳＥＴ
＿として’Ｌ’レベルの信号が入力される。するとパル
ス幅測定回路１１は、入力された’Ｌ’レベルの信号の
パルス幅に応じたカウント値をモード設定回路１２ａに
出力する。するとモード設定回路１２ａは、入力された
カウント値に対応する回路に切り換えられ、切り換えら
れた回路に対応する信号、即ち信号ＴＥＳＴ１，ＴＥＳ
Ｔ２，…，ＴＥＳＴｎのうちいずれかひとつの信号が出
力される。この出力された信号により半導体集積回路に
形成された内部回路のモードが設定される。このように
設定されたモードによる内部回路のノードを、図示しな
いノード観測用端子で確認することにより、この半導体
集積回路の良否が判定される。

【００１９】一方、テスト信号ＴＥＳＴに’Ｌ’レベル
の信号が入力されると、モード設定回路１２ａから出力
される信号ＴＥＳＴ１，ＴＥＳＴ２，…，ＴＥＳＴｎは
ディスエーブルされる。このためパルス幅測定回路１１
に入力されているリセット信号ＲＥＳＥＴ＿のパルス幅
に応じて内部回路のモードが設定されることもない。こ
のように、部分回路１０ａを半導体集積回路に組み込
み、半導体集積回路に形成された内部回路をテストする
ことにより、本実施例では、内部回路のモードを設定す
るモード設定端子が削減される。

【００２０】次に、半導体集積回路に形成された内部回
路の複数のノードを選択する場合について説明する。図
４は、図１に示す被切換回路１２の一例としてのセレク
タ回路１２ｂを備えた部分回路１０ｂが、組み込まれた
半導体集積回路４０のブロック図である。尚、前述した
図８に示す半導体集積回路８０の構成要素と同一の要素
には同一の番号を付して示し、重複説明は省略する。

【００２１】この半導体集積回路４０は、図８に示す半
導体集積回路８０と比較した場合、パルス幅測定回路１
１が追加されており、またセレクト回路８３に代わるセ
レクト回路１２ｂが備えられている。さらに、ノード選
択端子８２ａ，８２ｂが削除されている。追加されたパ
ルス幅測定回路１１には、リセット端子４２が接続さ
れ、さらにクロック信号ＣＬＫが入力されている。一
方、セレクト回路１２ｂには、論理回路４１ａ，４１
ｂ，４１ｃのノードｎ１，ｎ２，ｎ３が接続されてい
る。またこのセレクト回路１２ｂには、パルス幅測定回
路１１から出力されるカウント値も入力される。

【００２２】半導体集積回路４０の内部回路、即ち論理
回路４１ａ，４１ｂ，４１ｃの良否を判断する場合に
は、先ずリセット端子４２にリセット信号ＲＥＳＥＴ＿
として’Ｌ’レベルの信号が入力される。以下、図１及
び図２において説明したと同様にして、先ず時間Ａにお
いて論理回路４１ａ，４１ｂ，４１ｃがイニシャライズ
される。次に時間Ｂにおいて、モード設定端子８１ａ，
８１ｂ，８１ｃを介して入力された信号により論理回路
４１ａ，４１ｂ，４１ｃのモードが設定され、またそれ
とともに、パルス幅測定回路１１では、クロック信号Ｃ
ＬＫがカウントされる。次に時間Ｃにおいて、リセット
端子４２に’Ｈ’レベルの信号が入力されると、パルス
幅測定回路１１でカウントされたカウント値がセレクタ
回路１２ｂに入力される。ここで、セレクタ回路１２ｂ
には、論理回路４１ａ，４１ｂ，４１ｃの各ノードｎ
１，ｎ２，ｎ３の信号が入力されており、セレクタ回路
１２ｂは入力されたノードｎ１，ｎ２，ｎ３の中の、パ
ルス幅測定回路１１から入力されたカウント値に応じた
ノードの信号をノード観測用端子４３に出力する。ノー
ド観測用端子４３に出力された信号を観測することによ
り、論理回路４１ａ，４１ｂ，４１ｃの良否が判定され
る。

【００２３】このように半導体集積回路４０の中に部分
回路１０ｂを組み込むことにより、論理回路４１ａ，４
１ｂ，４１ｃのノードを選択するためのノード選択端子
が削減される。図５は、図４に示す半導体集積回路４０
及びその周辺装置を示すブロック図である。

【００２４】図５に示す周辺装置は、コントローラ５１
と、データ変換器５２と、メモリ５３と、表示器５４と
から構成されている。コントローラ５１は、論理回路４
１ａ，４１ｂ，４１ｃのノードｎ１，ｎ２，ｎ３の信号
がセレクタ回路１２ｂで順次選択されるように、リセッ
ト信号ＲＥＳＥＴ＿のパルス幅を設定して出力するとと
もに、データ変換器５２，メモリ５３，表示器５４を制
御する。

【００２５】データ変換器５２は、ノード観測用端子４
３から出力されたノードの信号を所定のフォーマットの
データに変換する。メモリ５３は、データ変換器５２で
変換されたデータを格納する。全てのノードｎ１，ｎ
２，ｎ３の信号がデータ変換器５２により所定のフォー
マットのデータに変換されメモリ５３に格納された時点
で、メモリ５３に格納されたデータが読み出され表示器
５４に転送される。

【００２６】表示器５４は、転送された全データを合成
して表示する。このようにして、リセット信号の可変自
在なパルス幅で設定された論理回路４１ａ，４１ｂ，４
１ｃの全ノードに対応するデータが表示器５４で同時に
観測され、例えば不具合個所が容易に特定される。図６
は、図１に示すパルス幅測定回路１１の回路図、図７は
そのタイミングチャートである。

【００２７】図６に示すフリップフロップ６１ａ，６１
ｂから出力される信号ａ，ｂは、それぞれ’Ｈ’レベル
に初期設定されている。リセット信号ＲＥＳＥＴ＿とし
て’Ｌ’レベルの信号が入力されると、ゲート６２ｂの
一方の入力は，’Ｌ’レベルとなる。また、ゲート６２
ｂの他方の入力もフリップフロップ６１ａ，ゲート６２
ａを経由して’Ｌ’レベルとなり、これによりゲート６
２ｂの出力は’Ｈ’レベルとなるため、カウンタ６３の
カウントイネーブル端子ＣＥには’Ｈ’レベルの信号が
入力される。

【００２８】次にクロック信号ＣＬＫの立ち上がり１
（図７参照）のタイミングで、フリップフロップ６１ａ
にリセット信号ＲＥＳＥＴ＿として入力されている’
Ｌ’レベルの信号がフリップフロップ６１ａに格納され
るとともに、フリップフロップ６１ｂに入力されてい
る’Ｈ’レベルの信号がフリップフロップ６１ｂに格納
される。

【００２９】これによりフリップフロップ６１ａから出
力される信号ａは、’Ｌ’レベルの信号に変化し、一方
フリップフロップ６１ｂから出力される信号ｂは’Ｈ’
レベルの信号のままである。これらの信号ａ，ｂがゲー
ト６２ａにそれぞれ入力され、これによりゲート６２ａ
から’Ｈ’レベルの信号が出力される。この’Ｈ’レベ
ルの信号がカウンタ６３のリセット端子Ｒに入力され、
これによりカウンタ６３がリセットされるとともに、ゲ
ート６２ｂを介して’Ｌ’レベルの信号がカウントイネ
ーブル端子ＣＥに入力され、カウントがディスエーブル
される。

【００３０】さらにその後、クロック信号ＣＬＫの立ち
上がり２のタイミングで、図７に示すようにリセット信
号ＲＥＳＥＴ＿として’Ｌ’レベルの信号がまだ入力さ
れているため、この’Ｌ’レベルの信号がフリップフロ
ップ６１ａに格納される。一方フリップフロップ６１ｂ
には、フリップフロップ６１ａの信号ａとして’Ｌ’レ
ベルの信号が入力されているため、今度はこの’Ｌ’レ
ベルの信号がフリップフロップ６１ｂに格納される。こ
れにより、フリップフロップ６１ｂの信号ｂは’Ｌ’レ
ベルの信号となる。

【００３１】この’Ｌ’レベルの信号は、ゲート６２ａ
を経由してカウンタ６３のリセット端子Ｒに入力され、
これによりカウンタ６３のリセットが解除されるととも
に、この’Ｌ’レベルの信号は、ゲート６２ｂの一方に
入力される。ここでゲート６２ｂの他方の入力端子に
は、リセット信号ＲＥＳＥＴ＿として’Ｌ’レベルの信
号が入力されているため、ゲート６２ｂには’Ｈ’レベ
ルの信号が出力される。この’Ｈ’レベルの信号がカウ
ンタ６３のカウントイネーブル端子ＣＥに入力され、こ
れによりカウンタ６３がイネーブルされ、カウンタ６３
は、カウンタ６３に入力されているクロック信号ＣＬＫ
の立ち下がりのタイミングをカウントする。図７には、
このようにしてクロック信号ＣＬＫの立ち下がり３，
４，５，６，７，８，９のタイミングでカウンタ６３の
カウンタ値が０，１，２，３，４，５，６と順次インク
リメントされた状態を示している。

【００３２】クロック信号ＣＬＫの立ち下がり９のタイ
ミング終了後、リセット信号ＲＥＳＥＴ＿が’Ｈ’レベ
ルの信号に変化すると、ゲート６２ｂを経由してカウン
トイネーブル端子ＣＥに’Ｌ’レベルの信号が入力され
る。これによりカウンタ６３がディスエーブルされ、カ
ウンタ６３はカウントを終了する。このようにしてパル
ス幅測定回路１１は、入力されたリセット信号ＲＥＳＥ
Ｔ＿の’Ｌ’レベルの信号をクロック信号ＣＬＫでカウ
ントし、これによりリセット信号ＲＥＳＥＴ＿のパルス
幅である’Ｌ’レベルの信号幅が測定される。

【００３３】本実施例においては、半導体集積回路の良
否を判定するテスト回路について説明したが、本発明は
これに限定されるものでなく、例えば半導体集積回路が
搭載されたボードのデバッグを行なう場合にも本発明を
この半導体集積回路に組み込み半導体集積回路に形成さ
れた内部回路のモード設定やノード選択を行い、ボード
をデバッグしてもよい。

【００３４】また本実施例においては、半導体集積回路
に被切換回路としてモード設定回路とノード選択回路を
それぞれ別々に組み込んだ場合を説明したが、半導体集
積回路にこれらモード設定回路とノード選択回路とを同
時に組み込み、モード設定端子とノード選択端子双方を
削減してもよい。

【００３５】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、リセット信号の可変自在なパルス幅を測定
し、測定されたパルス幅に応じて被切換回路が切り換え
られるため、半導体集積回路の良否を判定する場合もし
くは半導体集積回路が搭載されたボードのデバッグを行
なう場合等に、リセット信号を介して半導体集積回路に
形成された内部回路のモード設定やノード選択等が行な
われ、モード設定端子やノード選択端子等が削減され
る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一実施例の、特徴部
分の構成を示すブロック図である。

【図２】図１に示すパルス幅測定回路のタイミングチャ
ートである。

【図３】図１に示す被切換回路の一例としてのモード設
定回路を備えた本発明の一実施例の、特徴部分の回路構
成を示すブロック図である。

【図４】図１に示す被切換回路の一例としてのセレクタ
回路が組み込まれた半導体集積回路のブロック図であ
る。

【図５】図４に示す半導体集積回路及びその周辺装置を
示すブロック図である。

【図６】図１に示すパルス幅測定回路の回路図である。

【図７】図６に示す回路のタイミングチャートである。

【図８】従来の半導体集積回路のブロック図である。

【符号の説明】

１０，１０ａ，１０ｂ 部分回路 １１ パルス幅測定回路 １２ 被切換回路 １２ａ モード設定回路 １２ｂ セレクタ回路 ４０ 半導体集積回路 ４１ａ，４１ｂ，４１ｃ 論理回路 ４２ リセット端子 ４３ ノード観測用端子 ５１ コントローラ ５２ データ変換器 ５３ メモリ ５４ 表示器 ６１ａ，６１ｂ フリップフロップ ６２ａ，６２ｂ ゲート ６３ カウンタ ８１ａ，８１ｂ，８１ｃ モード設定端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 可変自在なパルス幅を有するリセット信
   号を入力し、入力されたリセット信号のパルス幅を測定
   するパルス幅測定回路と、 前記パルス幅測定回路で測定されたパルス幅に応じて切
   り換えられる被切換回路とが組み込まれてなることを特
   徴とする半導体集積回路。