JP2002016226A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】 被測定半導体集積回路装置の動作速度より動
作速度の遅いテスターを用いて、内部素子の動作スピー
ドを測定することが可能な半導体集積回路装置を提供す
ること。 【解決手段】 半導体集積回路装置に、バッファなどの
内部素子Ｄ１〜Ｄｎを多数個直列に接続して内部素子列
を形成し、この素子列に半導体集積回路装置１０の高速
のクロック信号ＣＬＫに同期化した信号を印加し、その
クロック信号ＣＬＫの１クロック分の期間に信号の伝搬
した個数を数値データとして出力する、測定回路を組み
込んでいる。したがって、外部から測定指令信号ＧＯ，
ＲＥＳとクロック信号ＣＬＫを入力するだけで素子スピ
ードを数値データＯＵＴとして出力する。
作速度の遅いテスターを用いて、内部素子の動作スピー
ドを測定することが可能な半導体集積回路装置を提供す
ること。 【解決手段】 半導体集積回路装置に、バッファなどの
内部素子Ｄ１〜Ｄｎを多数個直列に接続して内部素子列
を形成し、この素子列に半導体集積回路装置１０の高速
のクロック信号ＣＬＫに同期化した信号を印加し、その
クロック信号ＣＬＫの１クロック分の期間に信号の伝搬
した個数を数値データとして出力する、測定回路を組み
込んでいる。したがって、外部から測定指令信号ＧＯ，
ＲＥＳとクロック信号ＣＬＫを入力するだけで素子スピ
ードを数値データＯＵＴとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部素子のスピー
ドチェックを簡単なテスト装置で行えるようにした半導
体集積回路装置に関する。
ドチェックを簡単なテスト装置で行えるようにした半導
体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置の性能を測定し評価
するために、試験装置（テスター）を用いて、直流テス
ト、スイッチングテスト、ファンクションテストなど種
々の項目のテストが行われる。
するために、試験装置（テスター）を用いて、直流テス
ト、スイッチングテスト、ファンクションテストなど種
々の項目のテストが行われる。
【０００３】近年、半導体集積回路装置の動作速度が１
００ＭＨｚ、２００ＭＨｚと一段と速くなってきてお
り、この半導体集積回路のテストを行うためには、テス
ターの性能も、この動作速度に対応させて向上したもの
とすればよい。
００ＭＨｚ、２００ＭＨｚと一段と速くなってきてお
り、この半導体集積回路のテストを行うためには、テス
ターの性能も、この動作速度に対応させて向上したもの
とすればよい。
【０００４】
【発明が解決しようとする課題】しかしながら、大量に
生産される半導体集積回路装置を速やかに性能測定する
には、多くのテスタを必要とし、急激に向上する半導体
集積回路装置の動作速度に合わせて、それまで使用して
いた全てのテスターを更新することは、負担が大きく大
変である。
生産される半導体集積回路装置を速やかに性能測定する
には、多くのテスタを必要とし、急激に向上する半導体
集積回路装置の動作速度に合わせて、それまで使用して
いた全てのテスターを更新することは、負担が大きく大
変である。
【０００５】また、実施すべき種々のテスト項目の内、
多くのテスト項目は半導体集積回路装置の動作速度よ
り、動作速度の遅いテスターでも実施することが可能で
あるが、ただ内部素子の動作スピード、則ち半導体集積
回路装置内の信号の伝搬速度をチェックすることができ
ないという問題があった。
多くのテスト項目は半導体集積回路装置の動作速度よ
り、動作速度の遅いテスターでも実施することが可能で
あるが、ただ内部素子の動作スピード、則ち半導体集積
回路装置内の信号の伝搬速度をチェックすることができ
ないという問題があった。
【０００６】そこで、本発明は、被測定半導体集積回路
装置の動作速度より動作速度の遅いテスターを用いて、
内部素子の動作スピードを測定することが可能な半導体
集積回路装置を提供することを目的とする。
装置の動作速度より動作速度の遅いテスターを用いて、
内部素子の動作スピードを測定することが可能な半導体
集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の半導体集積回
路装置は、内部素子を所定数直列接続してなる測定用素
子列Ｄ１〜Ｄｍと、この測定用素子列の所要の複数箇所
にそれぞれラッチ回路を設けたラッチ回路群Ｌ１〜Ｌｎ
と、このラッチ回路群の各ラッチ回路の出力信号が入力
され、数値情報に変換して出力するデコーダ１２と、外
部から供給される動作指令信号に基づいて、同じく外部
から供給されるクロック信号に同期した第１同期化信号
ａと前記クロック信号の１クロック分遅延した第２同期
化信号ｂとを形成し、前記第１同期化信号を前記測定用
素子列の入力端に供給するとともに、前記第２同期化信
号を前記ラッチ回路群に供給するパルス生成回路１１と
を、有することを特徴とする。
路装置は、内部素子を所定数直列接続してなる測定用素
子列Ｄ１〜Ｄｍと、この測定用素子列の所要の複数箇所
にそれぞれラッチ回路を設けたラッチ回路群Ｌ１〜Ｌｎ
と、このラッチ回路群の各ラッチ回路の出力信号が入力
され、数値情報に変換して出力するデコーダ１２と、外
部から供給される動作指令信号に基づいて、同じく外部
から供給されるクロック信号に同期した第１同期化信号
ａと前記クロック信号の１クロック分遅延した第２同期
化信号ｂとを形成し、前記第１同期化信号を前記測定用
素子列の入力端に供給するとともに、前記第２同期化信
号を前記ラッチ回路群に供給するパルス生成回路１１と
を、有することを特徴とする。
【０００８】本発明の請求項１の半導体集積回路装置に
よれば、内部に素子スピードを自己測定する回路を組み
込んでいるから、外部から測定指令信号とクロック信号
を入力するだけで素子スピードを数値出力することがで
きる。これにより、被測定半導体集積回路装置の動作速
度より動作速度の遅いテスターを用いて、内部素子の動
作スピードを測定することが可能となる。
よれば、内部に素子スピードを自己測定する回路を組み
込んでいるから、外部から測定指令信号とクロック信号
を入力するだけで素子スピードを数値出力することがで
きる。これにより、被測定半導体集積回路装置の動作速
度より動作速度の遅いテスターを用いて、内部素子の動
作スピードを測定することが可能となる。
【０００９】
【発明の実施の形態】以下、本発明の第１の実施の形態
に係る半導体集積回路装置について、図１〜図３を参照
して説明する。
に係る半導体集積回路装置について、図１〜図３を参照
して説明する。
【００１０】図１は、本発明の第１の実施の形態に係る
半導体集積回路装置の測定時の全体の概念図であり、図
２は半導体集積回路装置に組み込まれている測定回路を
示す図であり、また図３は、図２の測定回路の動作を説
明するタイミングチャートである。
半導体集積回路装置の測定時の全体の概念図であり、図
２は半導体集積回路装置に組み込まれている測定回路を
示す図であり、また図３は、図２の測定回路の動作を説
明するタイミングチャートである。
【００１１】図１において、半導体集積回路装置１０は
その内部に内部素子の動作スピードを測定するための測
定回路が組み込まれている。この半導体集積回路装置１
０にクロック発振器２０から、半導体集積回路装置１０
の本来の動作速度を持つクロック信号ＣＬＫ、例えば、
１００ＭＨｚが供給される。テスター３０は、動作速度
が、例えば１０ＭＨｚ程度の遅いテスターであり、この
テスター３０から測定を開始するための動作指令信号で
あるテスト信号ＧＯ及びリセット信号ＲＥＳが半導体集
積回路装置１０に供給され、また半導体集積回路装置１
０から測定終了信号ＤＯＮＥ及び測定結果である出力信
号ＯＵＴがテスター３０に出力される。
その内部に内部素子の動作スピードを測定するための測
定回路が組み込まれている。この半導体集積回路装置１
０にクロック発振器２０から、半導体集積回路装置１０
の本来の動作速度を持つクロック信号ＣＬＫ、例えば、
１００ＭＨｚが供給される。テスター３０は、動作速度
が、例えば１０ＭＨｚ程度の遅いテスターであり、この
テスター３０から測定を開始するための動作指令信号で
あるテスト信号ＧＯ及びリセット信号ＲＥＳが半導体集
積回路装置１０に供給され、また半導体集積回路装置１
０から測定終了信号ＤＯＮＥ及び測定結果である出力信
号ＯＵＴがテスター３０に出力される。
【００１２】図２において、内部素子Ｄ１〜Ｄｍは、半
導体集積回路装置１０に設けられている素子を代表する
素子或いは標準サンプルとしてバッファとされており、
これが所定個数として例えば１２０個直列に接続され
て、測定用素子列を構成している。この測定用素子列の
入力端に、第１同期化信号ａが入力され、この第１同期
化信号ａが順次遅延しながら測定用素子列を伝搬してい
く。この内部素子Ｄ１〜Ｄｍは、それぞれが半導体素子
としての動作部分や、コンタクト部分、アルミ配線部分
などから構成されており、信号の伝搬に素子１個当たり
所定の遅延を有することになる。したがって、この内部
素子Ｄ１〜Ｄｍとしては、バッファに限ることなく、半
導体集積回路装置１０に設けられている素子の平均的な
遅延時間を持つ素子を選定したり、或いは遅延時間が長
いと思われる素子を選定するなど、任意の素子を選定す
ることができる。
導体集積回路装置１０に設けられている素子を代表する
素子或いは標準サンプルとしてバッファとされており、
これが所定個数として例えば１２０個直列に接続され
て、測定用素子列を構成している。この測定用素子列の
入力端に、第１同期化信号ａが入力され、この第１同期
化信号ａが順次遅延しながら測定用素子列を伝搬してい
く。この内部素子Ｄ１〜Ｄｍは、それぞれが半導体素子
としての動作部分や、コンタクト部分、アルミ配線部分
などから構成されており、信号の伝搬に素子１個当たり
所定の遅延を有することになる。したがって、この内部
素子Ｄ１〜Ｄｍとしては、バッファに限ることなく、半
導体集積回路装置１０に設けられている素子の平均的な
遅延時間を持つ素子を選定したり、或いは遅延時間が長
いと思われる素子を選定するなど、任意の素子を選定す
ることができる。
【００１３】ラッチ回路Ｌ１〜Ｌｎは、前記測定用素子
列の所要の複数箇所ｄ１〜ｄｎにそれぞれデータ端子Ｄ
が接続され、クロック端子Ｃに共通の第２同期化信号ｂ
が入力され、各出力端子Ｑがデコーダ１２に接続され
て、ラッチ回路群を構成している。このラッチ回路の個
数及び前記測定用素子列への接続箇所は、図２では前記
測定用素子列の前半部分には接続せず、後半部分の測定
用素子の所定個数毎としている。しかし、この個数及び
接続箇所は、想定される条件や、必要とする測定上の分
解能などから、前記測定用素子列の前半部分から設けて
もよいし、また測定用素子毎に設けることとしてもよ
い。
列の所要の複数箇所ｄ１〜ｄｎにそれぞれデータ端子Ｄ
が接続され、クロック端子Ｃに共通の第２同期化信号ｂ
が入力され、各出力端子Ｑがデコーダ１２に接続され
て、ラッチ回路群を構成している。このラッチ回路の個
数及び前記測定用素子列への接続箇所は、図２では前記
測定用素子列の前半部分には接続せず、後半部分の測定
用素子の所定個数毎としている。しかし、この個数及び
接続箇所は、想定される条件や、必要とする測定上の分
解能などから、前記測定用素子列の前半部分から設けて
もよいし、また測定用素子毎に設けることとしてもよ
い。
【００１４】デコーダ１２は、ラッチ回路Ｌ１〜Ｌｎの
ラッチ信号Ｑ１〜Ｑｎが入力され、第３同期化信号ｃの
入力時にラッチ信号Ｑ１〜Ｑｎをデコードして、数値情
報として出力信号ＯＵＴを発生する。この時、第３同期
化信号ｃを測定終了信号ＤＯＮＥとして、出力信号ＯＵ
Ｔとともに、半導体集積回路装置１０の外部、則ちテス
ター３０へ出力する
ラッチ信号Ｑ１〜Ｑｎが入力され、第３同期化信号ｃの
入力時にラッチ信号Ｑ１〜Ｑｎをデコードして、数値情
報として出力信号ＯＵＴを発生する。この時、第３同期
化信号ｃを測定終了信号ＤＯＮＥとして、出力信号ＯＵ
Ｔとともに、半導体集積回路装置１０の外部、則ちテス
ター３０へ出力する
【００１５】これら図２に示される測定回路は、全て半
導体集積回路装置１０に組み込まれる。この図２の測定
回路は、内部素子Ｄ１〜Ｄｍを１２０個とした場合に、
回路規模は約４００〜５００素子程度必要となるが、通
常半導体集積回路装置１０には多くの素子、例えば１０
万素子程度、が作り込まれるから、この測定回路を組み
込むことに格別の制限を受けることはない。
導体集積回路装置１０に組み込まれる。この図２の測定
回路は、内部素子Ｄ１〜Ｄｍを１２０個とした場合に、
回路規模は約４００〜５００素子程度必要となるが、通
常半導体集積回路装置１０には多くの素子、例えば１０
万素子程度、が作り込まれるから、この測定回路を組み
込むことに格別の制限を受けることはない。
【００１６】さて、以上のように構成されている本発明
の動作について、図３のタイミングチャートも参照しつ
つ、説明する。
の動作について、図３のタイミングチャートも参照しつ
つ、説明する。
【００１７】クロック発振器２０で発生されたクロック
信号ＣＬＫが半導体集積回路装置１０のパルス生成回路
１１に入力されている。このクロック信号ＣＬＫは、半
導体集積回路装置１０の本来の動作速度である例えば１
００ＭＨｚとされている。
信号ＣＬＫが半導体集積回路装置１０のパルス生成回路
１１に入力されている。このクロック信号ＣＬＫは、半
導体集積回路装置１０の本来の動作速度である例えば１
００ＭＨｚとされている。
【００１８】この状態で、パルス生成回路１１にテスタ
ー３０から動作指令信号としてリセット信号ＲＥＳ、テ
スト信号ＧＯが供給され、パルス生成回路１１は、リセ
ット信号ＲＥＳが一旦ＨレベルからＬレベルに変化し、
テスト信号ＧＯがＬレベルからＨレベルに変化し、その
後リセット信号ＲＥＳが再びＬレベルからＨレベルに変
化したとき、その後のクロック信号ＣＬＫの立ち上がり
ｔ４で同期化し、この時点で立ち上がる第１同期化信号
ａを発生する。また、第１同期化信号ａから１クロック
分遅れた第２同期化信号ｂ、及びさらに第２同期化信号
ｂから１クロック分遅れた第３同期化信号ｃをそれぞれ
発生する。
ー３０から動作指令信号としてリセット信号ＲＥＳ、テ
スト信号ＧＯが供給され、パルス生成回路１１は、リセ
ット信号ＲＥＳが一旦ＨレベルからＬレベルに変化し、
テスト信号ＧＯがＬレベルからＨレベルに変化し、その
後リセット信号ＲＥＳが再びＬレベルからＨレベルに変
化したとき、その後のクロック信号ＣＬＫの立ち上がり
ｔ４で同期化し、この時点で立ち上がる第１同期化信号
ａを発生する。また、第１同期化信号ａから１クロック
分遅れた第２同期化信号ｂ、及びさらに第２同期化信号
ｂから１クロック分遅れた第３同期化信号ｃをそれぞれ
発生する。
【００１９】パルス生成回路１１から発生された第１同
期化信号ａは、直列接続された内部素子Ｄ１〜Ｄｍに時
点ｔ４で印加され、各内部素子Ｄ１〜Ｄｍで遅延されな
がら順次伝搬していく。伝搬された内部素子の出力はＨ
レベルとなるからラッチ回路Ｌ１〜Ｌｎのデータ端子Ｄ
の入力も、内部素子Ｄ１〜Ｄｍでの遅延伝搬とともに、
順次Ｈレベルとなっていく。
期化信号ａは、直列接続された内部素子Ｄ１〜Ｄｍに時
点ｔ４で印加され、各内部素子Ｄ１〜Ｄｍで遅延されな
がら順次伝搬していく。伝搬された内部素子の出力はＨ
レベルとなるからラッチ回路Ｌ１〜Ｌｎのデータ端子Ｄ
の入力も、内部素子Ｄ１〜Ｄｍでの遅延伝搬とともに、
順次Ｈレベルとなっていく。
【００２０】時点ｔ４から時間がクロック信号ＣＬＫの
１クロック分経過し時点ｔ５となったとき、第２同期化
信号ｂがＨレベルになり、全てのラッチ回路Ｌ１〜Ｌｎ
のクロック端子ＣにＨレベルの信号が印加される。した
がって、第２同期化信号ｂの立ち上がりにより、各ラッ
チ回路Ｌ１〜Ｌｎではその時点のデータ端子Ｄの入力状
態ｄ１〜ｄｎをラッチし、ラッチ信号Ｑ１〜Ｑｎをデコ
ーダ１２に供給する。
１クロック分経過し時点ｔ５となったとき、第２同期化
信号ｂがＨレベルになり、全てのラッチ回路Ｌ１〜Ｌｎ
のクロック端子ＣにＨレベルの信号が印加される。した
がって、第２同期化信号ｂの立ち上がりにより、各ラッ
チ回路Ｌ１〜Ｌｎではその時点のデータ端子Ｄの入力状
態ｄ１〜ｄｎをラッチし、ラッチ信号Ｑ１〜Ｑｎをデコ
ーダ１２に供給する。
【００２１】さらに時間がクロック信号ＣＬＫの１クロ
ック分経過し時点ｔ６となったとき、第３同期化信号ｃ
がＨレベルになり、デコーダ１２は第２同期化信号ｂの
Ｈレベルへの立ち上がり時点のラッチ信号Ｑ１〜Ｑｎを
デコードし、例えば３ビットの測定信号として数値で表
現された出力信号ＯＵＴを出力する。この出力信号ＯＵ
Ｔは、直流信号であり、第３同期化信号ｃをそのまま使
用した測定終了信号ＤＯＮＥとともに、テスター３０に
供給する。
ック分経過し時点ｔ６となったとき、第３同期化信号ｃ
がＨレベルになり、デコーダ１２は第２同期化信号ｂの
Ｈレベルへの立ち上がり時点のラッチ信号Ｑ１〜Ｑｎを
デコードし、例えば３ビットの測定信号として数値で表
現された出力信号ＯＵＴを出力する。この出力信号ＯＵ
Ｔは、直流信号であり、第３同期化信号ｃをそのまま使
用した測定終了信号ＤＯＮＥとともに、テスター３０に
供給する。
【００２２】さて、この信号の遅延時間を測定した内部
素子Ｄ１〜Ｄｍは、半導体集積回路装置１０に作り込ま
れている素子を、代表する素子、例えばバッファ、であ
り、また当然に同一の製造工程にて形成されているか
ら、この測定結果は半導体集積回路装置１０に作り込ま
れている素子の特性を示すものであると言える。
素子Ｄ１〜Ｄｍは、半導体集積回路装置１０に作り込ま
れている素子を、代表する素子、例えばバッファ、であ
り、また当然に同一の製造工程にて形成されているか
ら、この測定結果は半導体集積回路装置１０に作り込ま
れている素子の特性を示すものであると言える。
【００２３】したがって、テスター３０では、実際に半
導体集積回路装置１０に作り込まれている素子構成と、
３ビットの数値データでの測定結果に基づいて、半導体
集積回路装置１０の良品／不良品の判定を行うことがで
き、さらに、その余裕値或いは限界値も把握することが
できる。
導体集積回路装置１０に作り込まれている素子構成と、
３ビットの数値データでの測定結果に基づいて、半導体
集積回路装置１０の良品／不良品の判定を行うことがで
き、さらに、その余裕値或いは限界値も把握することが
できる。
【００２４】この測定終了後は、次の被測定半導体集積
回路装置１０がセットされ、次々と測定が行われること
になる。
回路装置１０がセットされ、次々と測定が行われること
になる。
【００２５】なお、図３のタイミングチャートでは、１
クロック内（ｔ４〜ｔ５）に最終の内部素子Ｄｍまで、
第１同期化信号ａが伝搬した場合の例を示しているが、
当然に１クロック内（ｔ４〜ｔ５）に最終の内部素子Ｄ
ｍまで第１同期化信号ａが伝搬せず、途中の内部素子ま
でしか伝搬しない場合もある。
クロック内（ｔ４〜ｔ５）に最終の内部素子Ｄｍまで、
第１同期化信号ａが伝搬した場合の例を示しているが、
当然に１クロック内（ｔ４〜ｔ５）に最終の内部素子Ｄ
ｍまで第１同期化信号ａが伝搬せず、途中の内部素子ま
でしか伝搬しない場合もある。
【００２６】このように、本発明の実施の形態に係る半
導体集積回路装置は、バッファなどの内部素子Ｄ１〜Ｄ
ｎを多数個直列に接続して内部素子列を形成し、この素
子列に半導体集積回路装置１０の高速のクロック信号Ｃ
ＬＫに同期化した信号を印加し、そのクロック信号ＣＬ
Ｋの１クロック分の期間に信号の伝搬した個数を数値デ
ータとして出力する測定回路を組み込んでいる。したが
って、外部から測定指令信号ＧＯ，ＲＥＳとクロック信
号ＣＬＫを入力するだけで素子スピードを数値データと
して出力することができから、被測定半導体集積回路装
置１０の動作速度より動作速度の遅いテスター３０を用
いて、内部素子の動作スピードを測定することができ
る。
導体集積回路装置は、バッファなどの内部素子Ｄ１〜Ｄ
ｎを多数個直列に接続して内部素子列を形成し、この素
子列に半導体集積回路装置１０の高速のクロック信号Ｃ
ＬＫに同期化した信号を印加し、そのクロック信号ＣＬ
Ｋの１クロック分の期間に信号の伝搬した個数を数値デ
ータとして出力する測定回路を組み込んでいる。したが
って、外部から測定指令信号ＧＯ，ＲＥＳとクロック信
号ＣＬＫを入力するだけで素子スピードを数値データと
して出力することができから、被測定半導体集積回路装
置１０の動作速度より動作速度の遅いテスター３０を用
いて、内部素子の動作スピードを測定することができ
る。
【００２７】また、以上の説明では、クロック発振器２
０で発生するクロック信号ＣＬＫは、半導体集積回路装
置１０の本来の動作速度を持つクロック信号ＣＬＫ、例
えば、１００ＭＨｚとしているが、このクロック信号Ｃ
ＬＫをさらに高い周波数例えば１２０ＭＨｚとして、同
様に伝搬遅延時間を測定してもよい。逆に、クロック発
振器２０で発生するクロック信号ＣＬＫを、半導体集積
回路装置１０の本来の動作速度を持つクロック信号ＣＬ
Ｋより低い周波数例えば８０ＭＨｚとして、同様に伝搬
遅延時間を測定してもよい。これらの場合には、それぞ
れの周波数における測定された数値データを利用して、
半導体集積回路装置１０の動作速度の余裕値、限界値な
どをさらに細かく分析することができる。
０で発生するクロック信号ＣＬＫは、半導体集積回路装
置１０の本来の動作速度を持つクロック信号ＣＬＫ、例
えば、１００ＭＨｚとしているが、このクロック信号Ｃ
ＬＫをさらに高い周波数例えば１２０ＭＨｚとして、同
様に伝搬遅延時間を測定してもよい。逆に、クロック発
振器２０で発生するクロック信号ＣＬＫを、半導体集積
回路装置１０の本来の動作速度を持つクロック信号ＣＬ
Ｋより低い周波数例えば８０ＭＨｚとして、同様に伝搬
遅延時間を測定してもよい。これらの場合には、それぞ
れの周波数における測定された数値データを利用して、
半導体集積回路装置１０の動作速度の余裕値、限界値な
どをさらに細かく分析することができる。
【００２８】
【発明の効果】本発明の請求項１の半導体集積回路装置
によれば、内部に素子スピードを自己測定する回路を組
み込むことにより、外部から測定指令信号とクロック信
号を入力するだけで素子スピードを数値出力することが
でき、被測定半導体集積回路装置の動作速度より動作速
度の遅いテスターを用いて、内部素子の動作スピードを
測定することができる。
によれば、内部に素子スピードを自己測定する回路を組
み込むことにより、外部から測定指令信号とクロック信
号を入力するだけで素子スピードを数値出力することが
でき、被測定半導体集積回路装置の動作速度より動作速
度の遅いテスターを用いて、内部素子の動作スピードを
測定することができる。
【図１】本発明の実施の形態に係る半導体集積回路装置
の測定時の全体の概念図。
の測定時の全体の概念図。
【図２】本発明の実施の形態に係る半導体集積回路装置
に組み込まれている測定回路を示す図。
に組み込まれている測定回路を示す図。
【図３】本発明の実施の形態に係る測定回路の動作を説
明するタイミングチャート。
明するタイミングチャート。
１０ 半導体集積回路装置 ２０ クロック発振器 ３０ テスター １１ パルス生成回路 １２ デコーダ ＣＬＫ クロック信号 ＲＥＳ リセット信号 ＧＯ テスト信号 Ｄ１〜Ｄｍ 内部素子 Ｌ１〜Ｌｎ ラッチ回路 Ｑ１〜Ｑｎ ラッチ信号 ＤＯＮＥ 測定終了信号 ＯＵＴ 出力信号 ａ 第１同期化信号 ｂ 第２同期化信号 ｃ 第３同期化信号
Claims (1)
- 【請求項１】 内部素子を所定数直列接続してなる測定
用素子列と、 この測定用素子列の所要の複数箇所にそれぞれラッチ回
路を設けたラッチ回路群と、 このラッチ回路群の各ラッチ回路の出力信号が入力さ
れ、数値情報に変換して出力するデコーダと、 外部から供給される動作指令信号に基づいて、同じく外
部から供給されるクロック信号に同期した第１同期化信
号と前記クロック信号の１クロック分遅延した第２同期
化信号とを形成し、前記第１同期化信号を前記測定用素
子列の入力端に供給するとともに、前記第２同期化信号
を前記ラッチ回路群に供給するパルス生成回路とを、有
することを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198062A JP2002016226A (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路装置 |
| US09/894,332 US6556036B2 (en) | 2000-06-30 | 2001-06-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198062A JP2002016226A (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016226A true JP2002016226A (ja) | 2002-01-18 |
Family
ID=18696281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198062A Pending JP2002016226A (ja) | 2000-06-30 | 2000-06-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6556036B2 (ja) |
| JP (1) | JP2002016226A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060132340A1 (en) * | 2004-12-22 | 2006-06-22 | Lin Chun W | Apparatus and method for time-to-digital conversion and jitter-measuring apparatus using the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164375B1 (ko) * | 1995-06-12 | 1999-02-18 | 김광호 | 반도체 메모리 장치의 펄스 발생회로 |
| US5796682A (en) * | 1995-10-30 | 1998-08-18 | Motorola, Inc. | Method for measuring time and structure therefor |
| JP2000162284A (ja) * | 1998-12-01 | 2000-06-16 | Mitsubishi Electric Corp | 半導体集積回路 |
-
2000
- 2000-06-30 JP JP2000198062A patent/JP2002016226A/ja active Pending
-
2001
- 2001-06-27 US US09/894,332 patent/US6556036B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6556036B2 (en) | 2003-04-29 |
| US20020000827A1 (en) | 2002-01-03 |
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