KR100209221B1 - 바운더리 스캔회로 - Google Patents

Abstract

본 발명은 바운더리 스캔 회로에 관한 것으로, 특히 반도체 소자에서 리셋 핀과 코어 로직 리셋(core logic reset) 입력 사이에 바운더리 스캔을 제공하는 회로에 관한 것으로, 바운더리 스캔 입력 회로는 각 테스트모드사이에서 시스템 리셋이 논리적으로 연결되어 있지 않더라도 테스트의 끝부분이나 시작전에 코어 로직을 리셋시켜 주는 역할을 한다. 따라서 본 발명은 여러가지 테스트 모드를 안정적으로 연속 테스트할 수 있으며, 리셋 핀을 가지고 있는 모든 반도체 소자에서 바운더리 스캔 테스트 기능을 제공할 뿐만 아니라 테스트에 있어서도 편리한 잇점이 있다.

Description

바운더리 스캔 회로

제1도는 본 발명에 따른 바운더리 스캔 회로의 일실시 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 리셋 신호 입력 회로부 20 : 바운더리 스캔 제어 회로부

본 발명은 바운더리 스캔(boundary scan) 회로에 관한 것으로, 특히 반도체 소자에서 외부로부터의 리셋 신호를 입력받는 리셋 핀과 내부 코어 로직(core logic)으로 입력되는 리셋 신호 사이에 위치한 바운더리 스캔 회로에 관한 것이다.

일반적으로 리셋 입력 신호는 반도체 소자의 메모리 부분, 즉 플립플롭, DRAM, 카운터 등을 리셋시키기 위해 사용되는 신호이다.

IEEE(Institute of Electrical and Electronic Engineers) 1149.1 스탠다드(standard)에 따라 리셋 입력 신호가 코어 로직에 공급되지 않는 동안에 바운더리 스캔 테스트, 외부 테스트 및 BIST(built-in-self-test)가 허용되어 테스트 동작을 수행하게 된다. 이때, 리셋 입력 신호가 코어 로직에 공급되지 않음으로 인해 이러한 바운더리 스캔 테스트, 외부 테스트, BIST 등의 테스트 동안에 코어 로직의 상태가 리셋되지 않아 코어 로직의 내부 상태를 알 수 없게 되는 문제점이 있다.

상기 종래 기술에 대한 문제점을 해결하기 위하여 안출된 본 발명은, 다른 테스트 신호가 테스트하는 동안 코어 로직 회로와 다른 신호가 연결되기 전에 리셋 입력신호를 시스템 리셋 신호에서 테스트 리셋 신호로 변환할 수 있는 기능을 제공하고, 바운더리 테스트가 끝난 후 코어 로직 회로를 테스트할 때 코어 로직을 리셋하고 리셋입력 신호를 테스트 리셋 신호에서 시스템 리셋 신호로 변환할 수 있는 바운더리 스캔회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 바운더리 스캔 회로에 있어서, 리셋 입력핀을 통해 외부로부터 입력되는 시스템 리셋 신호, 외부 테스트 리셋 제어 신호, BIST(built-in-self-test) 제어신호, 바운더리 스캔 셀의 출력 데이터 및 모드 제어신호에 응답하여 내부 코어 로직으로 입력되는 코어 로직 리셋 신호를 출력하기 위한 리셋 신호 입력 회로부; 및 스캔 체인으로 직렬 연결되는 전단의 바운더리 스캔 셀로부터 출력되는 제1데이터, 바운더리 스캔 체인 모드를 제어하는 쉬프트 제어 신호, 바운더리 스캔 테스트 클릭 신호, 테스트 제어 신호, 비동기 테스트 리셋 제어 신호 및 상기 리셋 신호 입력 회로부로부터 출력되는 신호에 응답하여 바운더리 스캔 체인모드 및 테스트 모드 시 상기 바운더리 스캔 셀을 제어하기 위한 바운더리 스캔 제어회로부를 포함하여, 테스트 동작 전 또는 동작 후에 상기 코어 로직 리셋 신호에 따라 상기 내부 코어 로직을 리셋하여 테스트 동작 및 상기 내부 코어 로직의 동작을 안정적으로 보장하고, 상기 리셋 신호 입력 회로부는 상기 BIST 제어 신호 및 상기 바운더리 스캔 셀의 출력 데이터를 입력받아 논리합하기 위한 논리합 수단; 상기 모드 제어신호에 응답하여 상기 시스템 리셋 신호 및 상기 논리합 수단으로부터의 출력 신호를 선택적으로 출력하기 위한 제1선택 수단; 및 상기 외부 테스트 리셋 제어 신호 및 상기 선택 수단으로부터의 출력 신호를 입력받아 부정논리합하기 위한 부정논리합 수단을 포함하며, 상기 부정논리합 사단으로부터 상기 코어 로직 리셋 신호가 출력되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명에 따른 바운더리 스캔 회로의 일실시 구성도이다.

도면에 도시된 바와 같이, 바운더리 스캔 입력회로는 리셋 입력핀(11)을 통해 외부로부터 입력되는 시스템 리셋 신호(RESET/), 외부 테스트 리셋 제어 신호(EXTEST/), BIST 제어 신호(RUNBIST/), 바운더리 스캔 셀의 데이터 및 모드 제어신호(MODEL)에 응답하여 코어 로직으로 입력되는 코어로직 리셋 신호(INTERNAL RESET/)를 출력하는 리셋 신호 입력 회로부(10)와, 스캔 체인으로 직렬 연결되는 전단의 바운더리 스캔 셀로부터 출력되는 데이터(PREV), 바운더리 스캔 체인 모드를 제어 하는 제어 신호(SHIFT), 바운더리 스탠 테스트 클릭 신호(CLOCK1), 테스트 제어 신호(UPDATE/), 비동기 테스트 리셋 제어 신호(TRESET/) 및 상기 리셋 신호 입력 회로부(10)로부터 출력되는 신호에 응답하여 바운더리 스캔 체인 모드 및 테스트 모드에서 바운더리 스캔 셀을 제어하기 위한 바운더리 스캔 제어 회로부(20)로 이루어진다. 참고로, 신호명의 오른쪽에 있는 /표시는 해당 신호가 엑티브 로우 신호임을 나태낸다.

구체적으로, 리셋 신호 입력 회로부(10)는 BIST 제어 신호(RUNBIST/) 및 바운더리 스캔 셀의 출력 데이터(/Q)를 각각 반전 입력받아 논리합하는 논리합 게이트(50), 모드 제어 신호(MODEI)에 응답하여 시스템 리셋 신호(RESET/) 및 논리합 게이트(50)로부터의 출력 신호를 선택적으로 출력하기 위한 멀태플렉서(15), 외부 테스트 리셋 제어 신호(EXTEST/) 및 멀티플렉서(15)로 부터의 출력 신호를 각각 반전 입력받아 부정논리합하는 부정논리합 게이트(21)로 이루어지며, 코어로직 리셋 신호(INTERNAL RESET/)는 부정논리합 게이트(210)로부터 출력된다.

바운더리 스캔 제어 회로부(20)는 제어 신호(SHIFT)에 응답하여 멀티플렉서(15)로부터의 출력 신호 및 전단의 바운더리 스캔 셀로부터 출력되는 데이터(PREV)를 선택적으로 출력하기 위한 멀티플렉서(32), 비동기 테스트 리셋 제어 신호(TRESET/)에 의해 리셋되며 바운더리 스캔 테스트 클럭 신호(CLOCK1)에 응답하여 멀티플렉서(32)로부터의 출력 신호를 저장하는 D 플립플롭(38), 비동기 테스트 리셋 제어 신호(TRESET/)에 의해 리셋되며 테스트 제어 신호(UPDATE/)에 응답하여 D 플립플롭(38)으로부터의 출력 신호를 래치하여 다음단의 바운더리 스캔 셀로 출력하는(즉, 다음단의 PREV 신호로 입력된다.) 래치(40)로 이루어진다. 래치(40)의 부출력 신호(/Q)가 리셋신호 입력 회로부(10)의 논리합 게이트(50)의 일입력으로 출력된다.

본 발명에 따른 바운더리 스캔 회로의 동작을 아래에 설명한다.

먼저, 멀티플렉서(15)는 테스트 동작이 아닌 정상 동작 모드 시 모드 제어 신호(MODEI)에 의해 시스템 리셋 신호(RESET/)를 선택하여 출력하고, 테스트 동작 시 모드 제어 신호(MODEI)에 의해 논리합 게이트(50)로부터의 출력 신호를 선택하여 출력한다. 즉, 모드 제어 신호(MODEI)가 0(즉 논리 로우(low) 레벨)이면 멀티플렉서(15)에서 시스템 리셋 신호(RESET/)를 선택하고, 모드 제어 신호(MODEI)가 I(즉 논리 하이(high) 레벨)이면 논리합 게이트(50)로부터의 출력 신호를 선택하여 각각 출력한다.

그리고, 부정논리합 게이트(21)는 외부 테스트 리셋 제어 신호(EXTEST/)와 멀티플렉서(15)에 의해 선택되어 출력되는 신호 중 어느 한 신호가 로우 레벨인 경우 로우 레벨의 코어로직 리셋 신호(INTERNAL RESET/)를 출력하여 내부 코어로직을 리셋시킨다.

멀티플렉서(32)는 IEEE 1149. 1에 규정된 바운더리 스캔 체인 모드 시 제어 신호(SHIFT)에 의해 데이터(PREV)를 선택하여 출력하고, 바운더리 스캔 체인 모드가 아닌 경우 제어 신호(SHIFT)에 의해 멀티플렉서(15)로부터의 출력 신호를 선택하여 출력한다. 즉, 제어 신호(SHIFT)가 0이면 멀티플렉서(32)에서 데이터(PREV)를 선택하고, 제어 신호(SHIFT)가 1이면 멀티플렉서(15)로부터의 출력 신호를 선택하여 각각 출력한다.

그리고, 멀티플렉서(32)의 출력은 D 플립플롭(38)의 데이터 입력단(D)에 연결되며, 바운더리 스캔 테스트 클럭 신호(CLOCK1)에 동기되어 D 플립플롭(38)에 저장된다. 즉, 바운더리 스캔 체인 모드 시 바운더리 스캔 테스트 클럭 신호(CLOCK1)에 의해 전단의 바운더리 스캔 셀로부터 쉬프트되어 입력되는 데이터(PREV)가 샘플되어 D 플립를롭(38)에 저장되고, 바운더리 스캔 체인 모드가 아닐 경우 멀티플렉서(15)의 출력데이터가 샘플되어 저장된다.

D 플립플롭(38)으로부터의 출력 신호는 바운더리 스캔 회로의 테스트 제어 신호(UPDATE/)가 로우 레벨일 때 래치(40)에 저장되고, 래치(40)는 부출력신호(Q/)를 논리합 게이트(50)의 일입력으로 출력하고, 정출력신호(Q)를 다음단의 바운더리 스캔셀의 PREV 신호로 출력하여 바운더리 스캔 체인을 형성한다. 이때, D 플립플롭(38)과 래치(40)는 비동기 테스트 리셋 제어 신호(TRESET/)에 의해 각각 리셋된다.

논리합 게이트(50)는 래치(40)의 부출력신호(Q/)와 BIST 제어 신호(RUNVIST/)중 어느 한 신호가 로우 레벨인 경우 하이 레벨 신호를 멀티플렉서(15)로 출력하고, 모드 제어 신호(MODEI)가 1일 때 멀티플렉서(150)에서 논리합 게이트(50)로부터의 출력 신호가 선택되어 부정 논리합 게이트(21)로 보내진다. 이때, 논리합 게이트(50)의 출력이 로우 레벨이면 부정논리합 게이트(21)로부터 로우 레벨의 코어로직리셋 신호(INTERNAL RESET/)가 출력되어 내부 코어로직이 비동기적으로 리셋된다.

한편, 테스트 모드가 아닌 정상 모드 동작 시 외부 테스트 리셋 제어신호(EXTEST/)로 하이 레벨 신호가, 모드 제어 신호(MODEI)로 로우 레벨 신호가 각각 입력되어 멀티플렉서(15) 및 부정논리합 게이트(21)를 통해 시스템 리셋 신호(RESET/)가 곧바로 코어로직 리셋 신호(INTERNAL RESET/)로 전달된다.

외부 테스트 동작에서 내부 코어로직은 외부 회로로 데이터를 전송하거나 외부 회로로부터 데이터를 전송받기 위해 테스트되는 출력과 입력을 만들기 위한 바운더리 스캔 회로에 의하여 실행되는 데, 이러한 외부 테스트 동작 시 사용한 테스트 데이터입력과 출력이 내부 코어로직을 원치 않거나 잘못된 논리 상태로 만들 수 있다. 따라서, 외부 테스트 동작 후 정상 동작 모드로 동작하게 될 때 내부 코어로직의 이러한 잘못된 상태를 방지한기 위해 외부 테스트 동작을 마칠 때 외부 테스트 리셋 제어신호(EXTEST/)를 로우로 만들어 코어로직 리셋 신호(INTERNAL RESET/)로 로우 신호를 출력함으로써 내부 코어로직을 리셋시킨다.

BIST 테스트 동작 시에는 외부 테스트 리셋 제어신호(EXTEST/)를 하이로 하여 내부 코어로직이 BIST 테스트 동안에 영향을 받지 않도록 하고, BIST 테스트 동작전에 먼저 비동기 테스트 리셋 제어 신호(TRESET/)를 로우로 만들어 래치(40)를 리셋시킴으로써 부출력신호(Q/)로 하이 레벨 신호를 출력한다. 하이 레벨의 부출력 신호(Q/)에 의해 논리합 게이트(50)의 출력은 BIST 제어 신호(RUNBIST/)에 의해 제어된다. BIST 제어 신호(RUNBIST/)가 하이이면 논리합 게이트(50)로부터 로우 신호가 출력되고 이때 모든 제어 신호(MODEI)가 하이인 경우 멀티플렉서(15)에 의해 논리합 게이트(50)으로부터의 로우신호가 선택되어 부정논리합 게이트(21)의 입력으로 들어간다. 따라서, 부정논리합 게이트(21)는 로우의 코어로직은 리셋 신호(INTERNAL RESET/)를 출력하게 되고, BIST 테스트 전에 내부 코어로직은 리셋된다. 내부 코어로 직을 리셋시킨 후, 로우의 BIST 제어 신호(RUNBIST/)가 입력되면 논리합 게이트(50)로부터 하이 신호가 출력되고, 멀티플렉서(15)에 의해 그 하이의 신호가 선택되어 부정논리합 게이트(21)로 입력된다. 따라서, 부정논리합 게이트(21)는 하이의 코어로직 리셋 신호(INTERNAL RESET/)를 출력하여 BIST 테스트 동작 모드로 들어가게 된다.

BIST 테스트 동작이 끝난 후 BIST 제어 신호(RUNBIST/)그 하이로 되어 논리 합 게이트(50)로부터 로우 신호가 출력되며, 모드 제어 신호(MODEI)가 하이 상태를 그대로 유지하고 있는 상태에서 멀티플렉서(15)로부터 로우 신호가 출력되어 부정논리합 게이트(21)를 통해 로우의 코어로직 리셋 신호(INTERNAL RESET/)가 출력됨으로써 내부 코어 로직이 리셋된다.

결론적으로, 바운더리 스캔 입력회로에 시스템 리셋이 논리적으로 연력되어 있지 않더라도 바운더리 스캔 테스트의 일부로써 내부 코어로직을 리셋시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명의 바운더리 스캔 회로는, 각 테스트모드 사이에서 시스템 리셋이 논리적으로 연결되어 있지 않더라도 테스트 동작의 끝부분이나 테스트 동작 전에 내부 코어로직을 리셋시킴으로써 여러 가지 테스트 모드를 안정적으로 연속 테스트할 수 있으며, 내부 코어로직의 동작을 안정적으로 수행할 수 있다.

또한, 본 발명은 리셋 핀을 가지고 있는 모든 반도체 소자에 적용이 가능하여 바운더리 스캔 테스트 기능을 수행할 수 있다.

Claims (6)

1. 바운더리 스캔 회로에 있어서, 리셋 입력핀을 통해 외부로부터 입력되는 시스템 리셋 신호, 외부 테스트 리셋 제어 신호, BIST(built-in-self-test) 제어 신호, 바운더리 스캔 셀의 출력 데이터 및 모드 제어 신호에 응답하여 내부 코어 로직으로 입력되는 코어 로직 리셋 신호를 출력하기 위한 리셋 신호 입력 회로부; 및 스캔 체인으로 직렬 연결되는 전단의 바운더리 스캔 셀로부터 출력되는 제1데이터, 바운더리 스캔 체인 모드를 제어하는 쉬프트 제어 신호, 바운더리 스캔 테스트 클럭 신호, 테스트 제어 신호, 비동기 테스트 리셋 제어 신호 및 상기 리셋 신호 입력 회로부로부터 출력되는 신호에 응답하여 바운더리 스캔 체인 모드 및 테스트 모드 시상기 바운더리 스캔 셀을 제어하기 위한 바운더리 스캔 제어 회로부를 포함하여, 테스트 동작 전 또는 동작 후에 상기 코어 로직 리셋 신호에 따라 상기 내부 코어 로직을 리셋하여 테스트 동작 및 상기 내부 코어 로직의 동작을 안정적으로 보장하고, 상기 리셋 신호 입력 회로부는 상기 BIST 제어 신호 및 상기 바운더리 스캔 셀의 출력 데이터를 입력받아 논리합하기 위한 논리합 수단; 상기 모드 제어 신호에 응답하여 상기 시스템 리셋 신호 및 상기 논리합 수단으로부터의 출력 신호를 선택적으로 출력하기 위한 제1선택 수단; 및 상기 외부 테스트 리셋 제어 신호 및 상기 선택 수단으로부터의 출력 신호를 입력받아 부정논리합하기 위한 부정논리합 수단을 포함하며, 상기 부정논리합 수단으로부터 상기 코어 로직 리셋 신호가 출력되는 것을 특징으로 하는 바운더리 스캔 회로.
2. 제1항에 있어서, 상기 논리합 수단은, 상기 BIST 제어 신호 및 상기 바운더리 스캔 셀의 출력 데이터를 반전시켜 입력받는 것을 특징으로 하는 비운더리 스캔 회로.
3. 제1항에 있어서, 상기 부정논리합 수단은, 상기 외부 테스트 리셋 제어 신호 및 상기 선택 수단으로부터의 출력 신호를 반전시켜 입력받는 것을 특징으로 하는 바운더리 스캔 회로.
4. 제1항에 있어서, 상기 바운더리 스캔 제어 회로부는, 상기 쉬프트 제어 신호에 응답하여 상기 제1선태 수단으로부터의 출력 신호 및 상기 제1데이터를 선택적으로 출력하기 위한 제2 선택 수단; 상기 비동기 테스트 리셋 제어 신호에 의해 리셋되며, 상기 바운더리 스캔 테스트 클럭 신호에 응답하여 상기 제2선택 수단으로부터의 출력 신호를 저장하기 위한 제1저장 수단; 및 상기 비동기 테스트 리셋 제어 신호에 의해 리셋되며, 상기 테스트 제어 신호에 응답하여 상기 제1저장 수단으로부터의 출력 신호를 래치하여 상기 다음단의 바운더리 스캔 셀로 출력하는 제2저장 수단을 포함하며, 상기 제2저장 수단의 출력 신호가 상기 논리합 수단의 일입력으로 출력되는 것을 특징으로 하는 바운더리 스캔 회로.
5. 제4항에 있어서, 상기 제1저장 수단은, D 플립플롭을 구비하는 것을 특징으로 하는 바운더리 스캔 회로.
6. 제4항에 있어서, 상기 제2 저장 수단은, 상기 테스트 제어 신호의 로우 레벨에서 상기 제1 저장 수단으로부터의 출력신호를 입력받아 저장하는 래치를 구비하는 것을 특징으로 하는 바운더리 스캔 회로.