JP2007093476A - 半導体集積回路 - Google Patents

Abstract

【課題】 被測定部分を含むリングオシレタ回路の立ち上がりの遅延時間及び遅延時間のＤＵＴＹ比等を精度良く算出できる測定回路を搭載した半導体集積回路を提供する。
【解決手段】 被測定回路部分１１を含む被測定リングオシレタ回路２の出力信号は、測定回路３内の周波数カウンタ２３によりその周期の回数がカウントされると共に、Ｈ／Ｌ計測用カウンタ回路２５に入力される。そして、出力信号がＨレベルの期間及びＬレベルの各期間において、それぞれＨカウンタ３２及びＬカウンタ３３により基準発振回路２４の発振周期の回数がカウントされる。周波数カウンタ２３、Ｈカウンタ３２、Ｌカウンタ３３の各カウント数を用いて被測定リングオシレタ回路２の立ち上がりの遅延時間等を精度良く算出可能にした。
【選択図】 図２

Description

本発明は、半導体集積回路における被測定対象としての被測定部分に対して特性評価等を行うための測定回路を搭載した半導体集積回路に関する。

半導体集積回路の性能評価、動作検証、および、不良解析において、回路中の特定部分の遅延時間を評価することが必要になる場合がある。ここで遅延時間とは、あるゲートから１段または複数段先のゲートにＨｉｇｈレベル(以下、Ｈレベルと表記)またはＬｏｗレベル(以下、Ｌレベルと表記)の信号を伝達するのに要する時間である。
また、回路の用途によっては、Ｈレベル、Ｌレベルのいずれか一方の信号の伝達が特に重要となる場合があり、その場合、Ｈレベルの遅延時間、または、Ｌレベルの遅延時間、のように、片側の遅延時間の評価ができることが必要になる。換言すれば、遅延時間のＤｕｔｙ比（＝Ｈレベルの遅延時間とＬレベルの遅延時間の比）の評価が必要になる。
(a)半導体集積回路中の特定部分回路や、(b)素子性能を計測するためのテスト回路（ＴＥＧ）の遅延時間を知るための通常の手段は、回路中の特定部分の信号波形を大規模集積回路（ＬＳＩ）の外部信号出力ピンから出力させ、周波数カウンタなどの外部測定装置で計測する方法が採用される。

この方法の問題点は、回路中の「遅延時間を計測したい部位から外部信号出力ピンまでの経路上」に存在する計測対象以外の回路(特にＩ／Ｏ回路)や配線およびリピータの影響が、外部測定装置の観測波形に現れてしまうために、つまり、外部測定装置の観測波形が元の波形と異なる波形に変化してしまうために、正確な計測ができないことである。
また、前記(a)の場合での別の問題点は、実装できる外部信号出力ピン数の制限から、全体回路の中に信号波形を観測したい特定部分回路が多数ある場合は、その全てを観測できないことである。つまり、ＬＳＩの回路動作にクリティカルと予想される回路中の特定部分の全てを外部から直接観測できない。
一方、前記(b)の場合の実現方法には、(b-1) インバータ, ＮＡＮＤ回路, ＮＯＲ回路などのプリミティブ回路を直列に接続したＣｈａｉｎ回路を用いる方法、または、(b-2) インバータ, ＮＡＮＤ回路, ＮＯＲ回路などのプリミティブ回路をＲｉｎｇ状に接続して構成したリングオシレタ回路を用いる方法がある。

しかし、これらのいずれの方法も、従来例では回路レイアウトの面積を小さくすることと、Ｈレベルの遅延時間とＬレベルの遅延時間を分離して評価すること、を両立できない、という問題点がある。この理由は次の通りである。
まず、(b-1)のＣｈａｉｎ回路でテスト回路を構成し、入力信号、および、出力信号が、事前に設定した同一のスレッショルドレベルになる時刻の差を評価する方法では、入力に任意の信号波形を与えられるため、印加する入力信号を立ち上がりとする場合と、立ち下がりにする場合と、を別々に評価することで、Ｃｈａｉｎ回路のＨレベルの遅延時間とＬレベルの遅延時間を別々に評価可能である。
しかし、この方法の問題点は、信号の遅延時間を測定するために入出力の時刻の差を観測できる程度にＣｈａｉｎの段数を十分大きくする必要があり、この結果、回路レイアウトの面積が大きくなってしまうことである。通常、搭載するテスト回路(ＴＥＧ)を配置できる領域の面積は限られているため、各々のＴＥＧのレイアウトの面積が大きいと、評価すべきＴＥＧを十分に搭載できない、という不都合が生じる。

一方、(b-2)のリングオシレタ回路＋カウンタ回路でテスト回路を構成し、発振周期を計測する方法では、回路レイアウトの面積を(b-1)の例えば1／10程度に小さくできる。しかし、この方法での問題点は、観測できるのが、発振波形の周期のみで、立ち上がりの遅延時間と立ち下りの遅延時間とに分離してそれぞれを評価することができていなかったことである。
このように、(b-1)、(b-2)のいずれの方法でも、従来、回路レイアウトの面積を小さくすることと、Ｈレベルの遅延時間とＬレベルの遅延時間を分離して評価すること、を両立できなかった。
また、特許文献１には、リングオシレタ回路の立ち上がりの遅延時間と立ち下がりの遅延時間を測定可能とする半導体集積回路が開示されている。

この従来例では、例えば回路の構成要素であるトランジスタの閾値Ｖthが電源電圧ＶDDよりも十分に小さい（つまり、Ｖth／ＶDD≪１）こと、及び回路の構成要素であるトランジスタのゲート長Ｌが異なる場合にも閾値Ｖthが一定である等の仮定を行って、リングオシレタ回路の立ち上がり時間と立ち下がり時間を算出している。
このため、非常に制約された条件を満たす場合にのみ算出することができ、省電力化が進んだ現在の半導体集積回路のように必ずしもＶth／ＶDD≪１等の条件を満たさない場合にはリングオシレタ回路の立ち上がりの遅延時間と立ち下がりの遅延時間を精度良く算出できない。
特開平１０−２４２８０６号公報

本発明は上述した点に鑑みてなされたもので、被測定部分を含むリングオシレタ回路の立ち上がりの遅延時間及び遅延時間のＤＵＴＹ比等を精度良く算出できる測定回路を搭載した半導体集積回路を提供することを目的とする。

本発明の一態様の半導体集積回路は、被測定部分を含むように形成されるリングオシレタ回路の周波数よりも高い周波数で発振する発振回路と、
前記リングオシレタ回路の出力信号の周期を計測する第１のカウンタ回路と、
前記出力信号におけるＨｉｇｈレベル及びＬｏｗレベルにおける少なくとも一方のレベルの期間における前記発振回路の出力信号の回数を計数する第２のカウンタ回路と、
を備えた測定回路を搭載したことを特徴とする。

本発明の他の一態様の半導体集積回路は、前記半導体集積回路内部に前記半導体集積回路の被測定部分を含むように形成されるリングオシレタ回路と、
前記リングオシレタ回路の周波数よりも高い周波数で発振する発振回路と、
前記リングオシレタ回路の出力信号の周期を計測する第１のカウンタ回路と、
前記出力信号におけるＨｉｇｈレベル及びＬｏｗレベルにおける少なくとも一方のレベルの期間における前記発振回路の出力信号の回数を計数する第２のカウンタ回路と、
を備えた測定回路部を搭載したことを特徴とする。

本発明によれば、被測定部分を含むリングオシレタ回路の立ち上がりの遅延時間、立ち下がりの遅延時間及び遅延時間のＤＵＴＹ比等を精度良く算出することができる。

以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路における主要部の基本的な構成例を示す。
この半導体集積回路１は、この半導体集積回路１における遅延時間の測定対象部分に形成されたリングオシレタ回路としての被測定リングオシレタ回路２と、この被測定リングオシレタ回路２の出力信号に対して遅延時間等を測定する測定回路３とからなる測定回路部７を有する。
この被測定リングオシレタ回路２及び測定回路３の電源端子には、所定の電源電圧ＶDDが印加される。本実施形態においては、この電源電圧ＶDDは、例えば１．０Ｖであり、被測定リングオシレタ回路の構成要素であるトランジスタの閾値Ｖthを、０．４Ｖにすることもできる。
つまり、本実施形態は、Ｖth／ＶDD≪１の条件を満たさない場合にも適用することができる。勿論、このような値の場合に限らず、本実施形態は、広範囲の値の電源電圧ＶDD、閾値Ｖthの場合において適用することができる。

被測定リングオシレタ回路２の出力信号は、測定回路３の入力端子４に入力され、この測定回路３は、以下に説明するように被測定リングオシレタ回路２の遅延時間等を計測する。
図２は、図１に示した測定回路３等の内部構成を示す。被測定対象としての被測定回路部分１１の２端子には、被測定リングオシレタ回路２を構成するための補助回路となるリングオシレタ構成補助回路５の機能を持つインバータ６が接続されて、被測定リングオシレタ回路２が形成される。
なお、図２の場合、被測定回路部分１１は、その２端子間に、０又は偶数個の反転回路を含む場合としたリングオシレタ構成補助回路５を示している。被測定回路部分１１が、奇数個の反転回路を含む場合には、インバータ６を用いないで、２端子間が接続されて閉ループの被測定リングオシレタ回路２が構成される。

この被測定リングオシレタ回路２は、奇数個の反転回路を含むようにリング状の閉ループが形成される構成となっており、被測定リングオシレタ回路２内に含まれるＡＮＤ回路、ＮＯＲ回路等の回路素子で発生する信号の伝達遅延に起因する立ち上がりの遅延時間と立ち下がりの遅延時間を忠実に反映したＨレベル及びＬレベルとが交互に変化する出力波形となる。
例えば図３（Ａ）に示すように、被測定リングオシレタ回路２は、立ち上がりの遅延時間ＴDH及び立ち下がりの遅延時間ＴDLを反映したＨレベル期間ＴH及びＬレベル期間ＴLが閾値ＶDD／２で２値化されて、交互に変化する波形の出力信号を出力する。
従って、この被測定リングオシレタ回路２の出力信号におけるＨレベル期間ＴH及びＬレベル期間ＴLを計測することにより、その被測定リングオシレタ回路２を構成するリング状にされた回路素子で発生する立ち上がりの遅延時間ＴDH及び立ち下がりの遅延時間ＴDLを算出することができることになる。

この被測定リングオシレタ回路２の出力端子に、その入力端子４が接続された測定回路３は、インバータ２１、２２等を経て被測定リングオシレタ回路２の出力信号の発振周波数、若しくはその周期を計測する周波数カウンタ（或いは周期計測カウンタ）２３と、前記出力信号のＨレベル及びＬレベルの各期間を計測するために一定の発振周波数で発振する基準発振回路２４と、Ｈレベル及びＬレベルの各期間においてそれぞれ基準発振回路２４の出力信号を計数（カウント）するＨ／Ｌ計測用カウンタ回路２５とを有する。
前記被測定リングオシレタ回路２の出力信号は、インバータ２１、２２及びＡＮＤ回路２６を介して周波数カウンタ２３に入力される。そして、周波数カウンタ２３は、被測定リングオシレタ回路２の出力信号の発振周波数、若しくは周期を計測し、そのカウンタ出力端子２７から計測した計測信号（カウント数）を出力する。

Ｈ／Ｌ計測用カウンタ回路２５は、被測定リングオシレタ回路２の出力信号波形のＨレベル及びＬレベルの期間に分け、各期間において基準発振回路２４の出力信号の周期がいくつあるか、その回数を計数する。その場合、出力信号波形がＨレベルである期間においては、Ｈカウンタ３２で計数し、Ｌレベルである期間においては、Ｌカウンタ３３で計数する。
このため、Ｈ／Ｌ計測用カウンタ回路２５には、基準発振回路２４の出力信号（図２及び図３ではこの信号を符号Ｂで示している）が入力されると共に、被測定リングオシレタ回路２の出力信号がインバータ２１を介して入力される。この場合、基準発振回路２４の出力信号は、ＡＮＤ回路２８、２９及び３０及び３１をそれぞれ介してＨレベル及びＬレベル期間における基準発振回路２４の出力信号の回数を計数するＨカウンタ３２及びＬカウンタ３３に入力される。

また、インバータ２１を経た被測定リングオシレタ回路２の出力信号（図２及び図３ではこの信号を符号Ａで示している）は、さらにインバータ３４を経てＡＮＤ回路２８に入力されると共に、ＡＮＤ回路３０にも入力される。
また、ＡＮＤ回路２６、２９及び３１には、計測開始／終了信号入力端子３５から計測開始と計測終了する計測開始／終了信号が入力される。
Ｈカウンタ３２及びＬカウンタ３３は、計測開始／終了信号入力端子３５に計測開始信号が入力されるとそれぞれ計測（測定）を開始し、終了信号が入力されるまでの期間中における被測定リングオシレタ回路２の出力信号がＨレベルの期間及びＬレベルの期間、それぞれで基準発振回路２４の出力信号の回数を計測する。
そして、Ｈカウンタ３２及びＬカウンタ３３は、各カウンタ出力端子３６、３７からそれぞれ計数した計数値（カウント値）を出力する。

また、周波数カウンタ２３、Ｈカウンタ３２及びＬカウンタ３３のリセット端子は、リセット信号が入力されるリセット信号入力端子３８と接続されている。そして、周波数カウンタ２３、Ｈカウンタ３２及びＬカウンタ３３は、計測動作を開始する前にリセット信号により、各計数値がリセットされる。
この場合、基準発振回路２４は、その発振周波数ｆ１は、被測定リングオシレタ回路２の出力信号の発振周波数ｆ０より高い（つまりｆ１＞ｆ０）。この基準発振回路２４は、例えば水晶発振素子などの発振素子を用いて形成することができる。
また、基準発振回路２４の発振周波数ｆ１が、被測定リングオシレタ回路２の発振周波数ｆ０より十分に高い（つまりｆ１≫ｆ０）という条件を満たさない場合には、これらの発振周波数ｆ０、ｆ１が小さな値の整数比で（少なくとも測定期間全てにわたっては）同期しないように設定される。

つまり、ｆ１≫ｆ０の条件を満たさない場合には、ａ，ｂを正の整数でほぼ同じオーダーの値とした場合、ｆ１×ａ≠ｆ０×ｂとなるようにしている。ｆ１×ａ＝ｆ０×ｂとなることは非常にまれにしか発生しないと考えられる。この発生をより確実に解消するために、例えば基準発振回路２４で発生する発振周波数が測定期間中において測定精度に影響しない程度で僅かに変化するようにしても良い。なお、ａ≪ｂならば、ｆ１×ａ＝ｆ０×ｂでも良い。
例えば、図３（Ａ）は被測定リングオシレタ回路２の出力信号波形（具体的には図２における信号Ａ）を示し、この出力信号波形は、図３（Ｂ）に示す基準発振回路２４の出力信号波形（具体的には図２における信号Ｂ）を用いてＨ／Ｌ計測用カウンタ回路２５により計数される。基準発振回路２４の信号Ｂの周期は、被測定リングオシレタ回路２の信号Ａの周期よりも短くなっている。
信号Ａは、図２のインバータ３４により反転された後、信号Ｂと共にＡＮＤ回路２８に入力される。従って、計数される信号Ｂは、インバータ３４により反転された信号Ａ′（明細書中では便宜上、このように記す）がＨレベルとなる期間ＴH（図３（Ａ）参照）に、ＡＮＤ回路２８（及びＡＮＤ回路２９）を経てＨカウンタ３２に入力される。

一方、信号Ａは反転されない状態で、信号Ｂと共にＡＮＤ回路３０に入力される。従って、計数される信号Ｂは、信号ＡがＨレベルの期間ＴL（図３（Ａ）参照）に、ＡＮＤ回路３０（及びＡＮＤ回路３１）を経てＬカウンタ３３に入力される。
なお、信号Ａは、図２に示すように被測定リングオシレタ回路２の出力信号をインバータ２１で反転された信号で定義されているので、この信号ＡがＬレベルとなる期間ＴHが立ち上がりの遅延時間ＴDHに該当する。同様にこの信号ＡがＨレベルとなる期間ＴLが立ち下がりの遅延時間ＴDLに該当する。
但し、被測定リングオシレタ回路２の出力信号の表現を用いた場合には、その出力信号がＨレベルとなる期間ＴHが立ち上がりの遅延時間ＴDHに該当する。なお、図３（Ａ）におけるＬレベルとなる期間ＴHとＬレベルとなる期間ＴHとの加算値Ｔが、被測定リングオシレタ回路２の１ループ当たりの遅延時間ＴDに該当する。

そして、被測定リングオシレタ回路２内において、信号Ａが閾値ＶDD／２を境界値として、Ｈ、Ｌ、Ｈ、Ｌ、…と交互に反転した場合におけるＨレベルの各期間ＴLに対しては、Ｌカウンタ３３が信号Ｂを計数し、Ｌレベルの各期間ＴHに対しては、Ｈカウンタ３２が信号Ｂを計数することになる。
この動作を繰り返し行うことにより、発振周波数ｆ１とｆ０とがｆ１≫ｆ０の条件を満たさない場合においても、信頼性のある、つまり高精度で立ち上がりの遅延時間ＴDH、立ち下がりの遅延時間ＴDL及びＤＵＴＹ比ＤHLを測定できるようにしている。ここで、ＤＵＴＹ比とは、立ち上がりの遅延時間ＴDHと、立ち下がりの遅延時間ＴDLの比である。
例えば、信号Ａの発振周波数ｆ０に対して、基準発振回路２４の信号Ｂの発振周波数ｆ１が十分高く、より具体的にはｆ１＝１０００×ｆ０のような場合は、ｆ０とｆ１とが同期していても、短い計測時間においてもある測定精度、具体的には有効桁数が３桁程度で、信号Ａに対する立ち上がりの遅延時間ＴDH、立ち下がりの遅延時間ＴDL及び遅延時間のＤＵＴＹ比ＤHLを測定できるようになる。

また、信号Ａの発振周波数ｆ０に対して、基準発振回路２４の信号Ｂの発振周波数ｆ１が十分高いとは言えない場合、より具体的にはｆ１＝１．５×ｆ０＋α（α≠０）のような場合でも、ｆ０とｆ１とが同期していなければ、計測時間を長くすれば良い。具体的には、信号Ａの１０００周期分の計測時間で連続して計測する動作を行うことにより、必要とされる精度を確保して、信号Ａに対する立ち上がりの遅延時間ＴDH、立ち下がりの遅延時間ＴDL及びＤＵＴＹ比ＤHLを測定できるようになる。
また、図４（Ａ）は、周波数カウンタ２３、Ｈカウンタ３２及びＬカウンタ３３を構成する実際のカウンタ回路４１の構成例を示す。
計測信号入力端子４２には、図４（Ｂ）に示すようにパルス状の計測信号Ｃが入力される。このカウンタ回路４１は、例えばｎ（ｎは２以上の整数）段２進カウンタで構成されている。

第１段のフリップフロップ（以下、ＦＦと略記する）４３−１のクロック入力端子には、計測信号Ｃが入力される毎に、図４（Ｂ）に示すようにその出力端子Ｑから出力信号Ｑ１が反転して出力される。つまり、第１段のＦＦ４３−１は、計測信号Ｃを１／２の周波数に分周したカウント数の出力信号Ｑ１を計数して出力する。
また、このＦＦ４３−１の反転出力端子Ｑ′（明細書中では、便宜上、出力端子Ｑに符号′を付けて示す）は、データ入力端子Ｄに接続されると共に、第２段のＦＦ４３−２のクロック入力端子に接続され、反転出力端子Ｑ′の出力信号が第２段のＦＦ４３−２のクロック入力端子への計測信号として入力される。
また、第２段のＦＦ４３−２は、第１段のＦＦ４３−１の場合と同様に、その出力端子Ｑからそのクロック入力端子に入力される信号を１／２に分周したカウント数の出力信号Ｑ２を図４（Ｂ）に示すように出力する。

また、このＦＦ４３−２の反転出力端子Ｑ′は、データ入力端子Ｄと接続されると共に、図示しない第３段のＦＦのクロック入力端子に接続されている。第３段のＦＦ以降のＦＦも同様の構成になっている。
そして、第ｎ段のＦＦ４３−ｎは、その出力端子Ｑからそのクロック入力端子に入力される信号を１／２に分周したカウント数の出力信号Ｑｎを出力する。また、第ｎ段のＦＦ４３−ｎの反転出力端子Ｑ′は、データ入力端子Ｄに接続されている。
また、リセット信号が入力されるリセット信号入力端子４４は、インバータ４５を介して全てのＦＦ４３−１〜４３−ｎのリセット端子に接続されると共に、プリセット端子に接続されている。

そして、リセット信号入力端子４４にリセット信号が印加されることにより、全てのＦＦ４３−１〜４３−ｎは、リセットされ、計数値（カウント数）が０となる。そして、リセット後に計測信号入力端子４２に印加される計測信号Ｃを計数する動作を開始し、これらＦＦ４３−１〜４３−ｎは、各出力端子Ｑからｎ段２進のカウント数の出力信号Ｑ１〜Ｑｎを出力する。図４（Ｂ）では計数信号Ｃと出力信号Ｑ１〜Ｑｎの一部、例えばＱ１からＱ３を示している。
図４（Ａ）に示すカウンタ回路４１を用いて、図２の周波数カウンタ２３、Ｈカウンタ３２、Ｌカウンタ３３をそれぞれ形成することができる。そして、ＡＮＤ回路２６、２９、３１を通って入力される信号に対して、図４（Ａ）に示した計測信号Ｃとして計数をそれぞれ行い、カウンタ出力端子２７、３６、３７から、計数したｎ段２進のカウント数の出力信号Ｑ１〜Ｑｎを出力する。

このような構成の本実施形態の動作を以下に説明する。
まず、最初にリセット信号入力端子３８にリセット信号を印加して、周波数カウンタ２３、Ｈカウンタ３２、Ｌカウンタ３３がリセットされるようにする。
このリセット後におけるある時刻Ｔ０において、計測開始／終了信号入力端子３５から、Ｈレベルの計測開始信号を全てのカウンタ、つまり周波数カウンタ２３、Ｈカウンタ３２、Ｌカウンタ３３に入力する。そして、ゲートとして機能するＡＮＤ回路２６、２９、３１を開き、この時刻Ｔ０から以下のように計測を開始させる。
被測定リングオシレタ回路２の出力信号波形が、測定回路３の入力端子４を通って測定回路３に入力される。測定回路３に入力された出力信号波形の周期の回数は、測定回路３中の周波数カウンタ２３でカウントされ、カウンタ出力端子２７から出力される。

これと並行して、測定回路３に入力された被測定リングオシレタ回路２の出力信号波形におけるＨ期間ＴH、Ｌ期間ＴLにおいて、基準発振回路２４で発生された発振波形の周期が存在する回数がＨ／Ｌ計測用カウンタ回路２５のＨカウンタ３２、Ｌカウンタ３３によってカウントされる。
つまり、図３にて説明したように被測定リングオシレタ回路２の出力信号波形におけるＨレベルの期間ＴHでの基準発振回路２４の周期の回数がＨカウンタ３２でカウントされ、カウンタ出力端子３６から出力され、同様にＬレベルの期間ＴLでの回数がＬカウンタ３３でカウントされ、カウンタ出力端子３７から出力される。
以上の動作は、計測開始／終了信号入力端子３５から、計測開始信号（Ｌレベル→Ｈレベル）が入力された時刻Ｔ０から、計測開始／終了信号入力端子３５に計測終了信号（Ｈレベル→Ｌレベル）が入力された時刻Ｔ１までの期間(つまり、Ｔ１−Ｔ０)、実行される。

以上の測定動作の終了後、カウンタ出力端子２７、３６、および３７から出力された計数情報から、被測定リングオシレタ回路２の１ループ（１周期）あたりの遅延時間ＴD、立ち上がりの遅延時間ＴDH、立ち下りの遅延時間ＴDL、および遅延時間のＤＵＴＹ比ＤHL（これらを遅延時間情報と呼ぶ）は、次の（１）〜（４）式のように簡単な計算で求められる。
１ループあたりの遅延時間ＴD＝(Ｔ１−Ｔ０)÷カウンタ出力端子２７のカウント数 …（１）
立ち上がりの遅延時間ＴDH＝（１ループあたりの遅延時間ＴD）×カウンタ出力端子３６のカウント数÷(カウンタ出力端子３６のカウント数＋カウンタ出力端子３７のカウント数) …（２）
立ち下がりの遅延時間ＴDL＝（１ループあたりの遅延時間ＴD）×カウンタ出力端子３６のカウント数÷(カウンタ出力端子３６のカウント数＋カウンタ出力端子３７のカウント数) …（３）
ＤＵＴＹ比ＤHL＝立ち上がりの遅延時間ＴDH／立ち下がりの遅延時間ＴDL …（４） 尚、（１）式〜（４）式の計算機能を実現した回路を、カウンタ出力端子２７、３６、および、３７に接続しても良い。

上述したように、発振周波数ｆ０，ｆ１が、ｆ１≫ｆ０の関係を満たす場合には短い計測期間Ｔ１−Ｔ０で精度の高い測定結果を得ることができる。一方、発振周波数ｆ０，ｆ１が、ｆ１≫ｆ０の関係を満たさない場合においても、計測期間Ｔ１−Ｔ０を長くすることにより、簡単に必要とされる精度の測定結果を得ることができる。
本実施形態によれば、被測定回路部分を含む被測定リングオシレタ回路２を形成することにより、その被測定リングオシレタ回路２に対する遅延時間ＴD等の遅延時間情報を精度良く測定することができる。
また、本実施形態によれば、遅延時間ＴD等を精度良く測定することができる測定回路３を半導体集積回路１に配置する場合の回路レイアウトの面積サイズを小さくすることができる。

また、本実施形態によれば、被測定リングオシレタ回路２で発生する立ち上がりの遅延時間ＴDH及び立ち下がりの遅延時間ＴDLを分離して高い精度、つまり信頼性のある数値として得られると共に、それらのＤＵＴＹ比ＤHLも高い精度で得ることができる。
また、本実施形態によれば、半導体集積回路１中における被測定リングオシレタ回路２と殆ど等しい構成の被測定回路部分１１に対する、遅延時間ＴD等の遅延時間情報を精度良く測定により得られる。
つまり、（従来例におけるＶth／ＶDD≪１等の条件を必要としないで）直接的な計測により得られる。従って、本実施形態は、半導体集積回路における任意の被測定回路部分１１に対して動作検証等の目的で広く適用することができる。

なお、本実施形態の変形例の構成例として、図２におけるＨ／Ｌ計測用カウンタ回路２５として、Ｈカウンタ３２及びＬカウンタ３３における一方のみを設けた構成にしても良い。つまり例えば基準発振回路２４の発振周波数が分かっている場合には、周波数カウンタ２３と、Ｈカウンタ３２又はＬカウンタ３３とを備えた構成にしても、上述した遅延時間ＴD等の遅延時間情報を精度良く算出できる。
例えば周波数カウンタ２３とＨカウンタ３２とを用いた測定回路とした場合には、（３）式を用いる代わりに、
ＴDH＝TD×（Ｈカウンタ３２のカウント数）／｛（Ｔ１−Ｔ０）×（基準発振回路２４の発振周波数）｝
として立ち下がりの遅延時間ＴDL＝１ループ当たりの遅延時間ＴD−立ち上がりの遅延時間ＴDHを採用すれば良い。

（第２の実施形態）
次に本発明の第２の実施形態を説明する。図５は、大規模半導体集積回路（ＬＳＩと略記）中における複数の特定部分の動作検証等を目的とした遅延時間等を測定できる測定回路を搭載したＬＳＩ５１の構成例を示す。
このパッケージ化されたＬＳＩ５１における任意の機能回路５２の中には、遅延時間の被測定対象となる複数の被測定回路部分５３ａ、５３ｂ、…、５３ｋが含まれている。各被測定回路部分５３ｉ（ｉ＝ａ、ｂ、…、ｋ）における被測定対象部分の両端となる２端子は、遅延時間等を測定する第ｉ測定回路５４ｉにそれぞれ接続されている。各第ｉ測定回路５４ｉは、被測定回路部分５３ｉ毎に準備されている。
第１〜第ｋ測定回路５４ａ〜５４ｋにおける後述するリングオシレタ構成命令入力端子１６は、配線６４ａ，測定回路選択回路であるデマルチプレクサ（図５中ではＤｅｍｕｘと略記）５５、配線６４ｂを経て測定回路選択外部入力ピン５９と結線されている。

また、測定回路５４ａ〜５４ｋにおける（周波数カウンタ２３の）カウンタ出力端子２７は、配線６５ａ、出力線選択回路であるマルチプレクサ（図５中ではＭｕｘと略記）５６、配線６５ｂを経由してカウンタ出力ピン６０と結線されている。
また、測定回路５４ａ〜５４ｋにおける（Ｈカウンタ３２の）カウンタ出力端子３６は、配線６６ａ、出力線選択回路であるマルチプレクサ５７、配線６６ｂとを経由してＨカウンタ出力ピン６１と結線されている。
また、測定回路５４ａ〜５４ｋにおける（Ｌカウンタ３３の）カウンタ出力端子３７は配線６７ａ、出力線選択回路であるマルチプレクサ５８、配線６７ｂを経由してＬカウンタ出力ピン６２と結線されている。

また、測定回路５４ａ〜５４ｋのリセット信号入力端子３８は、配線７０ａを介してリセット信号入力ピン６８に接続され、測定回路５４ａ〜５４ｋの計測開始／終了信号入力端子３５は、配線７０ｂを介して計測開始／終了信号入力ピン６９に接続されている。 図６は、本実施形態における例えば第１測定回路５４ａの内部回路構成例を示す。第１測定回路５４ａは、第１の実施形態で説明したリングオシレタ構成補助回路５に対応するリングオシレタ構成補助回路７１と、測定回路５４ａとを備えた構成である。
第１の実施形態においては、被測定回路部分１１にリングオシレタ構成補助回路５を固定的に形成して恒常的に被測定リングオシレタ回路２が構成されていた。
これに対して本実施形態では、被測定回路部分５３ｉの機能をそのまま保ち、被測定回路部分５３ｉの２端子を、それぞれ第ｉ測定回路５４ｉ内に設けられ、その２端子を開放／閉成制御可能とするリングオシレタ構成補助回路７１に接続している。

そして、測定回路５４ｉ側においてリングオシレタ構成命令信号により、そのリングオシレタ構成命令信号が出力された期間のみ被測定リングオシレタ回路７４を構成できるようにしている。なお、図６に一部を示す被測定リングオシレタ回路７４は、図５の被測定回路部分５３ａを含むように形成される。
つまり、測定を行おうとする場合に、リングオシレタ構成命令信号を出力することにより、このリングオシレタ構成命令信号が印加されるリングオシレタ構成補助回路７１と接続された被測定回路部分５３ｉは、被測定リングオシレタ回路７４を形成（構成）する状態になる。
以下では、被測定リングオシレタ回路７４が形成された状態になることをリングモードと呼ぶ。

以下、具体的にその構成を説明する。機能回路５２の中の被測定回路部分５３ａの２端子と接続される第１測定回路５４ａの入力端子７２,７３は、両入力端子７２、７３を短絡して被測定リングオシレタ回路７４を構成するためのゲートスイッチ（トランスファースイッチ）１２、１４、被測定リングオシレタ回路７４を発振させるのに必要な場合のみ介挿されるインバータ１３とからなるリングオシレタ構成補助回路７１と接続される。 また、両ゲートスイッチ１２、１４のゲートスイッチ制御端子は、リングオシレタ構成命令入力端子１６に接続され、このリングオシレタ構成命令入力端子１６にリングオシレタ構成命令が入力されることにより、両ゲートスイッチ１２、１４がＯＦＦからＯＮとなり、リング状の閉ループの被測定リングオシレタ回路７４が形成される。
なお、図６に示すリングオシレタ構成補助回路７１は、被測定回路部分５３ａがその２端子間に、反転回路を０或いは複数含む場合のものとなっている。被測定回路部分５３ａの２端子間に、反転回路が奇数含まれる場合には、リングオシレタ構成補助回路７１は、インバータ１３を用いないで２つのゲートスイッチ１２、１４を用いて構成される。

このリングオシレタ構成補助回路７１の出力端子は、第１の実施形態における図２で説明した測定回路３を構成するインバータ２１と接続される。このインバータ２１及びその後段側の構成は、図２の測定回路３においてすでに説明したものと同じ構成であるので、同じ構成要素には同じ符号を付け、その説明を省略する。
なお、第１測定回路５４ａとは符号が異なる他の第ｉ測定回路５４ｉも、リングオシレタ構成補助回路７１とはインバータ１３を有しない構成になる可能性がある場合を除けば、図６に示した第１測定回路５４ａと同様の回路構成を採用することができる。
このような構成による本実施形態の動作を以下に説明する。
まず、機能回路５２の中で、遅延時間の測定を行おうとする被測定回路部分５３ｉを選択する。

この選択を行うために、測定回路選択外部入力ピン５９に回路選択信号を印加する。この回路選択信号が印加されることにより、デマルチプレクサ５５は、その出力端子から第１〜第ｋ測定回路５４ａ〜５４ｋの中のいずれか１つの第ｉ測定回路５４ｉを選択する信号として、リングオシレタ構成命令信号を出力する。
そして、選択された第ｉ測定回路５４ｉにおいては、その内部のリングオシレタ構成補助回路７１におけるゲートスイッチ１２,１４がＯＦＦからＯＮとなり、リングモードになる。
上記のようにリングモードは、選択された被測定回路部分５３ｉの両端の２端子がゲートスイッチ１２,１４のＯＮにより、被測定回路部分５３ｉの両端がインバータ１３を挟んで接続するか、又は被測定回路部分５３ｉの両端が短絡することで閉ループにされた被測定リングオシレタ回路７４が構成される状態を指す。

また、上記回路選択信号が印加されることにより、デマルチプレクサ５５は、出力端子選択回路の機能を持つマルチプレクサ５６、５７、５８の選択を行う。そして、ｋ個の第１〜第ｋ測定回路５４ａ〜５４ｋ中から上記１つの第ｉ測定回路５４ｉによるカウンタ出力がカウンタ出力ピン６０、６１、６２に出力されるように（それぞれｋ本の配線６５ａ，６６ａ，６７ａ中から、それぞれ１本を）選択する。この場合、各１本は実際には複数ビットの情報を伝送可能とする出力ラインとなっている。
一旦、被測定リングオシレタ回路７４が構成された後は、第１の実施形態と同様の動作で、計測開始／終了信号入力端子３５に計測開始信号（Ｌレベル→Ｈレベル）が入力された時刻Ｔ０から、計測開始／終了信号入力端子３５に計測終了信号（Ｈレベル→Ｌレベル）が入力された時刻Ｔ１までの期間(Ｔ１−Ｔ０)、計測が行われる。

つまり、Ｔ１−Ｔ０の期間、被測定リングオシレタ回路７４の発振回数、Ｈレベルの期間ＴHでの基準発振回路２４の周期の回数のカウント数、Ｌレベルの期間ＴLでの基準発振回路２４の周期の回数がカウントされる。
これらの計測結果のうち、被測定リングオシレタ回路７４の発振回数は、配線６５ａと測定回路選択回路となるマルチプレクサ５６、配線６５ｂとを経由してカウンタ出力ピン６０から出力される。
同様に、Ｈレベルの期間ＴHでのカウント数は、配線６６ａと出力線選択回路のマルチプレクサ５７、配線６６ｂを経由してＨカウンタ出力ピン６１から出力される。同様に、Ｌレベルの期間ＴLでのカウント数は、配線６７ａと出力線選択回路のマルチプレクサ５８、配線６７ｂを経由してＬカウンタ出力ピン６２から出力される。

第１の実施形態の場合と同様に、以上の計数動作の終了後、カウンタ出力ピン６０、６１、および６２から出力された計数情報から、被測定リングオシレタ回路７４の１ループあたりの遅延時間ＴD、立ち上がりの遅延時間ＴDH、立ち下がりの遅延時間ＴDL、およびＤＵＴＹ比ＤHLは、次の（５）式〜（８）式のように簡単な計算で求められる。
１ループあたりの遅延時間ＴD＝(Ｔ１−Ｔ０)÷カウンタ出力ピン６０のカウント数 …（５）
立ち上がりの遅延時間ＴDH＝（１ループあたりの遅延時間ＴD）×カウンタ出力ピン６１のカウント数÷(カウンタ出力ピン６１の出力＋カウンタ出力ピン６２の出力) …（６）立ち下がりの遅延時間ＴDL＝（１ループあたりの遅延時間ＴD）×カウンタ出力ピン６２のカウント数÷(カウンタ出力ピン６１の出力+カウンタ出力ピン６２の出力) …（７）
ＤＵＴＹ比ＤHL＝立ち上がりの遅延時間ＴDH／立ち下がりの遅延時間ＴDL …（８）
尚、（５）式〜（８）式の計算機能を実現した回路を、マルチプレクサ５６〜５８の出力側に接続しても良い。

１つの被測定回路部分５３ｉを含む被測定リングオシレタ回路７４に対する遅延時間等を測定する場合を説明したが、他の被測定回路部分含む被測定リングオシレタ回路７４に対する遅延時間等を測定する場合には、回路選択信号のディジタル値を変更することにより同様の方法で算出することができる。
本実施形態のように、被測定回路部分５３ｉに近接させてそれぞれ第ｉ測定回路５４ｉを配置することで、測定回路５４ｉから外部信号出力ピンまでの経路上に存在する計測対象以外の回路や配線の影響を排除できる。
そして、本実施形態によれば、第１の実施形態のように高精度に被測定リングオシレタ回路７４で発生する遅延時間情報、つまり遅延時間ＴD、立ち上がりの遅延時間ＴDH、立ち下がりの遅延時間ＴDL、ＤＵＴＹ比ＤHLを計測することができる効果を有する。

また、本実施形態によれば、第ｉ測定回路５４ｉにおいてそれぞれ、比較的面積の小さいリングオシレタ構成補助回路７１を搭載することで、被測定リングオシレタ回路７４の構成と殆ど等しいとみなせる被測定対象とする機能回路内部における複数（例えば比較的多く）の回路部分に対する遅延時間ＴD等の遅延時間情報を、精度の高い計測値として得ることが可能となる。
また、本実施形態においては、個々の被測定回路部分５３ｉに殆ど影響を与えることなく、遅延時間ＴD等の計測を可能とする被測定リングオシレタ回路を構成できる効果もある。
つまり、個々の被測定回路部分５３ｉは、その２端子間をＯＮ／ＯＦＦ可能なゲートスイッチ１２、１４を用いたリングオシレタ構成補助回路７１と接続する構成にしているので、測定を行う期間のみ、閉ループにされた被測定リングオシレタ回路７４が構成されるリングモードに設定でき、測定を行わない場合には開ループにしてリングモードを解除できる。

このため、リングモードを解除すれば通常のＬＳＩ５１として測定回路の影響を受けることなく動作させることができる。
なお、本実施形態では、複数の被測定回路部分５３ｉのそれぞれに第ｉ測定回路５４ｉを接続するように配置しているため、被測定回路部分５３ａ〜５３ｋの数と等しい数の第１〜第ｋ測定回路５４ａ〜５４ｋが必要となる。これを変形した構成として、第１〜第ｋ測定回路５４ａ〜５４ｋに含まれる周波数カウンタ２３、Ｈカウンタ３２、Ｌカウンタ３３等を、外部に配置して、外部に配置した回路部分を複数の測定回路で共用しても良い。 この場合の構成例を以下の第３の実施形態にて具体的に説明する。

（第３の実施形態）
次に本発明の第３の実施形態を説明する。図７は第３の実施形態に係るＬＳＩ８１を示す。本実施形態は、図５に示す第２の実施形態を変形した構成に該当する。
本実施形態においては、第２の実施形態における被測定回路部分５３ａ〜５３ｋに対して、その近傍に第１〜第ｋ測定回路５４ｉの一部の回路部分、つまり、第１〜第ｋ部分回路８２ａ〜８２ｋをそれぞれ配置して、それぞれ被測定回路部分５３ａ〜５３ｋに接続している。
図７において例えば被測定回路部分５３ａの２端子は、（図５の第１測定回路５４ａにおける一部の回路部分となる）第１部分回路８２ａに接続される。
これら第１〜第ｋ部分回路８２ａ〜８２ｋは、配線８６ａ、デマルチプレクサ８３，配線８６ｂを介して測定回路選択外部入力ピン５９に接続されると共に、配線８６ｃを介してリングオシレタ構成命令入力ピン６３に接続されている。

また、部分回路８２ａ〜８２ｋは、配線８８ａを介してマルチプレクサ８４に接続される。このマルチプレクサ８４は、さらに配線８８ｂを介して共通部分回路８５に接続される。この共通部分回路８５は、配線８８ｃを介してカウンタ出力ピン６０，Ｈカウンタ出力ピン６１，Ｌカウンタ出力ピン６２に接続されると共に、配線８８ｄを介してリセット信号入力ピン６８と計測開始／終了信号入力ピン６９とに接続される。
図８（Ａ）及び図８（Ｂ）は、第ｉ部分回路８２ｉの代表的な構成例を示す。例えば被測定回路部分５３ａの場合には、図８（Ａ）に示す第１部分回路８２ａが接続されている。
この第１部分回路８２ａの出力端子９１から被測定発振波形が出力される。この第１部分回路８２ａは、図６に示したリングオシレタ構成補助回路７１と同じ構成である。そして、ゲートスイッチ１２、１４にはリングオシレタ構成命令入力端子１６からリングオシレタ構成命令信号が入力される。

また、例えば被測定回路部分５３ｂの場合には、第２部分回路８２ｂが接続されている。この第２部分回路８２ｂは、図８（Ａ）の第１部分回路８２ａにおいてインバータ１３を設けてない構成になっている。図８（Ａ）の被測定回路部分５３ａ（の２端子間）は、例えば反転回路として機能する回路が０或いは複数個の場合であり、図８（Ｂ）の被測定回路部分５３ｂ（の２端子間）は、例えば反転回路として機能する回路が奇数個の場合である。
また、図９は、例えば被測定回路部分５３ａの構成例を示す。この被測定回路部分５３ａは、ＡＮＤ回路９４と、ＮＯＲ回路９５と、インバータ９６とから構成され、ＡＮＤ回路９４からインバータ９６に至る部分での遅延特性を測定する場合に、これらの両端が例えば図８（Ａ）に示す第１部分回路８２ａに接続して測定される。

なお、ＡＮＤ回路９４及びＮＯＲ回路９５における被測定リングオシレタ回路の構成に使用されない端子には、測定を行う期間には、図９に示すように一定のレベル（図９ではＨ、Ｌ）の制御信号が印加され、被測定リングオシレタ回路の動作機能を保持するようにしている。
図７の共通部分回路８５は、図２に示した測定回路３と同じ構成である。そして、その入力端子４には、図７のマルチプレクサ８４を経て出力される被測定発振波形が入力される。
このような構成の本実施形態においては、第２の実施形態よりも簡単な構成となっている。つまり、第２の実施形態における第１〜第ｋ測定回路５４ａ〜５４ｋ中にそれぞれ共通に含まれる部分を、第１〜第ｋ測定回路５４ａ〜５４ｋの外部に共通部分回路８５として配置し、それぞれ共通に使用する構成としている。
従って、第２の実施形態よりも、ＬＳＩ８１における遅延時間等の測定に必要となる測定回路の面積サイズを小さくして、以下に説明するように同様の機能を実現できるようにしている。

このような構成による本実施形態においては、遅延時間等の測定を行う場合には、被測定回路部分５３ａ〜５３ｋから測定を行おうとする１つの被測定回路部分５３ｉを選択する。
このために、測定回路選択外部入力ピン５９に回路選択信号を印加すると共に、リングオシレタ構成命令入力ピン６３にリングオシレタ構成命令信号を印加する。
すると、回路選択信号及びリングオシレタ構成命令信号が印加されたデマルチプレクサ８３は、配線８６ａを介してリングオシレタ構成命令信号を第ｉ部分回路８２ｉ（のリングオシレタ構成命令入力端子１６）に出力し、その内部のゲートスイッチをＯＦＦからＯＮにして被測定回路部分５３ｉを包含する被測定リングオシレタ回路が構成されるようにする。

また、この被測定リングオシレタ回路から出力される出力信号波形は、デマルチプレクサ８３を経て回路選択信号が印加されるマルチプレクサ８４を経て共通部分回路８５に入力されるようになる。
この共通部分回路８５は、実質的には図２の測定回路３と同じ構成であり、この測定回路３の場合の動作で説明したようにして、被測定リングオシレタ回路の構成と実質的に等しいとみなせる被測定回路部分５３ｉに対する信頼性の高い遅延時間ＴD等の遅延時間情報を得ることができる。
このように本実施形態によれば、複数箇所の被測定回路部分５３ａ〜５３ｋの遅延時間等を測定する測定回路をＬＳＩ８１に設ける際に必要となる回路レイアウトの面積サイズを小さくして、信頼性のある遅延時間情報を得ることができる。その他は、第２の実施形態とほぼ同様の効果を有する。

なお、上述した各実施形態において、遅延時間のＤＵＴＹ比ＤHLのみを必要とする場合には、周波数カウンタ２３を必要としないで、Ｈ／Ｌ計測用カウンタ回路２５を構成するＨカウンタ３２と、Ｌカウンタ３３とのカウント数の比から算出することができる。 また、例えば図８（Ａ）に示すように被測定回路部分５３ａに対して（リングオシレタ構成補助回路として機能する）第１部分回路８２ａを接続して被測定リングオシレタ回路を構成した場合には、厳密には被測定回路部分５３ａのみによる遅延時間の他に、第１部分回路８２ａで発生する遅延時間の影響が含まれる。
通常、被測定回路部分５３ａによる遅延時間に比較すると、第１部分回路８２ａによる遅延時間は、十分に小さいので、第１部分回路８２ａを含めた状態で計測を行うことにより、被測定回路部分５３ａに対して信頼性のある遅延時間情報を得ることができる。
これに対して、以下のようにして、より信頼性のある遅延時間情報を得るようにしても良い。

例えば図８（Ａ）において、上述したようにして出力端子９１から被測定発振波形で計測を行う他に、さらに図８（Ａ）におけるゲートスイッチ１２、１４及びインバータ１３のみでリングオシレタ回路を形成できる構成にし、このリングオシレタ回路に対してもその出力端子９１から出力される発振波形に対して計測を行う。
そして、前者の計測結果における立ち上がりの遅延時間ＴDH等から後者の計測結果における対応する立ち上がりの遅延時間を減算して補正することにより、付加的に形成した回路で発生する遅延時間の影響を解消して、被測定対象となる被測定回路部分５３ａ部分のみで発生する遅延時間情報を精度良く得られるようにしても良い。
上記リングオシレタ回路を形成する構成例としては、図８（Ａ）の第１部分回路８２ａにさらにゲートスイッチを付加して、付加したゲートスイッチを含むゲートスイッチ１２、１４を選択的にＯＮ／ＯＦＦ制御することにより実現できる。

また、他の構成例として、被測定回路部分５３ａ部分に接続された第１部分回路８２ａの近くに、第１部分回路８２ａの構成要素と同じ構成要素でリングオシレタ回路を形成する（第１部分回路８２ａを用いてその構成を説明すると、被測定回路部分５３ａに接続される２端子を短絡したもので形成する）。
そして、このリングオシレタ回路を必要に応じて第１部分回路８２ａで発生する遅延時間の補正用に選択使用するようにしても良い。他の被測定回路部分５３ｉに対しても、その遅延時間の補正用に選択使用することもできる。また、図８（Ｂ）に示したゲートスイッチ１２、１４による遅延時間の影響を補正できるようにしても良い。
このために、さらに、インバータ１３のみでリングオシレタ回路を形成し、このリングオシレタ回路に対して計測を行った結果と、２つのゲートスイッチ１２、１４及びインバータ１３で形成したリングオシレタ回路に対して計測を行った結果とから２つのゲートスイッチ１２、１４による遅延時間を算出することができる。
なお、上述した各実施形態等を部分的に組み合わせる等して構成される実施形態も本発明に属する。

本発明における第１の実施形態に沿った半導体集積回路の構成を示すブロック図。 図１の測定回路の具体的な回路構成の１つを示す回路構成図。 リングオシレタ回路の出力波形及び基準発振回路の出力波形例を示す波形図。 図２の周波数カウンタ等に用いられるカウンタ回路の構成例を示す回路図。 本発明の第２の実施形態に沿った大規模集積回路の構成を示すブロック図。 図５における第１測定回路の回路構成例を示す回路構成図。 本発明の第３の実施形態に沿った大規模集積回路の構成を示すブロック図。 図７における第１部分回路の回路構成例を示す回路構成図。 被測定回路の１つの回路構成例を示す図。

符号の説明

１…半導体集積回路
２…被測定リングオシレタ回路
３…測定回路
５、７１…リングオシレタ構成補助回路
７…測定回路部
１１、５３ａ〜５３ｋ…被測定回路部分
２３…周波数カウンタ
２４…基準発振回路
３２…Ｈカウンタ
３３…Ｌカウンタ

Claims (5)

1. 被測定部分を含むように形成されるリングオシレタ回路の周波数よりも高い周波数で発振する発振回路と、
   前記リングオシレタ回路の出力信号の周期を計測する第１のカウンタ回路と、
   前記出力信号におけるＨｉｇｈレベル及びＬｏｗレベルにおける少なくとも一方のレベルの期間における前記発振回路の出力信号の回数を計数する第２のカウンタ回路と、
   を備えた測定回路を搭載したことを特徴とする半導体集積回路。
2. 半導体集積回路内部に前記半導体集積回路内部の被測定部分を含むように形成されるリングオシレタ回路と、
   前記リングオシレタ回路の周波数よりも高い周波数で発振する発振回路と、
   前記リングオシレタ回路の出力信号の周期を計測する第１のカウンタ回路と、
   前記出力信号におけるＨｉｇｈレベル及びＬｏｗレベルにおける少なくとも一方のレベルの期間における前記発振回路の出力信号の回数を計数する第２のカウンタ回路と、
   を備えた測定回路部を搭載したことを特徴とする半導体集積回路。
3. 前記リングオシレタ回路は、前記被測定部分を含む２端子間を開閉自在に接続するスイッチを有することを特徴とする請求項２に記載の半導体集積回路。
4. 前記リングオシレタ回路は、前記被測定部分を含む２端子間に含まれる反転回路の数が０又は偶数の場合には、インバータを介挿したスイッチを用いて前記２端子間を開閉自在に接続することを特徴とする請求項２に記載の半導体集積回路。
5. 複数の前記リングオシレタ回路に対応して、共通の前記測定回路が設けられることを特徴とする請求項１に記載の半導体集積回路。

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