JP2001091587A - 可変遅延素子のテスト回路 - Google Patents
可変遅延素子のテスト回路Info
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Abstract
(57)【要約】
【課題】可変遅延素子の遅延時間変化量が非常に小くて
も、微小な遅延時間変化量を精度良く測定でき、可変遅
延素子の良否判定を短時間に精度良く実施することが可
能となる可変遅延素子のテスト回路を提供する。 【解決手段】ＬＳＩチップに形成された遅延時間量を任
意に設定可能な可変遅延素子3aを含むループ回路を形成
し、可変遅延素子に対する入力パルス信号の正負の論理
を常に一定とするループ制御部3bと、可変遅延素子の出
力パルス信号の出力回数を計数し、その計数値と予め設
定された設定値の一致を検出し、一致検出時に一致検出
信号を生成する計数制御部3cと、一致検出信号に基づい
て可変遅延素子の出力パルス信号の後段回路への伝送を
制御する出力制御部3dとを具備する。
も、微小な遅延時間変化量を精度良く測定でき、可変遅
延素子の良否判定を短時間に精度良く実施することが可
能となる可変遅延素子のテスト回路を提供する。 【解決手段】ＬＳＩチップに形成された遅延時間量を任
意に設定可能な可変遅延素子3aを含むループ回路を形成
し、可変遅延素子に対する入力パルス信号の正負の論理
を常に一定とするループ制御部3bと、可変遅延素子の出
力パルス信号の出力回数を計数し、その計数値と予め設
定された設定値の一致を検出し、一致検出時に一致検出
信号を生成する計数制御部3cと、一致検出信号に基づい
て可変遅延素子の出力パルス信号の後段回路への伝送を
制御する出力制御部3dとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、可変遅延素子のテ
スト回路に係り、可変遅延素子の製品出荷試験や受入試
験およびシステム組込み後に実施される良否判定の際に
可変遅延素子の遅延特性を測定するために使用されるも
のである。
スト回路に係り、可変遅延素子の製品出荷試験や受入試
験およびシステム組込み後に実施される良否判定の際に
可変遅延素子の遅延特性を測定するために使用されるも
のである。
【０００２】
【従来の技術】各種の測定器（パルスジェネレータ、Ｌ
ＳＩテスタのタイミング発生部など）やＬＳＩ内のタイ
ミング調整用回路に利用されている可変遅延素子の遅延
特性を測定する従来の技術について、以下に代表的に説
明する。
ＳＩテスタのタイミング発生部など）やＬＳＩ内のタイ
ミング調整用回路に利用されている可変遅延素子の遅延
特性を測定する従来の技術について、以下に代表的に説
明する。
【０００３】第１の従来技術は、測定対象とする可変遅
延素子で制御信号に応じた遅延時間だけ遅延した信号エ
ッジの"H" 、"L" レベルの変化点を測定器（ＬＳＩテス
タや個別測定器）側の基準信号でサーチし、エッジの境
目を見つける方法である。
延素子で制御信号に応じた遅延時間だけ遅延した信号エ
ッジの"H" 、"L" レベルの変化点を測定器（ＬＳＩテス
タや個別測定器）側の基準信号でサーチし、エッジの境
目を見つける方法である。
【０００４】第２の従来技術は、一般にＬＳＩのＡＣ特
性評価に利用されている技術であり、測定対象の可変遅
延素子を含んだリングオシレータを構成し、可変遅延素
子の遅延設定を変えた時のリングオシレータの発振周波
数を周波数測定器により測定し、発振周波数の変化より
遅延量を求める方法である。
性評価に利用されている技術であり、測定対象の可変遅
延素子を含んだリングオシレータを構成し、可変遅延素
子の遅延設定を変えた時のリングオシレータの発振周波
数を周波数測定器により測定し、発振周波数の変化より
遅延量を求める方法である。
【０００５】第３の従来技術は、位相差−電圧変換を用
いる技術であり、可変遅延素子を経た被測定信号と基準
信号との位相差に応じたパルス信号を積分し、電圧に変
換し、その電圧値をＡ／Ｄ変換して遅延量を求める方法
である。
いる技術であり、可変遅延素子を経た被測定信号と基準
信号との位相差に応じたパルス信号を積分し、電圧に変
換し、その電圧値をＡ／Ｄ変換して遅延量を求める方法
である。
【０００６】これら従来技術の問題点について、以下に
説明する。
説明する。
【０００７】第１の従来技術では、微小遅延を発生する
ことができる高性能なＬＳＩテスタや個別測定器を必要
とし、１つの遅延素子ずつ順次テストするため測定環境
のランニングコストが高くなる。また、信号エッジの"
H" 、"L" レベルの変化点をサーチしながらエッジの境
目を探す時、サーチするための基準信号のタイミングを
制御する制御系のＣＰＵが介在することになり、膨大な
時間を必要とする。
ことができる高性能なＬＳＩテスタや個別測定器を必要
とし、１つの遅延素子ずつ順次テストするため測定環境
のランニングコストが高くなる。また、信号エッジの"
H" 、"L" レベルの変化点をサーチしながらエッジの境
目を探す時、サーチするための基準信号のタイミングを
制御する制御系のＣＰＵが介在することになり、膨大な
時間を必要とする。
【０００８】第２の従来技術では、リングオシレータの
回路的制約により、リングオシレータの信号の立ち上が
りと立ち下がりのどちらかに着目したテストを行う際に
は、デュティー比も計測するので、特殊な回路や測定器
を必要とする。また、前述の第１の従来技術と同様に、
測定系と制御系の間でデータの授受が発生し、膨大な時
間を必要とする。
回路的制約により、リングオシレータの信号の立ち上が
りと立ち下がりのどちらかに着目したテストを行う際に
は、デュティー比も計測するので、特殊な回路や測定器
を必要とする。また、前述の第１の従来技術と同様に、
測定系と制御系の間でデータの授受が発生し、膨大な時
間を必要とする。
【０００９】第３の従来技術では、積分した電圧値をＡ
／Ｄ変換するために必要なセットリングタイムが必要と
なり、前述した２例と同様に膨大な時間を必要とする。
また、前述の積分した電圧値は、Ａ／Ｄ変換器のレンジ
内にある必要があり、遅延素子の遅延量に応じて基準信
号のタイミングを調整する必要がある。
／Ｄ変換するために必要なセットリングタイムが必要と
なり、前述した２例と同様に膨大な時間を必要とする。
また、前述の積分した電圧値は、Ａ／Ｄ変換器のレンジ
内にある必要があり、遅延素子の遅延量に応じて基準信
号のタイミングを調整する必要がある。
【００１０】この第３の従来技術は、前述した他の２例
と比較して効果的ではあるが、可変遅延回路の遅延変化
量が非常に小さい場合には、信号伝送系やＡ／Ｄ変換器
で発生するジッタや測定系の特性により誤差が発生す
る。また、測定データの再現性も確保できないという問
題が発生する。
と比較して効果的ではあるが、可変遅延回路の遅延変化
量が非常に小さい場合には、信号伝送系やＡ／Ｄ変換器
で発生するジッタや測定系の特性により誤差が発生す
る。また、測定データの再現性も確保できないという問
題が発生する。
【００１１】
【発明が解決しようとする課題】上記したように測定対
象の可変遅延素子を含んだリングオシレータを構成する
方式の従来の可変遅延素子のテスト回路は、リングオシ
レータの信号の立ち上がりと立ち下がりのどちらかに着
目したテストを行う際に特殊な回路や測定器を必要と
し、また、測定系と制御系の間でデータの授受が発生
し、膨大な時間を必要とするという問題があった。
象の可変遅延素子を含んだリングオシレータを構成する
方式の従来の可変遅延素子のテスト回路は、リングオシ
レータの信号の立ち上がりと立ち下がりのどちらかに着
目したテストを行う際に特殊な回路や測定器を必要と
し、また、測定系と制御系の間でデータの授受が発生
し、膨大な時間を必要とするという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、可変遅延素子の遅延時間変化量が非常に小く
ても、微小な遅延時間変化量を精度良く測定でき、可変
遅延素子の良否判定を短時間に精度良く実施することが
可能となる可変遅延素子のテスト回路を提供することを
目的とする。
たもので、可変遅延素子の遅延時間変化量が非常に小く
ても、微小な遅延時間変化量を精度良く測定でき、可変
遅延素子の良否判定を短時間に精度良く実施することが
可能となる可変遅延素子のテスト回路を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明の可変遅延素子の
テスト回路は、遅延時間量を任意に設定可能な可変遅延
素子を含むループ回路を形成し、前記可変遅延素子に対
する入力パルス信号の正負の論理を常に一定とするルー
プ制御部と、前記可変遅延素子の出力パルス信号の出力
回数を計数し、その計数値と予め設定された設定値の一
致を検出し、一致検出時に一致検出信号を生成する計数
制御部と、前記計数制御部により生成された一致検出信
号に基づいて前記可変遅延素子の出力パルス信号の後段
回路への伝送を制御する出力制御部とを具備することを
特徴とする。
テスト回路は、遅延時間量を任意に設定可能な可変遅延
素子を含むループ回路を形成し、前記可変遅延素子に対
する入力パルス信号の正負の論理を常に一定とするルー
プ制御部と、前記可変遅延素子の出力パルス信号の出力
回数を計数し、その計数値と予め設定された設定値の一
致を検出し、一致検出時に一致検出信号を生成する計数
制御部と、前記計数制御部により生成された一致検出信
号に基づいて前記可変遅延素子の出力パルス信号の後段
回路への伝送を制御する出力制御部とを具備することを
特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１５】まず、図１を参照して、本発明の可変遅延
素子のテスト回路の概要を説明する。
素子のテスト回路の概要を説明する。
【００１６】可変遅延素子12は、信号の入力から出力ま
での伝搬遅延時間を任意に設定された制御信号入力に応
じて変化させるものであり、一般に制御ビット数の２乗
種類の遅延時間を実現できる構成になっている。この遅
延時間の変化量は非常に小さく、遅延時間の変化量が数
psオーダーの可変遅延素子12の性能をテストするため
に、従来は高価な測定機器と膨大な時間を必要としてい
た。
での伝搬遅延時間を任意に設定された制御信号入力に応
じて変化させるものであり、一般に制御ビット数の２乗
種類の遅延時間を実現できる構成になっている。この遅
延時間の変化量は非常に小さく、遅延時間の変化量が数
psオーダーの可変遅延素子12の性能をテストするため
に、従来は高価な測定機器と膨大な時間を必要としてい
た。
【００１７】本発明では、可変遅延素子12を通過する信
号を、任意の指定回数だけループ回路を通過させてから
取り出すことにより、可変遅延素子12で設定された遅延
時間変化量を任意の指定数倍の変化として観測すること
を可能とする。
号を、任意の指定回数だけループ回路を通過させてから
取り出すことにより、可変遅延素子12で設定された遅延
時間変化量を任意の指定数倍の変化として観測すること
を可能とする。
【００１８】ここで重要なポイントとなるのは、可変遅
延素子12の遅延時間は決められた信号エッジ（つまり、
信号の立ち上がりエッジか立ち下がりエッジかのどちら
か）に意味があり、単純にループ回路を構成しただけで
は、両方のエッジの遅延時間の総和が観測されることに
なり、微小な遅延時間差を正確に測定することができな
い。本発明では、どちらか一方のエッジに着目した条件
でループ回路を構成させて観測することを可能としたも
のである。
延素子12の遅延時間は決められた信号エッジ（つまり、
信号の立ち上がりエッジか立ち下がりエッジかのどちら
か）に意味があり、単純にループ回路を構成しただけで
は、両方のエッジの遅延時間の総和が観測されることに
なり、微小な遅延時間差を正確に測定することができな
い。本発明では、どちらか一方のエッジに着目した条件
でループ回路を構成させて観測することを可能としたも
のである。
【００１９】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係る可変遅延素子のテスト回路を示す
ブロック図である。
１の実施の形態に係る可変遅延素子のテスト回路を示す
ブロック図である。
【００２０】この例では、例えば２進データで表わされ
る制御信号入力により遅延量を設定可能な可変遅延素子
12が形成されているＬＳＩ内にそのテスト回路10も形成
されており、可変遅延素子12はその入力側の第１のマル
チプレクサMPX1および出力側の第２のマルチプレクサMP
X2によって、通常の信号回路（図示せず）あるいはテス
ト回路10に選択的に接続されるようになっている。
る制御信号入力により遅延量を設定可能な可変遅延素子
12が形成されているＬＳＩ内にそのテスト回路10も形成
されており、可変遅延素子12はその入力側の第１のマル
チプレクサMPX1および出力側の第２のマルチプレクサMP
X2によって、通常の信号回路（図示せず）あるいはテス
ト回路10に選択的に接続されるようになっている。
【００２１】図１中のテスト回路10において、入力ノー
ドINPUT に印加される入力信号を受けるループ制御部11
は、第１のマルチプレクサMPX1、可変遅延素子12、第２
のマルチプレクサMPX2とともにループ回路を形成すると
ともに、可変遅延素子12に印加されるパルス信号が同一
エッジになるように制御する。
ドINPUT に印加される入力信号を受けるループ制御部11
は、第１のマルチプレクサMPX1、可変遅延素子12、第２
のマルチプレクサMPX2とともにループ回路を形成すると
ともに、可変遅延素子12に印加されるパルス信号が同一
エッジになるように制御する。
【００２２】計数制御部13は、前記ループ回路の動作に
よりパルス信号が可変遅延素子12を通過した回数（ルー
プ回数）を計数するとともに、この計数値と予め記憶さ
れたループ回数の設定値とを比較し、一致検出時に一致
検出信号を生成する。
よりパルス信号が可変遅延素子12を通過した回数（ルー
プ回数）を計数するとともに、この計数値と予め記憶さ
れたループ回数の設定値とを比較し、一致検出時に一致
検出信号を生成する。
【００２３】出力制御部14は、前記計数制御部13で生成
された一致検出信号と可変遅延素子12の出力パルス信号
を入力とし、テスト回路10の出力ノードOUTPUTに対する
出力信号の制御を行うものである。
された一致検出信号と可変遅延素子12の出力パルス信号
を入力とし、テスト回路10の出力ノードOUTPUTに対する
出力信号の制御を行うものである。
【００２４】図２（ａ）、（ｂ）は、図１中のテスト回
路10の相異なる動作例を示すタイミングチャートであ
る。図２（ａ）はループ回数の設定値（記憶値）を小さ
いものとした場合の動作例であり、図２（ｂ）はループ
回数の設定値（記憶値）を図２（ａ）の場合よりも大き
いものとした場合の動作例である。
路10の相異なる動作例を示すタイミングチャートであ
る。図２（ａ）はループ回数の設定値（記憶値）を小さ
いものとした場合の動作例であり、図２（ｂ）はループ
回数の設定値（記憶値）を図２（ａ）の場合よりも大き
いものとした場合の動作例である。
【００２５】次に、図２（ａ）、（ｂ）を参照しなが
ら、図１中のテスト回路10の動作例について説明する。
ら、図１中のテスト回路10の動作例について説明する。
【００２６】図２（ａ）は、ループ回数の記憶値を小さ
く設定した場合において、入力ノードINPUT に印加され
た入力信号に対する出力ノードOUTPUTの出力信号のタイ
ミングを示している。
く設定した場合において、入力ノードINPUT に印加され
た入力信号に対する出力ノードOUTPUTの出力信号のタイ
ミングを示している。
【００２７】ここで、出力ノードOUTPUTの出力信号のう
ち、最上段の表示は、可変遅延素子12の遅延時間の設定
を最低値に制御した場合の信号タイミングであり、入力
信号に対してオフセット遅延を持つ。それより下段の表
示は、可変遅延素子12の遅延時間の設定を制御信号入力
の1LSB（LSB;最小重みビット）づつ大きくした場合の信
号タイミングを比較のために示した。
ち、最上段の表示は、可変遅延素子12の遅延時間の設定
を最低値に制御した場合の信号タイミングであり、入力
信号に対してオフセット遅延を持つ。それより下段の表
示は、可変遅延素子12の遅延時間の設定を制御信号入力
の1LSB（LSB;最小重みビット）づつ大きくした場合の信
号タイミングを比較のために示した。
【００２８】図２（ａ）に示した動作例によれば、制御
信号入力の1LSBの遅延制御変化による実際の出力ノード
OUTPUTの信号波形の遅延量が小さい。
信号入力の1LSBの遅延制御変化による実際の出力ノード
OUTPUTの信号波形の遅延量が小さい。
【００２９】一方、図２（ｂ）は、ループ回数の記憶値
を大きく設定した場合において、入力ノードINPUT に印
加された入力信号に対する出力ノードOUTPUTの出力信号
のタイミングを示している。
を大きく設定した場合において、入力ノードINPUT に印
加された入力信号に対する出力ノードOUTPUTの出力信号
のタイミングを示している。
【００３０】ここで、出力ノードOUTPUTの出力信号のう
ち、最上段の表示は、可変遅延素子12の遅延時間の設定
を最低値に制御した場合の信号タイミングであり、入力
信号に対してオフセット遅延を持つ。それより下段の表
示は、可変遅延素子12の遅延時間の設定を制御信号入力
の1LSBづつ大きくした場合の信号タイミングを比較のた
めに示した。
ち、最上段の表示は、可変遅延素子12の遅延時間の設定
を最低値に制御した場合の信号タイミングであり、入力
信号に対してオフセット遅延を持つ。それより下段の表
示は、可変遅延素子12の遅延時間の設定を制御信号入力
の1LSBづつ大きくした場合の信号タイミングを比較のた
めに示した。
【００３１】図２（ｂ）に示した動作例によれば、制御
信号入力の1LSBの遅延に相当する遅延時間の変化量が大
きいことが分かる。
信号入力の1LSBの遅延に相当する遅延時間の変化量が大
きいことが分かる。
【００３２】即ち、可変遅延素子12の制御信号入力の1L
SBの変化に対応する遅延時間差を測定する際、上記した
ように同じ可変遅延素子12に対して信号を複数回通過さ
せた後に出力信号として取り出すことにより、遅延時間
差が本来は微少であっても観測可能な範囲まで大きくし
て観測することが可能となる。
SBの変化に対応する遅延時間差を測定する際、上記した
ように同じ可変遅延素子12に対して信号を複数回通過さ
せた後に出力信号として取り出すことにより、遅延時間
差が本来は微少であっても観測可能な範囲まで大きくし
て観測することが可能となる。
【００３３】＜第１の実施の形態の具体例＞図３は、図
１中のテスト回路10を取り出して具体例を示す回路図で
ある。
１中のテスト回路10を取り出して具体例を示す回路図で
ある。
【００３４】図４および図５は、図３のテスト回路の動
作条件が異なる場合の動作例を示すタイミングチャート
である。なお、図４はループ回数の記憶値を大きく設定
した場合の動作例であり、図５はループ回数の記憶値を
図４の場合よりも小さく設定した場合の動作例である。
作条件が異なる場合の動作例を示すタイミングチャート
である。なお、図４はループ回数の記憶値を大きく設定
した場合の動作例であり、図５はループ回数の記憶値を
図４の場合よりも小さく設定した場合の動作例である。
【００３５】図３において、入力ノードINPUT は、入力
信号として負パルスが印加される。ループ制御部3bは、
入力ノードINPUT からの入力信号およびループ回路の帰
還信号が入力する二入力のナンド回路31と、このナンド
回路31の出力信号がセット（Set ）入力となるフリップ
フロップ（ＦＦ）回路32と、このＦＦ回路32の出力パル
ス信号が可変遅延素子3aを経由して入力する二入力のノ
ア回路33と、このノア回路33の出力パルス信号が入力
し、一定時間遅延させる第１の固定遅延回路39と、この
第１の固定遅延回路39の出力信号を反転させた帰還信号
Retring を前記ナンド回路31の一方の入力とするインバ
ータ回路40と、前記ノア回路33の出力パルス信号が入力
し、一定時間遅延させ、前記ＦＦ回路32のリセット（Re
set ）入力として印加する第２の固定遅延回路41を有す
る。
信号として負パルスが印加される。ループ制御部3bは、
入力ノードINPUT からの入力信号およびループ回路の帰
還信号が入力する二入力のナンド回路31と、このナンド
回路31の出力信号がセット（Set ）入力となるフリップ
フロップ（ＦＦ）回路32と、このＦＦ回路32の出力パル
ス信号が可変遅延素子3aを経由して入力する二入力のノ
ア回路33と、このノア回路33の出力パルス信号が入力
し、一定時間遅延させる第１の固定遅延回路39と、この
第１の固定遅延回路39の出力信号を反転させた帰還信号
Retring を前記ナンド回路31の一方の入力とするインバ
ータ回路40と、前記ノア回路33の出力パルス信号が入力
し、一定時間遅延させ、前記ＦＦ回路32のリセット（Re
set ）入力として印加する第２の固定遅延回路41を有す
る。
【００３６】上記構成により、ナンド回路31、ＦＦ回路
32、可変遅延素子3a、ノア回路33、第１の固定遅延回路
39、インバータ回路40からなるループ回路は、発振回路
を形成しており、可変遅延素子3aに印加される信号は同
一エッジ（本例では立ち下がりエッジ）になる。
32、可変遅延素子3a、ノア回路33、第１の固定遅延回路
39、インバータ回路40からなるループ回路は、発振回路
を形成しており、可変遅延素子3aに印加される信号は同
一エッジ（本例では立ち下がりエッジ）になる。
【００３７】前記計数制御部3cは、前記ノア回路33の出
力信号CLK がクロックとして印加されるカウンタ35と、
前記可変遅延素子3aに信号を何回通過させるかを設定す
るためのデータを予め記憶しておく記憶素子（例えばレ
ジスタ）34と、このレジスタ34の記憶値データと前記カ
ウンタ35の計数値データが一致しているかいないかを検
出する一致検出回路36と、この一致検出回路36の出力信
号（一致検出信号DISA）を前記ノア回路33の一方の入力
とする信号線を有する。
力信号CLK がクロックとして印加されるカウンタ35と、
前記可変遅延素子3aに信号を何回通過させるかを設定す
るためのデータを予め記憶しておく記憶素子（例えばレ
ジスタ）34と、このレジスタ34の記憶値データと前記カ
ウンタ35の計数値データが一致しているかいないかを検
出する一致検出回路36と、この一致検出回路36の出力信
号（一致検出信号DISA）を前記ノア回路33の一方の入力
とする信号線を有する。
【００３８】上記構成により、計数制御部3cは、前記ル
ープ回路（発振回路）の動作により信号が可変遅延素子
3aを通過した回数（ループ回数）を計数するとともに、
この計数値と予め記憶されたループ回数の設定値とを比
較し、一致検出時に一致検出信号DISAを生成して後段の
回路を制御することが可能になっている。
ープ回路（発振回路）の動作により信号が可変遅延素子
3aを通過した回数（ループ回数）を計数するとともに、
この計数値と予め記憶されたループ回数の設定値とを比
較し、一致検出時に一致検出信号DISAを生成して後段の
回路を制御することが可能になっている。
【００３９】出力制御部3dは、前記計数制御部3cの一致
検出回路36で生成された一致検出信号DISAと前記ノア回
路33の出力信号CLK （可変遅延素子3aを通過した信号）
が入力し、一致検出信号DISAが"H" になるとクロック信
号CLK を通過させる機能を持つクロック制御回路37と、
このクロック制御回路37の出力信号を反転してテスト回
路の出力ノードOUTPUTに出力するインバータ回路38とを
有する。
検出回路36で生成された一致検出信号DISAと前記ノア回
路33の出力信号CLK （可変遅延素子3aを通過した信号）
が入力し、一致検出信号DISAが"H" になるとクロック信
号CLK を通過させる機能を持つクロック制御回路37と、
このクロック制御回路37の出力信号を反転してテスト回
路の出力ノードOUTPUTに出力するインバータ回路38とを
有する。
【００４０】次に、上記構成のテスト回路の動作につい
て概要を説明する。
て概要を説明する。
【００４１】ループ制御部3bにおいては、入力ノードIN
PUT からの負パルスの入力信号を起動トリガとしてＦＦ
回路32から負パルスを生成し、可変遅延素子3aの入力ノ
ードA に印加する。この可変遅延素子3aを通過した出力
ノードZ の負パルスは、ノア回路33を介してカウンタ35
のクロックとして印加される。このノア回路33の出力信
号CLK は、第２の固定遅延回路41を経てＦＦ回路32のRe
set 入力に印加され、ＦＦ回路32をリセットさせる。
PUT からの負パルスの入力信号を起動トリガとしてＦＦ
回路32から負パルスを生成し、可変遅延素子3aの入力ノ
ードA に印加する。この可変遅延素子3aを通過した出力
ノードZ の負パルスは、ノア回路33を介してカウンタ35
のクロックとして印加される。このノア回路33の出力信
号CLK は、第２の固定遅延回路41を経てＦＦ回路32のRe
set 入力に印加され、ＦＦ回路32をリセットさせる。
【００４２】前記ノア回路33の出力信号CLK は、第１の
固定遅延回路39により遅延された後にインバータ回路40
を経て帰還信号Retring となり、この帰還信号Retring
がナンド回路31を経て前記ＦＦ回路32のSet 入力に印加
されることにより、ＦＦ回路32がセットされ、再び負パ
ルスが生成され、可変遅延素子3aに印加される。
固定遅延回路39により遅延された後にインバータ回路40
を経て帰還信号Retring となり、この帰還信号Retring
がナンド回路31を経て前記ＦＦ回路32のSet 入力に印加
されることにより、ＦＦ回路32がセットされ、再び負パ
ルスが生成され、可変遅延素子3aに印加される。
【００４３】一方、計数制御部3cでは、可変遅延素子3a
に何回信号を通過させるかを予め設定しているレジスタ
34の設定値とカウンタ35の計数値CNT が一致すると、一
致検出回路36で一致検出信号DISAが生成される（DISAが
活性レベル"H" になる）。
に何回信号を通過させるかを予め設定しているレジスタ
34の設定値とカウンタ35の計数値CNT が一致すると、一
致検出回路36で一致検出信号DISAが生成される（DISAが
活性レベル"H" になる）。
【００４４】そして、出力制御部3dにおいて、クロック
制御回路37は、一致検出信号DISAが"H" になると、前記
ノア回路33の出力信号CLK を通過させ、この通過信号を
インバータ回路38で反転してテスト回路の出力ノードOU
TPUTに出力する。この出力ノードOUTPUTの信号は、ＬＳ
Ｉ外部に接続される測定器により観測される。
制御回路37は、一致検出信号DISAが"H" になると、前記
ノア回路33の出力信号CLK を通過させ、この通過信号を
インバータ回路38で反転してテスト回路の出力ノードOU
TPUTに出力する。この出力ノードOUTPUTの信号は、ＬＳ
Ｉ外部に接続される測定器により観測される。
【００４５】次に、上記構成のテスト回路の動作につい
て、図４に示したタイミングチャートを参照しながら詳
細に説明する。
て、図４に示したタイミングチャートを参照しながら詳
細に説明する。
【００４６】入力ノードINPUT から負パルスの入力信号
がナンド回路31の一方の入力として印加された時、この
ナンド回路31の他方の入力のレベルが"H" であれば、ナ
ンド回路31から正パルスが出力する。この正パルスがＦ
Ｆ回路32のSet 入力として印加されると、ＦＦ回路32の
QN出力端に負パルスが出力する。
がナンド回路31の一方の入力として印加された時、この
ナンド回路31の他方の入力のレベルが"H" であれば、ナ
ンド回路31から正パルスが出力する。この正パルスがＦ
Ｆ回路32のSet 入力として印加されると、ＦＦ回路32の
QN出力端に負パルスが出力する。
【００４７】この負パルスは、可変遅延素子3aを通過
し、可変遅延素子3aに設定された遅延時間分だけ遅れて
可変遅延素子3aの出力ノードZ に出力し、ノア回路33の
一方の入力として印加される。この時、ノア回路33の他
方の入力のレベルが"L" であれば、このノア回路33から
正パルスCLK が出力する。この正パルスCLK はカウンタ
35に入力され、正パルスCLK の立上げエッジでカウンタ
35の計数値がインクリメントされる。
し、可変遅延素子3aに設定された遅延時間分だけ遅れて
可変遅延素子3aの出力ノードZ に出力し、ノア回路33の
一方の入力として印加される。この時、ノア回路33の他
方の入力のレベルが"L" であれば、このノア回路33から
正パルスCLK が出力する。この正パルスCLK はカウンタ
35に入力され、正パルスCLK の立上げエッジでカウンタ
35の計数値がインクリメントされる。
【００４８】なお、上記正パルスCLK が第２の固定遅延
回路41により遅延され、この遅延された正パルスCLK に
よりＦＦ回路32がリセットされ、ＦＦ回路32のQN出力端
は再び"H" レベルに戻る。
回路41により遅延され、この遅延された正パルスCLK に
よりＦＦ回路32がリセットされ、ＦＦ回路32のQN出力端
は再び"H" レベルに戻る。
【００４９】また、前記正パルスCLK が第１の固定遅延
回路39により遅延された後、インバータ40により反転さ
れて負パルスRetrigとなり、この負パルスは前記ナンド
回路31の他方の入力として印加される。この時、ナンド
回路31の一方の入力として入力ノードINPUT の"H" レベ
ルが印加されているので、上記負パルスはナンド回路31
を通過してＦＦ回路32のSet 入力として印加され、ＦＦ
回路32のQN出力端は再び"L" レベルに落ちる。
回路39により遅延された後、インバータ40により反転さ
れて負パルスRetrigとなり、この負パルスは前記ナンド
回路31の他方の入力として印加される。この時、ナンド
回路31の一方の入力として入力ノードINPUT の"H" レベ
ルが印加されているので、上記負パルスはナンド回路31
を通過してＦＦ回路32のSet 入力として印加され、ＦＦ
回路32のQN出力端は再び"L" レベルに落ちる。
【００５０】上記したようなループ動作を繰り返すこと
により、カウンタ35の計数値がインクリメントされる。
このカウンタ35の計数値CNT がレジスタ34の設定値（図
４は“３”の場合、図５は“１”の場合）までインクリ
メントされると、一致検出回路36で一致検出が行われ、
一致検出信号DISAが活性レベル"H" になる。この時点
で、前記ノア回路33が閉じられ、可変遅延素子3aを通過
した負パルスはノア回路33を通過しなくなり、カウンタ
35のインクリメント動作が停止する。
により、カウンタ35の計数値がインクリメントされる。
このカウンタ35の計数値CNT がレジスタ34の設定値（図
４は“３”の場合、図５は“１”の場合）までインクリ
メントされると、一致検出回路36で一致検出が行われ、
一致検出信号DISAが活性レベル"H" になる。この時点
で、前記ノア回路33が閉じられ、可変遅延素子3aを通過
した負パルスはノア回路33を通過しなくなり、カウンタ
35のインクリメント動作が停止する。
【００５１】そして、出力制御部3dのクロック制御回路
37は、一致検出信号DISAが"H" になると、ノア回路33の
出力信号（正パルスCLK ）を通過させ、この通過信号を
インバータ回路38で反転して負パルスとし、出力ノード
OUTPUTに出力する。
37は、一致検出信号DISAが"H" になると、ノア回路33の
出力信号（正パルスCLK ）を通過させ、この通過信号を
インバータ回路38で反転して負パルスとし、出力ノード
OUTPUTに出力する。
【００５２】上記したような動作において、図４に示し
たようにレジスタ34の設定値が“３”の場合および図５
に示したようにレジスタ34の設定値が“１”の場合につ
いて、それぞれ入力ノードINPUT に信号の立ち下がりエ
ッジが印加されてから、出力ノードOUTPUTに信号の立ち
下がりエッジが出力されるまでの伝搬遅延時間Tpd3、Tp
d1の内訳はそれぞれ次式（１）、（２）で示される。
たようにレジスタ34の設定値が“３”の場合および図５
に示したようにレジスタ34の設定値が“１”の場合につ
いて、それぞれ入力ノードINPUT に信号の立ち下がりエ
ッジが印加されてから、出力ノードOUTPUTに信号の立ち
下がりエッジが出力されるまでの伝搬遅延時間Tpd3、Tp
d1の内訳はそれぞれ次式（１）、（２）で示される。
【００５３】 Tpd3＝Tnd2r+Tfff+Tverf+Tnr2r+[Tdelr+Tivf+Tnd2r+Tfff+Tverf+Tnd2r]×3 +Tclkr+Tivf …（１） Tpd1＝Tnd2r+Tfff+Tverf+Tnr2r+[Tdelr+Tivf+Tnd2r+Tfff+Tverf+Tnd2r]×1 +Tclkr+Tivf …（２） ここで、Tnd2r はナンド回路31の入力として信号の立ち
下がりエッジが印加されてから出力に立ち上がりエッジ
が出力されるまでの時間、TfffはＦＦ回路32の入力とし
て信号の立ち上がりエッジが印加されてから出力に立ち
下がりエッジが出力されるまでの時間、Tverf は可変遅
延素子3aの入力として信号の立ち下がりエッジが印加さ
れてから出力に立ち下がりエッジが出力されるまでの時
間、Tnr2r はノア回路33の入力として信号の立ち下がり
エッジが印加されてから出力に立ち上がりエッジが出力
されるまでの時間、Tdelr は第１の固定遅延回路39の入
力として信号の立ち上がりエッジが印加されてから出力
に立ち上がりエッジが出力されるまでの時間、Tivfはイ
ンバータ回路40、38の入力として信号の立ち上がりエッ
ジが印加されてから出力に立ち下がりエッジが出力され
るまでの時間、Tclkr はクロック制御回路37の入力とし
て信号の立ち上がりエッジが印加されてから出力に立ち
上がりエッジが出力されるまでの時間を表わしている。
下がりエッジが印加されてから出力に立ち上がりエッジ
が出力されるまでの時間、TfffはＦＦ回路32の入力とし
て信号の立ち上がりエッジが印加されてから出力に立ち
下がりエッジが出力されるまでの時間、Tverf は可変遅
延素子3aの入力として信号の立ち下がりエッジが印加さ
れてから出力に立ち下がりエッジが出力されるまでの時
間、Tnr2r はノア回路33の入力として信号の立ち下がり
エッジが印加されてから出力に立ち上がりエッジが出力
されるまでの時間、Tdelr は第１の固定遅延回路39の入
力として信号の立ち上がりエッジが印加されてから出力
に立ち上がりエッジが出力されるまでの時間、Tivfはイ
ンバータ回路40、38の入力として信号の立ち上がりエッ
ジが印加されてから出力に立ち下がりエッジが出力され
るまでの時間、Tclkr はクロック制御回路37の入力とし
て信号の立ち上がりエッジが印加されてから出力に立ち
上がりエッジが出力されるまでの時間を表わしている。
【００５４】一方、可変遅延素子3aの遅延時間の設定を
変えてTverf'とした場合の伝搬遅延時間Tpd3' 、Tpd1'
は、前式（１）および（２）中のTverf をTverf'に置換
えたものになる。
変えてTverf'とした場合の伝搬遅延時間Tpd3' 、Tpd1'
は、前式（１）および（２）中のTverf をTverf'に置換
えたものになる。
【００５５】したがって、レジスタ34の設定値を“１”
とした場合は、Tpd1'-Tpd1＝Tverf'−Tverf として出力
ノードOUTPUTで観測されることになる。
とした場合は、Tpd1'-Tpd1＝Tverf'−Tverf として出力
ノードOUTPUTで観測されることになる。
【００５６】これに対して、レジスタ34の設定値を
“３”とした場合は、Tpd3'-Tpd3＝Tverf'×3 −Tverf
×3 ＝(Tverf'-Tverf)×３となり、レジスタ34の設定値
を“１”とした場合に比べて、遅延時間の変化を３倍に
拡大して観測することが可能となる。
“３”とした場合は、Tpd3'-Tpd3＝Tverf'×3 −Tverf
×3 ＝(Tverf'-Tverf)×３となり、レジスタ34の設定値
を“１”とした場合に比べて、遅延時間の変化を３倍に
拡大して観測することが可能となる。
【００５７】次に、上記したテスト回路の動作の論理シ
ミュレーションを行った結果を下表１に示す。
ミュレーションを行った結果を下表１に示す。
【００５８】ここで、Reg データはレジスタ34の設定
値、Tpd0は可変遅延素子3aの遅延設定データを#000(=0)
とした場合の伝搬遅延時間、Tpd1は可変遅延素子3aの遅
延設定データを#001(=1)とした場合の伝搬遅延時間、倍
率はReg データを１とした場合のTpd1-Tpd0 を基準とし
た比率である。
値、Tpd0は可変遅延素子3aの遅延設定データを#000(=0)
とした場合の伝搬遅延時間、Tpd1は可変遅延素子3aの遅
延設定データを#001(=1)とした場合の伝搬遅延時間、倍
率はReg データを１とした場合のTpd1-Tpd0 を基準とし
た比率である。
【００５９】
【表１】
【００６０】上記表１によれば、本例のテスト回路で
は、入力信号に対してレジスタ34の設定値分だけ遅延時
間の変化量を増倍した信号が出力ノードOUTPUTに出力さ
れることが確認される。しかも、前式（１）、（２）で
示した通り、可変遅延素子3aを通過する信号の立ち下が
りエッジに着目した遅延時間の抽出が可能となってい
る。
は、入力信号に対してレジスタ34の設定値分だけ遅延時
間の変化量を増倍した信号が出力ノードOUTPUTに出力さ
れることが確認される。しかも、前式（１）、（２）で
示した通り、可変遅延素子3aを通過する信号の立ち下が
りエッジに着目した遅延時間の抽出が可能となってい
る。
【００６１】ここで、比較のため、図７に、可変遅延素
子VER とインバータ回路IVをループ接続して構成したリ
ングオシレータおよびその動作波形のタイミングチャー
トを示す。
子VER とインバータ回路IVをループ接続して構成したリ
ングオシレータおよびその動作波形のタイミングチャー
トを示す。
【００６２】図７に示すリングオシレータにおいて、イ
ンバータ回路IVの入力として信号の立ち上がりエッジが
印加されてから立ち下がりエッジが出力されるまでの伝
搬遅延時間をTivf、可変遅延素子VER の入力として信号
の立ち下がりエッジが印加されてから出力ノードOUTPUT
の信号として立ち下がりエッジが出力されるまでの伝搬
遅延時間をTverf 、インバータ回路IVの入力として信号
の立ち下がりエッジが印加されてから立ち上がりエッジ
が出力されるまでの伝搬遅延時間をTivf、可変遅延素子
VER の入力として信号の立ち上がりエッジが印加されて
から出力ノードOUTPUTの信号として立ち上がりエッジが
出力されるまでの伝搬遅延時間をTverrで表わすと、出
力ノードOUTPUTの信号の周期は次式（３）で示される。
ンバータ回路IVの入力として信号の立ち上がりエッジが
印加されてから立ち下がりエッジが出力されるまでの伝
搬遅延時間をTivf、可変遅延素子VER の入力として信号
の立ち下がりエッジが印加されてから出力ノードOUTPUT
の信号として立ち下がりエッジが出力されるまでの伝搬
遅延時間をTverf 、インバータ回路IVの入力として信号
の立ち下がりエッジが印加されてから立ち上がりエッジ
が出力されるまでの伝搬遅延時間をTivf、可変遅延素子
VER の入力として信号の立ち上がりエッジが印加されて
から出力ノードOUTPUTの信号として立ち上がりエッジが
出力されるまでの伝搬遅延時間をTverrで表わすと、出
力ノードOUTPUTの信号の周期は次式（３）で示される。
【００６３】 Tverr ＋Tivf＋Tverf ＋Tivf …（３） である。
【００６４】上式（３）から分かるように、図７のテス
ト回路においては、可変遅延素子VER を通過する信号の
エッジは立ち上がりと立ち下がりが混在しており、信号
エッジの立ち上がりと立ち下がりのどちらか一方に着目
した遅延時間の抽出は不可能であった。
ト回路においては、可変遅延素子VER を通過する信号の
エッジは立ち上がりと立ち下がりが混在しており、信号
エッジの立ち上がりと立ち下がりのどちらか一方に着目
した遅延時間の抽出は不可能であった。
【００６５】＜第２の実施の形態＞図６（ａ）は、本発
明の第２の実施の形態に係るテスト回路を示す回路図で
ある。図６（ｂ）は、同図（ａ）のテスト回路の動作例
を示すタイミングチャートである。
明の第２の実施の形態に係るテスト回路を示す回路図で
ある。図６（ｂ）は、同図（ａ）のテスト回路の動作例
を示すタイミングチャートである。
【００６６】図６（ａ）において、71は入力ノードINPU
T からの入力信号およびループ回路の帰還信号が入力す
る発振制御用の二入力のアンド回路である。このアンド
回路71の出力ノードZ0の信号は、正転バッファ回路72を
経て第１の可変遅延素子7aの入力ノードA1に入力すると
ともに、反転バッファ回路73を経て第２の可変遅延素子
7bの入力ノードA2に入力する。波形整形用のＳＲ型のＦ
Ｆ回路74は、セット入力端Ｓに前記第１の可変遅延素子
7aの出力ノードZ1の信号が入力し、リセット入力端Ｒに
前記第２の可変遅延素子7bの出力ノードZ2の信号が入力
する。
T からの入力信号およびループ回路の帰還信号が入力す
る発振制御用の二入力のアンド回路である。このアンド
回路71の出力ノードZ0の信号は、正転バッファ回路72を
経て第１の可変遅延素子7aの入力ノードA1に入力すると
ともに、反転バッファ回路73を経て第２の可変遅延素子
7bの入力ノードA2に入力する。波形整形用のＳＲ型のＦ
Ｆ回路74は、セット入力端Ｓに前記第１の可変遅延素子
7aの出力ノードZ1の信号が入力し、リセット入力端Ｒに
前記第２の可変遅延素子7bの出力ノードZ2の信号が入力
する。
【００６７】上記ＦＦ回路74の出力端の信号は、出力ノ
ードOUTPUTに出力されるとともにインバータ回路75によ
り反転され、前記アンド回路71の一方の入力ノードA0に
帰還信号として入力する。
ードOUTPUTに出力されるとともにインバータ回路75によ
り反転され、前記アンド回路71の一方の入力ノードA0に
帰還信号として入力する。
【００６８】上記構成において、発振制御用のアンド回
路71、正転バッファ回路72、第１の可変遅延素子7a、波
形整形用のＦＦ回路74、インバータ回路75からなるルー
プ回路は、リングオシレータを形成しており、第１の可
変遅延素子7aに印加される信号は立ち上がりエッジにな
り、第２の可変遅延素子7bに印加される信号は立ち下が
りエッジになる。
路71、正転バッファ回路72、第１の可変遅延素子7a、波
形整形用のＦＦ回路74、インバータ回路75からなるルー
プ回路は、リングオシレータを形成しており、第１の可
変遅延素子7aに印加される信号は立ち上がりエッジにな
り、第２の可変遅延素子7bに印加される信号は立ち下が
りエッジになる。
【００６９】入力ノードINPUT の入力信号が"H" レベル
になると、発振制御用のアンド回路71の出力ノードZ0
が"H" レベルになり、このノードZ0の正パルスを起動ト
リガとして周期Tring でリングオシレータの発振が開始
する。
になると、発振制御用のアンド回路71の出力ノードZ0
が"H" レベルになり、このノードZ0の正パルスを起動ト
リガとして周期Tring でリングオシレータの発振が開始
する。
【００７０】上記周期Tring の内訳は次式（４）で示さ
れる。
れる。
【００７１】 Tring＝VER1r+SET+IVf+ANf+VER2r+RESET+IVr+ANr …（４） ここで、VER1r は、第１の可変遅延素子7aを信号の立ち
上がりエッジが通過する時間、SET は波形整形用のＦＦ
回路74のSet 入力端に信号の立ち上がりエッジが印加さ
れてから出力ノードOUTPUTに立ち上がり信号が出力され
るまでの時間、IVf はインバータ75の入力として信号の
立ち上がり信号が印加されてから出力が立ち下がるまで
の時間、ANf は発振制御用のアンドゲート71を立ち下が
り信号が通過する時間、VER2r は第２の可変遅延素子7b
を信号の立ち上がりエッジが通過する時間、RESET は波
形整形用のＦＦ回路74のReset 入力端に信号の立ち上が
りエッジが印加されてから出力ノードOUTPUTに立ち下が
り信号が出力されるまでの時間、IVr はインバータ75の
入力として信号の立ち下がり信号が印加されてから出力
が立ち上がるまでの時間、ANr は発振制御用のアンドゲ
ート71を立ち上がり信号が通過する時間である。
上がりエッジが通過する時間、SET は波形整形用のＦＦ
回路74のSet 入力端に信号の立ち上がりエッジが印加さ
れてから出力ノードOUTPUTに立ち上がり信号が出力され
るまでの時間、IVf はインバータ75の入力として信号の
立ち上がり信号が印加されてから出力が立ち下がるまで
の時間、ANf は発振制御用のアンドゲート71を立ち下が
り信号が通過する時間、VER2r は第２の可変遅延素子7b
を信号の立ち上がりエッジが通過する時間、RESET は波
形整形用のＦＦ回路74のReset 入力端に信号の立ち上が
りエッジが印加されてから出力ノードOUTPUTに立ち下が
り信号が出力されるまでの時間、IVr はインバータ75の
入力として信号の立ち下がり信号が印加されてから出力
が立ち上がるまでの時間、ANr は発振制御用のアンドゲ
ート71を立ち上がり信号が通過する時間である。
【００７２】上式（４）に示した時間の内訳の中で重要
なのは、第１の可変遅延素子7aを立ち上がり信号が通過
する時間VER1r および第２の可変遅延素子7bを信号の立
ち上がりエッジが通過する時間VER2r に意味があり、信
号の立ち下がりエッジが通過する時間の影響は、出力ノ
ードOUTPUTに観測される発振信号には影響しない点であ
る。
なのは、第１の可変遅延素子7aを立ち上がり信号が通過
する時間VER1r および第２の可変遅延素子7bを信号の立
ち上がりエッジが通過する時間VER2r に意味があり、信
号の立ち下がりエッジが通過する時間の影響は、出力ノ
ードOUTPUTに観測される発振信号には影響しない点であ
る。
【００７３】図６（ａ）のテスト回路を用いて実際に遅
延時間の測定を行う場合は、出力ノードOUT の後段側
に、第１の実施の形態と同様に、計数制御回路3c、出力
制御回路3dを設け、第１の可変遅延素子7aおよび第２の
可変遅延素子7bの遅延設定を任意に変えた場合につい
て、入力ノードINPUT の信号レベルの制御により発振制
御を行い、外部接続される測定器により第１の可変遅延
素子7aおよび第２の可変遅延素子7bの遅延時間の変化量
を測定する。
延時間の測定を行う場合は、出力ノードOUT の後段側
に、第１の実施の形態と同様に、計数制御回路3c、出力
制御回路3dを設け、第１の可変遅延素子7aおよび第２の
可変遅延素子7bの遅延設定を任意に変えた場合につい
て、入力ノードINPUT の信号レベルの制御により発振制
御を行い、外部接続される測定器により第１の可変遅延
素子7aおよび第２の可変遅延素子7bの遅延時間の変化量
を測定する。
【００７４】図６のテスト回路によれば、信号の立ち上
がりエッジが印加される可変遅延素子7aと信号の立ち下
がりエッジが印加される可変遅延素子7bを使用すること
により、図３のテスト回路と比べて構成を簡略化するこ
とができる。
がりエッジが印加される可変遅延素子7aと信号の立ち下
がりエッジが印加される可変遅延素子7bを使用すること
により、図３のテスト回路と比べて構成を簡略化するこ
とができる。
【００７５】＜第３の実施の形態＞前記第１の実施の形
態では、１個の可変遅延素子3aに対してテスト回路を接
続したが、測定対象である可変遅延素子3aに対して同一
ＬＳＩ内の別の遅延素子が直列に接続された状態のもの
（図示せず）にテスト回路を接続して、前記実施の形態
と同様にテストを行うようにしてもよい。この場合に
は、複数の可変遅延素子を単一乃至少ないテスト回路に
よりテストする場合に効果的である。
態では、１個の可変遅延素子3aに対してテスト回路を接
続したが、測定対象である可変遅延素子3aに対して同一
ＬＳＩ内の別の遅延素子が直列に接続された状態のもの
（図示せず）にテスト回路を接続して、前記実施の形態
と同様にテストを行うようにしてもよい。この場合に
は、複数の可変遅延素子を単一乃至少ないテスト回路に
よりテストする場合に効果的である。
【００７６】＜第４の実施の形態＞前記各実施の形態で
は、テスト回路を測定対象である可変遅延素子3a，7aと
同じＬＳＩ内に組み込むことにより、ＬＳＩチップの生
産段階、出荷後の使用状態のいずれにおいてもテストを
行うことを可能とした場合を説明したが、これに限ら
ず、ＬＳＩ外のプリント基板上にテスト回路を構成する
ようにしてもよい。この場合には、テスト回路自体の汎
用性が大きいという利点が得られる。
は、テスト回路を測定対象である可変遅延素子3a，7aと
同じＬＳＩ内に組み込むことにより、ＬＳＩチップの生
産段階、出荷後の使用状態のいずれにおいてもテストを
行うことを可能とした場合を説明したが、これに限ら
ず、ＬＳＩ外のプリント基板上にテスト回路を構成する
ようにしてもよい。この場合には、テスト回路自体の汎
用性が大きいという利点が得られる。
【００７７】
【発明の効果】上述したように本発明によれば、可変遅
延素子の遅延時間変化量が非常に小くても、微小な遅延
時間変化量を精度良く測定でき、可変遅延素子の良否判
定を短時間に精度良く実施することが可能となる可変遅
延素子のテスト回路を提供することができる。
延素子の遅延時間変化量が非常に小くても、微小な遅延
時間変化量を精度良く測定でき、可変遅延素子の良否判
定を短時間に精度良く実施することが可能となる可変遅
延素子のテスト回路を提供することができる。
【００７８】即ち、請求項１の発明によれば、微少な遅
延時間を増倍することにより、従来から用いている測定
環境にて良否判定を実施できる。
延時間を増倍することにより、従来から用いている測定
環境にて良否判定を実施できる。
【００７９】請求項２の発明によれば、測定対象とする
可変遅延素子が単一の場合（もしくは複数組み合わせて
テスト回路を構成することが困難な場合）に効果的であ
る。請求項３の発明によれば、単一乃至少ないテスト回
路にて複数の可変遅延素子をテストする場合に効果的で
ある。
可変遅延素子が単一の場合（もしくは複数組み合わせて
テスト回路を構成することが困難な場合）に効果的であ
る。請求項３の発明によれば、単一乃至少ないテスト回
路にて複数の可変遅延素子をテストする場合に効果的で
ある。
【００８０】請求項４の発明によれば、請求項２の発明
とは逆に、可変遅延素子を複数個利用することにより、
テスト回路の構成を簡略化できる。
とは逆に、可変遅延素子を複数個利用することにより、
テスト回路の構成を簡略化できる。
【００８１】請求項５の発明によれば、可変遅延素子と
同じＬＳＩチップにテスト回路を作り込むので、ＬＳＩ
チップの生産段階、出荷後の使用状態のいずれにおいて
もテストを行うことができる。
同じＬＳＩチップにテスト回路を作り込むので、ＬＳＩ
チップの生産段階、出荷後の使用状態のいずれにおいて
もテストを行うことができる。
【００８２】請求項６の発明によれば、ＬＳＩ内部のみ
ならず、プリント基板上でもテスト回路を構成すること
が可能になり、汎用性が大きいテスト回路を実現するこ
とができる。
ならず、プリント基板上でもテスト回路を構成すること
が可能になり、汎用性が大きいテスト回路を実現するこ
とができる。
【図１】本発明の第１の実施の形態に係る可変遅延素子
のテスト回路を示すブロック図。
のテスト回路を示すブロック図。
【図２】図１中のテスト回路の相異なる動作例を示すタ
イミングチャート。
イミングチャート。
【図３】図１中のテスト回路を取り出して具体例を示す
回路図。
回路図。
【図４】図３のテスト回路においてループ回数の記憶値
を大きく設定した場合の動作例を示すタイミングチャー
ト。
を大きく設定した場合の動作例を示すタイミングチャー
ト。
【図５】図３のテスト回路においてループ回数の記憶値
を小さく設定した場合の動作例を示すタイミングチャー
ト。
を小さく設定した場合の動作例を示すタイミングチャー
ト。
【図６】本発明の第２の実施の形態に係るテスト回路を
示す回路図およびその動作例を示すタイミングチャー
ト。。
示す回路図およびその動作例を示すタイミングチャー
ト。。
【図７】可変遅延素子とインバータ回路をループ接続し
てリングオシレータを構成したテスト回路の回路図およ
びその動作例を示すタイミングチャート。
てリングオシレータを構成したテスト回路の回路図およ
びその動作例を示すタイミングチャート。
3a…可変遅延素子、 3b…ループ制御部、 3c…計数制御部、 3d…出力制御部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AC03 AD05 AD06 AD07 AE07 AE08 AE10 AE11 AG01 AG07 AK11 5J001 BB00 BB02 BB03 BB07 BB08 BB10 BB11 BB12 BB13 BB20 BB21 CC06 DD04
Claims (6)
- 【請求項１】 遅延時間量を任意に設定可能な可変遅延
素子を含むループ回路を形成し、前記可変遅延素子に対
する入力パルス信号の正負の論理を常に一定とするルー
プ制御部と、 前記可変遅延素子の出力パルス信号の出力回数を計数
し、その計数値と予め設定された設定値の一致を検出
し、一致検出時に一致検出信号を生成する計数制御部
と、 前記計数制御部により生成された一致検出信号に基づい
て前記可変遅延素子の出力パルス信号の後段回路への伝
送を制御する出力制御部とを具備することを特徴とする
可変遅延素子のテスト回路。 - 【請求項２】 前記ループ制御部は、 前記可変遅延素子の前段に設けられるセット入力端／リ
セット入力端付きのフリップフロップ回路と、 前記フリップフロップ回路に入力するセット信号とリセ
ット信号として前記可変遅延素子の出力パルス信号に対
して遅延調節を個別に実施する固定遅延素子とを具備
し、所定の入力パルス信号により起動され、前記一致検
出信号に基づいてループが閉じられることを特徴とする
請求項第１記載の可変遅延素子のテスト回路。 - 【請求項３】 前記可変遅延素子に対して別の可変遅延
素子あるいは遅延素子が直列に接続されていることを特
徴とする請求項１または２記載の可変遅延素子のテスト
回路。 - 【請求項４】 遅延時間量を任意に設定可能な第１の可
変遅延素子を含むループ回路を形成し、前記第１の可変
遅延素子に対する入力パルス信号の正負の論理を常に一
定とするループ制御部と、 前記第１の可変遅延素子の出力パルス信号の出力回数を
計数し、その計数値と予め設定された設定値の一致を検
出し、一致検出時に一致検出信号を生成する計数制御部
と、 前記計数制御部により生成された一致検出信号に基づい
て前記可変遅延素子の出力パルス信号の後段回路への伝
送を制御する出力制御部とを具備し、前記ループ制御部
は、 前記第１の可変遅延素子に対する入力パルス信号の論理
とは逆の入力パルス信号が入力する第２の可変遅延素子
と、 前記第１の可変遅延素子の出力パルス信号がセット信号
として入力し、前記第２の可変遅延素子の出力パルス信
号がリセット信号として入力するセット入力端／リセッ
ト入力端付きのフリップフロップ回路と、 前記フリップフロップ回路の出力端の信号を前記第１の
可変遅延素子に帰還させ、前記フリップフロップ回路と
ともにリングオシレータを構成する帰還回路とを具備
し、所定の入力信号を受けて前記リングオシレータの発
振動作を開始することを特徴とする可変遅延素子のテス
ト回路。 - 【請求項５】 前記ループ制御部、計数制御部および出
力制御部は、前記可変遅延素子と同じ半導体集積回路チ
ップに形成されていることを特徴とする請求項１乃至４
のいずれか１項に記載の可変遅延素子のテスト回路。 - 【請求項６】 前記ループ制御部、計数制御部および出
力制御部は、前記可変遅延素子が形成されている半導体
集積回路の外部に形成されていることを特徴とする請求
項１乃至４のいずれか１項に記載の可変遅延素子のテス
ト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26835299A JP3625400B2 (ja) | 1999-09-22 | 1999-09-22 | 可変遅延素子のテスト回路 |
| US09/667,101 US6499334B1 (en) | 1999-09-22 | 2000-09-21 | Variable delay element test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26835299A JP3625400B2 (ja) | 1999-09-22 | 1999-09-22 | 可変遅延素子のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001091587A true JP2001091587A (ja) | 2001-04-06 |
| JP3625400B2 JP3625400B2 (ja) | 2005-03-02 |
Family
ID=17457348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26835299A Expired - Fee Related JP3625400B2 (ja) | 1999-09-22 | 1999-09-22 | 可変遅延素子のテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6499334B1 (ja) |
| JP (1) | JP3625400B2 (ja) |
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| US10491201B2 (en) | 2016-12-19 | 2019-11-26 | Seiko Epson Corporation | Delay circuit, count value generation circuit, and physical quantity sensor |
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1999
- 1999-09-22 JP JP26835299A patent/JP3625400B2/ja not_active Expired - Fee Related
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2000
- 2000-09-21 US US09/667,101 patent/US6499334B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6499334B1 (en) | 2002-12-31 |
| JP3625400B2 (ja) | 2005-03-02 |
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