JP2011069756A - 半導体集積回路 - Google Patents

Abstract

【課題】 可変遅延回路やデジタルアナログ変換回路のアナログ特性のテストに要する時間を短縮する。
【解決手段】 可変遅延回路のテスト動作時には可変遅延回路によりリングオシレータを構成して発振させ（Ｓ２）、リングオシレータが所定の単調増加条件（Ｓ６）と線形性条件（Ｓ７）とを満たすか否かにより可変遅延回路の正常／異常を判定する。
【選択図】 図２

Description

本発明は、半導体装置に集積される可変遅延回路、遅延制御回路を評価するテスト回路（ＢＩＳＴ回路：Built In Self-Test回路）に関する。

ＬＳＩテスタにクロック信号を供給するタイミングジェネレータＬＳＩは、可変遅延回路を搭載し、任意のテストタイミングに応じた位相のクロック信号を出力する。出力するクロック信号の精度及び可変遅延範囲を十分に確保するため、タイミングジェネレータ回路は複数の可変遅延回路を備えた複雑なものになっている。また、遅延制御回路についても、遅延量の精度向上や低電力化のため、デジタル−アナログ変換回路（以下、ＤＡＣと表記する）を用いて微小な電流制御を行う場合もある。さらに、集積度の向上により一つのＬＳＩに搭載できる可変遅延回路数も増大している。その結果、１つのタイミングジェネレータＬＳＩに搭載される可変遅延回路は数百のオーダーに達する。

このようなタイミングジェネレータＬＳＩにおいて回路の動作保証を行うため、可変遅延回路によってリングオシレータを構成して、その発振周波数を測定する。特許文献１には、出力クロック信号の位相の校正を目的とするものであるが、信号伝送路の終端に出力される信号を始端側に帰還させ、閉ループ発振回路を構成してタイミング調整に利用している例がある。

また、ＤＡＣのテスト方法を開示するものとしては特許文献２がある。特許文献２ではＤＡＣの電流経路を制御するトランジスタの動作確認は機能テストで行うことを開示するが、出力する電流・電圧は外部テスタに出力してテストすることになっている。

特開２０００−１８０５１４号 特開２００７−１０８０５５号

遅延回路のテスト時間の大部分は、周波数カウンタによる測定時間である。テストに要する時間は精度、発振周波数によるが、測定時間は1点あたり数msec〜sec程度である。テスト時間は、さらに測定精度、測定しなければならない可変遅延回路の数、遅延量調整パラメータの組合せの数に比例して増大する。これらは、背景として記述したように、増加の一途をたどっている。一方、テスト用ピンを増加させ、テスタとＬＳＩとの入出力を高速化することでテスト時間を短縮することができるが、テストに割り当てられるピン数には限界があり、テストに要する時間の増大を現実的には抑えることができない。

可変遅延回路と、可変遅延回路のテスト回路とを有し、テスト回路は、テスト動作時には可変遅延回路によりリングオシレータを構成して発振させ、リングオシレータが所定の単調増加条件と線形性条件とを満たすか否かにより可変遅延回路の正常／異常を判定する。

さらに、可変遅延回路と、デジタル信号を電流量に変換するデジタルアナログ変換回路を含み、電流量に応じた電圧により可変遅延回路の遅延量を制御する遅延量制御回路と、遅延量制御回路のテスト回路とを有し、遅延量制御回路は、デジタル信号の値に応じて選択される複数の単位電流源を有し、テスト回路は、複数の単位電流源の各々について、単位電流源に流れる電流値が所定の範囲内であることをファンクショナルにデジタル判定することにより、遅延量制御回路の正常／異常を判定する。

可変遅延回路、ＤＡＣのアナログ特性のテストに要する時間を短縮する。

可変遅延回路及びその遅延テスト回路のブロック図である。 図１を用いたテストのフローチャートである。 可変遅延回路の線形性評価判定の概略を説明するための図である。 複数の可変遅延回路に適用される遅延テスト回路のブロック図である。 遅延制御回路とそのテスト回路のブロック図である。 単位電流源に流れる電流の発生確率を示す図である。 ウィンドウコンパレータにおける電流・電圧と判定出力との関係を説明するための図である。 同一の制御ＤＡＣをレプリカＤＡＣとして利用する構成例である。 テスト結果を統合して出力する構成例である。 電流スイッチを搭載する構成例である。 可変遅延回路と遅延量制御回路の回路構成例である。

実施例１として、可変遅延回路のテスト回路及びテスト方法について説明する。

図1に測定対象となる可変遅延回路１００及びその遅延テスト回路のブロック図を示す。可変遅延回路１００は、入力された信号を遅延量制御回路１５０からの制御信号に応じた遅延量だけ遅延させる。これ以外のブロックが遅延テスト回路であって、ステートマシン２００、テスト切り替え回路３００、周波数測定回路４００、周波数カウンタレジスタ５００、期待値生成回路６００、期待値レジスタ７００、比較回路８００、テスト結果レジスタ９００で構成される。

通常動作時、テスト切り替え回路３００はクロック信号SIGを選択する。遅延量制御回路１５０は遅延量制御信号をうけ、遅延量制御パラメータを調整する。可変遅延回路１００は遅延量制御回路１５０からの遅延量制御パラメータの変化に従って入力されるクロック信号SIGを遅延させ、遅延されたクロック信号SIGOUTを出力する。

テスト全体の流れについては図２を用いて後述し、ここでは各ブロックの機能と動作を説明する。

ステートマシン２００にテスト設定信号が入力される。ステートマシン２００は設定保存レジスタ２１０と設定制御マシン２２０からなる。テスト設定データは設定保存レジスタ２１０に外部よりスキャンインされる。設定制御マシン２２０は設定保存レジスタ２１０から設定データを受け、遅延テスト回路の制御を行なう。

テスト切り替え回路３００は、設定制御マシン２１０の制御を受け、テスト開始時には可変遅延回路１００を経由するループ経路Ｌを選択し、これによりリングオシレータを構成する。

周波数測定回路４００はリングオシレータカウンタ４１０と基準クロックカウンタ４２０とを有する。リングオシレータカウンタ４１０はテスト切り替え回路３００がリングオシレータを構成すると、そのリングオシレータの発振回数をカウントする。一方、基準クロックカウンタ４２０は、基準クロックに対し、その発振回数をカウントする。基準クロックカウンタ４２０のカウント値が設定制御マシン２２０によって与えられた設定値に到達した時にカウントを止め、カウント値を保持する。同時にリングオシレータのカウントを終了させる。

本実施例では、基準クロックカウンタ４２０が所定の設定値に達した時点のリングオシレータカウンタ４１０のカウント値を用いて可変遅延回路１００のテストを実施する。以下、テスト開始後、基準クロックカウンタ４２０がＮ回目の所定の設定値に達した時点（時刻Ｐ_Ｎと表記する）でのリングオシレータカウンタ４１０のカウンタ値をＣ_Ｎと表記する。カウンタレジスタ５００は、基準クロックカウンタ４２０が（Ｎ−１）回目の所定の設定値に達した時点（時刻Ｐ_Ｎ−１と表記する）でのリングオシレータカウンタ４１０のカウンタ値、すなわちＣ_Ｎ−１を保持する。

期待値生成回路６００は、リングオシレータカウンタ４１０のカウント値（Ｃ_Ｎ）およびカウンタレジスタ５００のカウント値（Ｃ_Ｎ−１）を利用し、テスト時の期待値を生成する。

期待値レジスタ７００は、単調性期待値レジスタ７１０と、線形性期待値第一レジスタ７３０と、線形性期待値第二レジスタ７２０とから構成される。単調性期待値レジスタ７１０は、カウンタレジスタ５００に保持されたカウント値を読み出して保存する。線形性期待値第一レジスタ７３０は期待値生成回路６００で生成された期待値（Ｅ_Ｎ＋１、Ｌ_ｕＮ＋１、Ｌ_ｌＮ＋１）を保存する。線形性期待値第二レジスタ７２０は一時刻前の期待値（Ｅ_Ｎ、Ｌ_ｕＮ、Ｌ_ｌＮ）を線形性期待値第一レジスタ７３０から読み出して保存する。

比較回路８００はリングオシレータカウンタ４１０に保持しているカウント値と単調性期待値レジスタ７１０および線形性期待値第二レジスタ７２０に保持された期待値とを比較する。

テスト結果レジスタ９００は比較回路８００での比較結果を保存する。

図２は、図１の回路で実施される遅延時間テストフローの例である。可変遅延回路１００の遅延量の単調増加性および、線形性を確認する。可変遅延回路のテストを単調増加性及び線形性の評価に絞ることで、期待値生成回路と判定回路をＬＳＩ内に内蔵可能にできるものである。

ステップＳ１：外部テスタよりテスト設定データを設定保存用レジスタ２１０に書き込む。設定制御マシン２２０は設定保存用レジスタ２１０から設定データを読み出し、ステップＳ２以下の制御を実行する。

ステップＳ２：テスト切り替え回路３００はループ経路Ｌを選択し、可変遅延回路１００を含むリングオシレータを構成し、発振させる。

ステップＳ３：リングオシレータカウンタ４１０および基準クロックカウンタ４２０のカウントの計測を開始する。基準クロックカウンタ４２０のカウント値が設定制御マシン２２０より与えられた設定値に達したとき、基準クロックカウンタ４２０はカウント停止信号を設定制御マシン２２０に出力する。これを受け、設定制御マシン２２０はリングオシレータカウンタ４１０にカウント停止信号を出力し、リングオシレータカウントを停止する。そのカウント値Ｃ_Ｎを保持し計測を終了する。

ステップＳ４：リングオシレータカウンタ４１０に保持されたカウント値Ｃ_Ｎとカウンタレジスタ５００に保持されたカウント値Ｃ_Ｎ−１を期待値生成回路６００に読み出し、期待値生成回路６００では線形性期待値Ｅ_Ｎ＋１を生成するとともに、線形性判定範囲を確定する。

図３に線形性評価判定の概略説明図を示す。図３の横軸は時刻、縦軸はリングオシレータカウンタ４１０のカウント値である。Ｃ_ＮとＣ_Ｎ−１の差分をΔとすると、時刻Ｐ_Ｎ＋１でのカウンタ値の期待値Ｅ_Ｎ＋１はＣ_Ｎ＋Δで示される。時刻Ｐ_Ｎ＋１で可変遅延回路１００の出力が線形性を満たしていると認められる線形性判定範囲は、設定制御マシン２２０より与えられた線形性許容範囲Ｒを用いて以下のように与えられる。時刻Ｐ_Ｎ＋１での線形性判定範囲の上限値をＬ_ｕＮ＋１、下限値をＬ_ｌＮ＋１とすると、
Ｌ_ｕＮ＋１＝Ｅ_Ｎ＋１＋Ｒ
Ｌ_ｌＮ＋１＝Ｅ_Ｎ＋１−Ｒ
となり、この値を線形性期待値第一レジスタ７３０に保存する。

ステップＳ５：カウンタレジスタ５００に保持されているカウント値Ｃ_Ｎ−１を単調性期待値レジスタ７１０に読込み、単調性評価に使用する期待値とする。

ステップＳ６：単調性期待値レジスタ７１０に保持されるカウント値Ｃ_Ｎ−１とリングオシレータカウンタ４１０に保持されるカウント値Ｃ_Ｎとを比較回路８００で比較する。Ｃ_Ｎ−１＜Ｃ_Ｎであれば、単調増加していると判定する。比較終了後、テスト結果はテスト結果レジスタ９００に保存される。単調増加と判定されれば次の線形性評価のステップに進み、NGであればその結果を出力して終了する（Ｓ１１）。

ステップＳ７：線形性期待値第二レジスタ７２０に保持される線形性判定範囲の上限値Ｌ_ｕＮおよび下限値Ｌ_ｌＮとリングオシレータカウンタ４１０に保持されるカウント値Ｃ_Ｎとを比較回路８００に読み出し、Ｌ_ｌＮ＜Ｃ_Ｎ＜Ｌ_ｕＮであれば、規定線形範囲内であると判定する。線形性比較がOKであればパラメータが最終であるか確認を行い、NGであればその結果を出力して終了する（Ｓ１１）。

ステップＳ８：制御パラメータが最終であれば結果を出力して終了し（Ｓ１１）、最終でなければリングオシレータカウンタ４１０のカウント値Ｃ_Ｎをカウンタレジスタ５００に保存し、線形性期待値第一レジスタ７３０に保存してある期待値（Ｅ_Ｎ＋１、Ｌ_ｕＮ＋１、Ｌ_ｌＮ＋１）を線形性期待値第二レジスタ７２０に保存する（Ｓ９）。保存後、時刻パラメータをＮから（Ｎ＋１）として（Ｓ１０）、計測を継続する。

図４は可変遅延回路１００が複数存在する場合の構成例である。図１と共通の機能を有するブロックは同じ符号で表記している。また、図では２つの可変遅延回路が存在し、第１の可変遅延回路１００ａに関連するブロック・信号には符号ａを、第２の可変遅延回路１００ｂに関連するブロック・信号には符号ｂを付して示し、詳細な説明は省略する。このように、複数の可変遅延回路１００に対して、可変遅延回路に対応するにテスト切替回路３１０、周波数測定回路４００等を用意することで複数の可変遅延回路のテストを同時に行なうことができる。これによりテスト時間の短縮が可能となる。

特に、図４の構成では、第１の可変遅延回路１００ａと第２の可変遅延回路１００ｂとの間にインバータ１０００を入れて連結することで、２つの可変遅延回路を使ってリングオシレータを構成することが可能となっている。テスト切り替え回路３１０のセレクタは３つの入力を切り替える。通常動作時は入力in1に入力されるクロック信号SIGを入力する。複数の可変遅延回路を個別にテストする場合は、セレクタは入力in2を選択する。この場合は、それぞれの可変遅延回路は図１の例と同様にテストされる。セレクタが入力in3を選択すると、可変遅延回路１００ａ、インバータ１０００、テスト切り替え回路３１０ｂ、可変遅延回路１００ｂ、テスト切り替え回路３１０ａというループ経路が形成されることで２つの可変遅延回路１００ａ，ｂを用いたリングオシレータが形成される。

可変遅延回路の遅延量が小さい場合、リングオシレータの発振周波数が高くなることでテストが困難になる。図４のように、複数の可変遅延回路でリングオシレータを形成することで、個別の可変遅延回路の遅延量が小さい場合であってもリングオシレータの発振周波数を抑え、テストの精度を高める。さらに、第１の可変遅延回路の遅延量と第２の可変遅延回路の遅延量とを相補に変化させると、連結したリングオシレータの発振周波数が一定となるので、周波数依存性の影響を排除でき、テスト精度をさらに高めることができる。

実施例２では、遅延量制御回路１５０のテスト回路及びテスト方法について説明する。図５の構成では、ＤＡＣによって遅延量を制御する。制御ＤＡＣ２１００は複数の単位電流源Ｍ１〜Ｍ３を持つ。制御ＤＡＣは制御信号ＤＣ１〜ＤＣ３によりトランジスタＭ４〜Ｍ６の導通／非導通を切り替える。これにより、制御ＤＡＣ制御信号ＤＣに応じて流れる電流Ｉ_Ｄをミラー回路ＭＲ１により電流−電圧変換し、電流Ｉ_Ｄに応じた電圧を可変遅延回路１００に印加することによりその遅延量を制御する。なお、制御ＤＡＣ２１００の単位電流源の数はいうまでもなく、３に限られるものではなく、また、電流Ｉ_Ｄを倍数化するよう、各単位電流源のゲート幅Ｗを調整することもできる。本実施例では、制御ＤＡＣ２１００が全ビット動作していることを制御ＤＡＣの出力電流を利用してテストする。全ビットが正常に動作しているとは、各トランジスタＭ４〜Ｍ６の導通／非導通が正しく行われること、各単位電流源Ｍ１〜Ｍ３に流れる電流が設計値の範囲に収まっていることの両方を満たすことをいう。

このように、遅延制御回路内の可変遅延パラメータ全点のテストを行うのではなく、単位電流源ごとのテストを行うことで、テスト数を可変遅延パラメータ全点数から遅延量制御回路内の単位電流源数までテスト数を削減することができ、テスト時間を短縮できる。また、可変遅延回路の遅延量変化に対しても、単位電流源の電流量の大小関係を直接的にテストできるので測定精度の向上が可能である。

遅延量制御回路１５０のテスト回路には、レプリカＤＡＣ２２００とウィンドウコンパレータ２３００から構成される。

レプリカＤＡＣ２２００も複数の単位電流源Ｍ１１〜Ｍ１３を持つ。レプリカＤＡＣ制御信号ＲＤＣ１〜ＲＤＣ３によりトランジスタＭ１４〜Ｍ１６の導通／非導通を切り替える。制御量ＤＡＣ２１００とレプリカＤＡＣ２２００の各単位電流源には共通の基準電圧がそのゲートに印加されている。なお、レプリカＤＡＣ２２００は制御ＤＡＣ２１００のテストに必要とされる電流Ｉ_Ｒを流すことができればよく、制御ＤＡＣ２１００とレプリカＤＡＣ２２００とは同じ構成である必要はない。むしろ、レプリカＤＡＣ２２００は同一ＬＳＩ内に搭載されるため、オーバーヘッドを減らすためにもできるだけ小さい規模のＤＡＣとすることが望ましい。

また、ウィンドウコンパレータ２３００は、ウィンドウ幅調整回路２３１０と判定回路（この例ではＯＲ回路）２３２０とを含む。

ウィンドウ幅調整回路２３１０はウィンドウ幅設定信号ＷＳ１、ＷＳ２によって制御される。制御ＤＡＣ２１００の出力電流Ｉ_Ｄをカレントミラー回路により同等の電流を引き出し、この電流に対しサイズ調整されたトランジスタＭ２１、Ｍ２２により出力電流Ｉ_Ｗを調整する。

一例を示す。トランジスタＭ２１のゲート幅がｗのときにトランジスタＭ２１のソース・ドレイン経路に電流Ｉ_Ｄがミラーされるとする。この場合において、トランジスタＭ２１のゲート幅＝０．８ｗ、トランジスタＭ２２のゲート幅＝０．４ｗとする。このとき、トランジスタＭ２１、Ｍ２２の双方を導通させれば出力電流Ｉ_Ｗ＝１．２Ｉ_Ｄが得られ、トランジスタＭ２１を導通させ、トランジスタＭ２２を非導通とすれば出力電流Ｉ_Ｗ＝０．８Ｉ_Ｄが得られる。

判定回路２３２０は制御ＤＡＣ２１００の出力電流をウィンドウ調整回路２３１０で調整した電流とレプリカＤＡＣ２２００の出力電流との大小関係を判定するものである。

なお、ウィンドウ幅設定信号ＷＳ、制御ＤＡＣ制御信号ＤＣ、レプリカＤＡＣ制御信号ＲＤＣ、テストイネーブルＴＥは外部（テスタ）から入力される。

ウィンドウコンパレータ２３００の判定原理について図６と図７を用いて説明する。制御ＤＡＣ２１００の単位電流源Ｍ１を例に説明する。トランジスタＭ４を導通、トランジスタＭ５，Ｍ６を非導通としたときに単位電流源Ｍ１に電流Ｉ_Ｄ（実測値）が流れるとする。

このとき、図６に示すように、単位電流源Ｍ１に流れる電流Ｉ_Ｄは、設計値Ｉ_ＤＩを中心としてばらつきが生じるため、
ｂ・Ｉ_ＤＩ＜Ｉ_Ｄ（実測値）＜ａ・Ｉ_ＤＩ（ａ＞１、０＜ｂ＜１）・・・（１）
式（１）の範囲であれば、正常動作とみなすものとする。図５の構成では、電流Ｉ_Ｄ（実測値）が所定の正常範囲に入ることを次のように判定する。

［上限の判定］
図６に示すように、
ｋ_１・Ｉ_Ｄ＜ａ・Ｉ_ＤＩ（ａ＞ｋ_１＞１）・・・（２）
式（２）であれば上限を満たすものとする。説明を単純にするため、レプリカＤＡＣの出力電流Ｉ_Ｒ＝Ｉ_ＤＩと仮定する。例えば、制御ＤＡＣの単位電流源Ｍ１とレプリカＤＡＣの単位電流源Ｍ１１とを同じサイズのトランジスタとして作製すればこの仮定を満たす。したがって、式（２）は、
ｋ_１・Ｉ_Ｄ＜ａ・Ｉ_Ｒ（ａ＞ｋ_１＞１）・・・（３）
と置き換えられる。さらにこの式は、
（ｋ_１／ａ）・Ｉ_Ｄ＝Ｋ_１・Ｉ_Ｄ＜Ｉ_Ｒ（Ｋ_１＜１）・・・（４）
と変形される。そのため、ウィンドウ幅調整回路２３１０のパラメータが出力電流Ｉ_Ｗ＝Ｋ_１・Ｉ_Ｄとなっていれば、
Ｉ_Ｗ＜Ｉ_Ｒ・・・（５）
式（５）の関係を満たしているときに、上限を満たすものと判定できる。

［下限の判定］
図６に示すように、
ｂ・Ｉ_ＤＩ＜ｋ_２・Ｉ_Ｄ’（１＞ｋ_２＞ｂ＞０）・・・（６）
式（６）であれば上限を満たすものとする。同様に、レプリカＤＡＣの出力電流Ｉ_Ｒ＝Ｉ_ＤＩと仮定すると、式（６）は、
ｂ・Ｉ_Ｒ＜ｋ_２・Ｉ_Ｄ’（１＞ｋ_２＞ｂ＞０）・・・（７）
と置き換えられる。さらにこの式は、
Ｉ_Ｒ＜（ｋ_２／ｂ）・Ｉ_Ｄ’＝Ｋ_２・Ｉ_Ｄ’（Ｋ_２＞１）・・・（８）
と変形される。そのため、ウィンドウ幅調整回路２３１０のパラメータが出力電流Ｉ_Ｗ’＝Ｋ_２・Ｉ_Ｄ’となっていれば、
Ｉ_Ｒ＜Ｉ_Ｗ’・・・（９）
式（９）の関係を満たしているときに、下限を満たすものと判定できる。

図７にウィンドウコンパレータ２３００内の電流・電圧関係を示す。上限の判定においては、制御ＤＡＣ２１００の出力電流Ｉ_Ｄをウィンドウ幅調整回路２３１０にて電流が小さくなるように調整した電流Ｉ_ＷとレプリカＤＡＣ２２００の出力電流Ｉ_Ｒは電流Ｉで平衡状態となる。このときのノードＶ_Ｃでの電圧をＶ_１とする。また、下限の判定においては、制御ＤＡＣ２１００の出力電流Ｉ_Ｄ’をウィンドウ幅調整回路２３１０にて電流が大きくなるように調整した電流Ｉ_Ｗ’とレプリカＤＡＣ２２００の出力電流Ｉ_Ｒは電流Ｉ’で平衡状態となる。このときのノードＶ_Ｃでの電圧をＶ_２とする。

判定回路２３００では、レプリカＤＡＣの出力電流Ｉ_Ｒと、上限対応の電流Ｉ_Ｗ及び下限対応の電流Ｉ_Ｗ’とが図７に示す関係にあることを判定する。判定回路２３００のＯＲ回路は、テストイネーブルＴＥがLowとなっていればインバータとして機能し、ノードＶ_Ｃに表れる電圧とＯＲ回路の論理しきい値Ｖ_ＴＨとを比較する。電流Ｉ_Ｒ、Ｉ_Ｗ、Ｉ_Ｗ’とが図７に示されるような関係にある場合には、
上限判定では、Ｖ_Ｃ＝Ｖ_１＜Ｖ_ＴＨとなるため判定結果はLow
下限判定では、Ｖ_Ｃ＝Ｖ_２＞Ｖ_ＴＨとなるため判定結果はHigh
となる。上限、下限判定においてそれぞれ上記の判定結果が表れた場合に、制御ＤＡＣ２１００の単位電流源Ｍ１は正常動作すると判定する。これで、単位電流源Ｍ１の判定は完了し、次の単位電流源Ｍ２の判定に移る。このように、制御ＤＡＣのテストをデジタル判定とするため一般的なＬＳＩテストのロジックテストとインターフェースの共通化が可能にできるという効果も有する。

図８は同一ＬＳＩ内に存在する遅延量制御回路の制御ＤＡＣを異なる遅延量制御回路のレプリカＤＡＣとして用いる構成例である。図８の例では、可変遅延回路１００ａ用のレプリカＤＡＣとして可変遅延回路１００ｂ用の制御ＤＡＣ２１００ｂを、可変遅延回路１００ｂ用のレプリカＤＡＣとして可変遅延回路１００ｂ用の制御ＤＡＣ２１００ｃを、可変遅延回路１００ｃ用のレプリカＤＡＣとして可変遅延回路１００ａ用の制御ＤＡＣ２１００ａを用いている。ここで、各制御ＤＡＣ２１００は同一構成を有しているものとする。ウィンドウコンパレータ６１００は、ウィンドウ幅調整回路６１１０、判定回路６１３０の他、スイッチ回路６１３０を含む。ウィンドウ幅調整回路６１１０は、極性は異なるが、図５のウィンドウ幅調整回路と同様に機能する。スイッチ回路６１３０は、テスト動作時（テストイネーブルTEがlow）には導通してウィンドウ幅調整回路６１１０が動作し、通常動作時（テストイネーブルTEがhigh）には非導通となってウィンドウ幅調整回路６１１０が動作しなくなる。

制御ＤＡＣ２１００ａの単位電流源をテストするには、制御ＤＡＣ２１００ａに流れる電流をウィンドウ幅調整回路６１１０ａで上限／下限判定用に調整した電流量と制御ＤＡＣ２１００ｃ（レプリカＤＡＣ）に流れる電流量とで決まるノードＶ_Ｃ１の電位を判定回路６１２０ａで判定する。制御ＤＡＣ２１００ｂの単位電流源をテストするには、制御ＤＡＣ２１００ｂに流れる電流をウィンドウ幅調整回路６１１０ｂで上限／下限判定用に調整した電流量と制御ＤＡＣ２１００ａ（レプリカＤＡＣ）に流れる電流量とで決まるノードＶ_Ｃ２の電位を判定回路６１２０ｂで判定する。制御ＤＡＣ２１００ｃの単位電流源をテストするには、制御ＤＡＣ２１００ｃに流れる電流をウィンドウ幅調整回路６１１０ｃで上限／下限判定用に調整した電流量と制御ＤＡＣ２１００ｂ（レプリカＤＡＣ）に流れる電流量とで決まるノードＶ_Ｃ３の電位を判定回路６１２０ｃで判定する。単位電流源Ｍ６１、Ｍ７１、Ｍ８１をテストする場合を例に説明する。制御信号ＤＣ３＿ａ，ｂ，ｃをhighとすることによりトランジスタＭ６２、Ｍ７２、Ｍ８２を導通させる。他の制御信号ＤＣ１、ＤＣ２はlowとしておくと、各制御ＤＡＣ２１００ａ〜ｃにはそれぞれ単位電流源Ｍ６１、Ｍ７１、Ｍ８１に応じた電流が流れる。このように、各制御ＤＡＣ２１００の各単位電流源をテストする。

このように同一構成の制御ＤＡＣをレプリカＤＡＣに見立てて利用することにより、テスト回路の面積オーバーヘッドの増加を抑止することができる。なお、図８の例では、制御ＤＡＣが３つの例であるがこの数に限定されるものではない。

図９は複数の可変遅延回路の判定結果をまとめて出力し、一括してテスト結果の良否を判定する構成例である。図９では、一つの可変遅延回路１００に対応する遅延量制御回路１５０、そのテスト回路をあわせて一つのテストユニットと称する。

この例では複数のテストユニット４０００のウィンドウコンパレータ２３００からの判定結果が入力されるＡＮＤ回路４４００、ＯＲ回路４５００、セレクタ４６００とＡＮＤ回路４４００出力、ＯＲ回路４５００出力、セレクタ４６００O出力を選択するセレクタ４７００で構成される。

図７に関連して説明したように、単位電流源の上限判定ではウィンドウコンパレータ２３００の出力はLow、単位電流源の下限判定ではウィンドウコンパレータ２３００の出力はHighが正常動作である場合の期待値である。単位電流源の上限判定ではセレクタ４７００はＯＲ回路４５００を選択する。テストユニットからの判定結果に一つでもHigh出力が存在すれば、出力結果がHighとなるため、期待値から外れているテストユニットが存在することが判定できる。一方、単位電流源の下限判定ではセレクタ４７００はＡＮＤ回路４４００を選択する。テストユニットからの判定結果に一つでもLow出力が存在すれば、出力結果がLowとなるため、期待値から外れているテストユニットが存在することが判定できる。

セレクタ４６００は、セレクタ４７００からの統合判定結果が期待値通りに出ていなかったときのデバックモードとして、各テストユニットからの判定結果を個別に出力するときに用いる。

なお、テストユニットの数はいうまでもなく４に限定されるものではなく、また各テストユニットの構成も図５の構成でも、図８の構成でもよい。

図１０はテスト精度を高めるための構成例で、電流スイッチを利用する。ＭＯＳトランジスタは微細化するにつれ製造ばらつきが大きくなるため、その特性にばらつきが出る。このばらつきはＭＯＳトランジスタのゲート長（Ｌｇ）を大きくすることで影響を小さくできる。通常動作時に可変遅延回路１００に制御電圧を供給する電流源５１００を構成するトランジスタＭ３１は可変遅延回路１００のトランジスタにあわせた微細化ＭＯＳトランジスタで構成される。これは、電流比較時の感度を良くするために飽和領域での電流変化が小さいことが望まれるためである。そのため、可変遅延回路１００を構成するＭＯＳトランジスタと同一のゲート長で構成される。なお、図５においては、電源ＮＭＯＳ（レプリカＤＡＣ２２００のトランジスタＭ１１，Ｍ１２，Ｍ１３）と電源ＰＭＯＳ（ウィンドウ幅調整回路２３１０のトランジスタＭ２３，Ｍ２４，Ｍ２５）がこれに相当する。一方、ＭＯＳトランジスタは微細化するにつれ飽和領域での電流変化が大きくなるが、ウィンドウコンパレータ２３００のＭＯＳトランジスタとしては飽和領域での電流変化が小さい方が望ましいため、感度が悪くなってしまうおそれがある。そこで、テスト時には、通常動作に使用される制御ＤＡＣ２１００の出力を受ける電流源５１００のＭＯＳトランジスタＭ３１よりもサイズの大きい、すなわちゲート長（Ｌｇ）の大きい電流源Ｍ３２をテスト時に用いることで特性の良い電源を利用し判定回路の判定精度を向上する。

図１０の構成は、レプリカＤＡＣ２２００の出力電流をウィンドウコンパレータ５２００のウィンドウ幅調整回路５２１０で上限判定と下限判定とで切り替えるようになっている点で図５の構成と異なるが、図６、図７の説明と同じ原理で単位電流源の正常動作を判定することができる。

本構成例ではテストイネーブルＴＥを受ける電流スイッチ回路が設けられている。通常動作時、すなわち、テストイネーブルＴＥがHighの場合には、トランジスタＭ４３、Ｍ４４が導通し、遅延量制御信号ＤＣに応じた遅延制御信号が出力される。その一方、トランジスタＭ４１、Ｍ４２は非導通とされる。

テスト時にはテストイネーブルＴＥがLowとされ、トランジスタＭ４３、Ｍ４４が非導通となり、トランジスタＭ４１、Ｍ４２が導通される。これによりレプリカＤＡＣ２２００のミラー出力電流Ｉ_ＲＭをウィンドウ幅調整回路５２１０で切り替えて得られる出力電流Ｉ_Ｘと制御ＤＡＣ２１００のミラー出力電流Ｉ_ＤＭとの大小関係で決まるノードＶ_Ｃの電圧を判定回路５２２０で判定し、判定結果を出力する。

以上、発明者によりなされた発明を実施例に基づいて説明したが、本発明はそれに限定されるものではなく、要旨を脱しない範囲において変更可能であることは言うまでもない。図１１に、可変遅延回路１００と遅延量制御回路１５０の回路構成例を示す。遅延量制御回路１５０は、遅延素子６０００と基準電位との間に設けられるＮＭＯＳトランジスタＭ５１、遅延素子６０００と電源電位との間に設けられるＰＭＯＳトランジスタＭ５２のオン抵抗を制御することによって可変遅延回路１００の遅延量を制御する。

また、可変遅延回路を有する場合、ＤＡＣを有する場合のそれぞれのみならず、可変遅延回路とＤＡＣの双方を有する回路に対して適用可能である。また、可変遅延回路の出力がそのまま出力されるとは限らず、第１の可変遅延回路により粗調整したクロック信号を第２の可変遅延回路により微調整して出力するといった様々な形態がありうる。さらに、実施例で説明したテスト回路が適用可能なＤＡＣは遅延量制御回路用途のＤＡＣに限定されないことももちろんである。

１００：可変遅延回路、１５０：遅延量制御回路、２００：ステートマシン、４００：周波数測定回路、５００：カウンタレジスタ、６００：期待値生成回路、７００：期待値レジスタ、８００：比較回路、９００：テスト結果レジスタ。

Claims (18)

1. 可変遅延回路と、
   上記可変遅延回路のテスト回路とを有し、
   上記テスト回路は、テスト動作時には上記可変遅延回路によりリングオシレータを構成して発振させ、上記リングオシレータが所定の単調増加条件と線形性条件とを満たすか否かにより上記可変遅延回路の正常／異常を判定する半導体集積回路。
2. 請求項１において、
   上記テスト回路は、第１時刻における上記リングオシレータの第１カウンタ値、上記第１時刻から所定時間経過後の第２時刻における上記リングオシレータの第２カウンタ値を保持し、
   上記第１カウンタ値＜上記第２カウンタ値の関係を満たす場合に上記リングオシレータが上記単調増加条件を満たすと判定する半導体集積回路。
3. 請求項１において、
   上記テスト回路は、第１時刻における上記リングオシレータの第１カウンタ値、上記第１時刻から所定時間経過後の第２時刻における上記リングオシレータの第２カウンタ値、上記第２時刻から所定時間経過後の第３時刻における上記リングオシレータの第３カウンタ値とを保持し、
   上記第３カウント値と上記第２カウント値及び上記第１時刻から上記第２時刻における上記リングオシレータのカウント値の増分から期待される上記第３時刻における期待カウント値との乖離が所定範囲内であれば上記線形性条件を満たすと判定する半導体集積回路。
4. 第１可変遅延回路と、
   上記第１可変遅延回路への入力を、外部入力と上記第１可変遅延回路からの出力とで切り替える第１切り替え回路と、
   上記第１切り替え回路が上記第１可変遅延回路からの出力を選択することで構成されるリングオシレータの出力をカウントし、所定のタイミングでカウント値を出力するリングオシレータカウンタと、
   上記リングオシレータカウンタが出力する一つ前のカウント値を保持する第１レジスタと、
   上記リングオシレータカウンタの過去のカウント値から、上記リングオシレータカウンタが出力すると期待される期待カウント値を予測し、上記期待カウンタ値を保持する第２レジスタと、
   上記リングオシレータの出力するカウンタ値と、上記第１レジスタに保持されたカウンタ値及び上記第２レジスタに保持された期待カウント値とを比較することにより、上記第１可変遅延回路の正常／異常を判定する半導体集積回路。
5. 請求項４において、
   上記リングオシレータの出力するカウンタ値が上記第１レジスタに保持されたカウンタ値よりも大きく、上記リングオシレータの出力するカウンタ値が上記期待カウント値との乖離が所定以下であれば上記第１可変遅延回路が正常であると判定する半導体集積回路。
6. 請求項４において、
   第２可変遅延回路と、
   上記第２可変遅延回路への入力を、外部入力と上記第１可変遅延回路からの出力と上記第２可変遅延回路からの出力とで切り替える第２切り替え回路とを有し、
   上記第１切り替え回路はさらに、上記第２可変遅延回路からの出力を選択可能に構成され、
   上記第１切り替え回路が上記第２可変遅延回路からの出力を選択し、かつ上記第２切り替え回路が上記第１可変遅延回路からの出力を選択するとき、上記リングオシレータカウンタは、上記第１可変遅延回路及び上記第２可変遅延回路を含んで構成されるリングオシレータの出力をカウントする半導体集積回路。
7. 請求項６において、
   上記第１可変遅延回路の遅延量と上記第２可変遅延回路の遅延量とを相補に変化させて上記可変遅延回路の正常／異常を判定する半導体集積回路。
8. 第１可変遅延回路と、
   デジタル信号を電流量に変換する第１デジタルアナログ変換回路を含み、上記電流量に応じた電圧により上記第１可変遅延回路の遅延量を制御する第１遅延量制御回路と、
   上記第１遅延量制御回路の第１テスト回路とを有し、
   上記第１デジタルアナログ変換回路は、デジタル信号の値に応じて選択される複数の単位電流源を有し、
   上記第１テスト回路は、上記複数の単位電流源の各々について、上記単位電流源に流れる電流値が所定の範囲内であることを判定することにより、上記第１遅延量制御回路の正常／異常を判定する半導体集積回路。
9. 請求項８において、
   第２可変遅延回路と、
   デジタル信号を電流量に変換する第２デジタルアナログ変換回路を含み、上記電流量に応じた電圧により上記第２可変遅延回路の遅延量を制御する第２遅延量制御回路と、
   上記第２遅延量制御回路の第２テスト回路とを有し、
   上記第２デジタルアナログ変換回路は、デジタル信号の値に応じて選択される複数の単位電流源を有し、
   上記第２テスト回路は、上記複数の単位電流源の各々について、上記単位電流源に流れる電流値が所定の範囲内であることを判定することにより、上記第２遅延量制御回路の正常／異常を判定する半導体集積回路。
10. 請求項９において、
    上記第１遅延量制御回路の判定結果と上記第２遅延量制御回路の判定結果とを統合して出力する半導体集積回路。
11. 請求項９において、
    上記第１テスト回路は、上記第２デジタルアナログ変換回路の電流量を所定量増加または減少させる電流調整回路を有し、
    上記第１デジタルアナログ変換回路に流れる電流量と上記第２デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量増加させた第１電流量及び上記第２デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量減少させた第２電流量とを比較することにより、上記単位電流源に流れる電流値が所定の範囲内であることを判定する半導体集積回路。
12. 請求項９において、
    上記第１テスト回路は、上記第１デジタルアナログ変換回路の電流量を所定量増加または減少させる電流調整回路を有し、
    上記第２デジタルアナログ変換回路に流れる電流量と上記第１デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量増加させた第１電流量及び上記第１デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量減少させた第２電流量とを比較することにより、上記単位電流源に流れる電流値が所定の範囲内であることを判定する半導体集積回路。
13. 請求項８において、
    上記第１テスト回路は、デジタル信号を電流量に変換する第３デジタルアナログ変換回路と、上記第３デジタルアナログ変換回路の電流量を所定量増加または減少させる電流調整回路とを有し、
    上記第１デジタルアナログ変換回路に流れる電流量と上記第３デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量増加させた第１電流量及び上記第２デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量減少させた第２電流量とを比較することにより、上記単位電流源に流れる電流値が所定の範囲内であることを判定する半導体集積回路。
14. 請求項８において、
    上記第１テスト回路は、デジタル信号を電流量に変換する第３デジタルアナログ変換回路と、上記第１デジタルアナログ変換回路の電流量を所定量増加または減少させる電流調整回路とを有し、
    上記第３デジタルアナログ変換回路に流れる電流量と上記第１デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量増加させた第１電流量及び上記第１デジタルアナログ変換回路に流れる電流量を上記電流調整回路により所定量減少させた第２電流量とを比較することにより、上記単位電流源に流れる電流値が所定の範囲内であることを判定する半導体集積回路。
15. 入力されるデジタル信号に応じて第１電流が流れる第１デジタルアナログ変換回路と、
    上記第１デジタルアナログ変換回路に流れる電流値に応じた電圧を発生させる第１電流源と、
    上記電圧により制御される被制御回路と、
    入力されるデジタル信号に応じて第２電流が流れる第２デジタルアナログ変換回路と、
    入力される電流を所定量増加または減少させて第３電流が流れる電流調整回路と、
    上記第１電流が上記電流調整回路に入力される場合には上記第２電流と上記第３電流とを比較し、上記第２電流が上記電流調整回路に入力される場合には上記第１電流と上記第３電流とを比較する比較回路とを有する半導体集積回路。
16. 請求項１５において、
    上記第２デジタルアナログ変換回路に流れる電流値に応じた電圧を発生させる第２電流源と、
    上記第１デジタルアナログ変換回路に流れる電流値に応じた電流を上記第１電流源に流す第１電流経路及び上記第２デジタルアナログ変換回路に流れる電流値に応じた電流を上記第２電流源に流す第２電流経路に設けられる電流スイッチ回路とを有し、
    上記電流調整回路は、上記第２電流源で発生される電圧が入力される半導体集積回路。
17. 請求項１５において、
    通常動作時は、上記電流スイッチ回路により上記第１電流経路が導通し、上記第２電流経路は非導通とされ、テスト動作時は上記電流スイッチ回路により上記第１電流回路が非導通とされ、上記第２電流経路が導通される半導体集積回路。
18. 請求項１７において、
    上記第２電流源を構成するトランジスタのゲート長は、上記第１電流源を構成するトランジスタのゲート長よりも大きい半導体集積回路。

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