CN104660240A - 超速时延测试时钟生成器 - Google Patents

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Abstract

本发明提供了一种超速时延测试时钟生成器，包括触发和振荡信号输出电路，用于选择性输出触发信号、第一振荡输入信号或第二振荡输入信号；时延控制装置，用于输出具有时延差的第一输出信号和第二输出信号；第一传输路径选择电路，用于选择性输出脉冲信号、所述第一输出信号或低电平；第二传输路径选择电路，用于选择性输出所述第二输出信号或低电平；信号输出电路，用于选择性输出测试时钟信号、所述第一振荡输入信号或所述第二振荡输入信号；以及计数器，用于根据接收的所述第一振荡输入信号或第二振荡输入信号来计数。本发明的超速时延测试时钟生成器能够在芯片片内生成超速时延测试时钟，并精确测量测试时钟的真实频率。

Description

超速时延测试时钟生成器
技术领域
本发明涉及集成电路设计领域，具体涉及一种超速时延测试时钟生成器。
背景技术
随着超大规模集成电路的特征尺寸越来越小，芯片的时钟频率却逐渐提高。在芯片的制造过程中，芯片中存在的小时延缺陷越来越普遍。当芯片的小时延缺陷在时隙值很小的一个通路上被激活时，将会导致芯片发生定时失效。此外，小时延缺陷易于随着芯片中的使用过程发生老化，如阻性开路引起的小时延缺陷，随着芯片的使用，阻性开路缺陷很可能会由于电迁移效应的影响而变成完全开路，从而使得芯片发生功能失效。
在芯片出厂前，通常需要对芯片进行时延测试以确保其在额定的时钟频率下正确工作。超速时延测试通过应用比电路功能时钟频率更高的测试时钟对芯片进行测试，降低芯片测试时被测通路的时隙值，从而为芯片的小时延缺陷提供一种有效的检测手段。
通过高速的外部测试仪来对芯片进行超速时延测试，其实现代价将非常昂贵。此外，测试时钟的频率也非常容易受到寄生电阻、寄生电容和传输线阻抗等影响。
中国专利号ZL201010033983.0中公开了一种测试时钟生成模块，其中图1仅示出了用于生成超速测试时钟的主要电子元器件，为了更清楚地描述其中的时延控制子模块，在图1中增加和修改了附图标记。
时延控制装置10包括多级时延控制级(图1仅示出了其中的两级时延控制级11、12)，每一级时延控制级包括第一输入端、第二输入端、第一输出端和第二输出端。每一级时延控制级的第一输出端连接至下一级时延控制级的第一输入端；且每一级时延控制级的第二输出端连接至下一级时延控制级的第二输入端。其中第一级时延控制级(图1是时延控制级11)的第一输入端和第二输入端连接在一起作为时延控制装置10的输入端 103。最后一级时延控制级(图1是时延控制级12)的第一输出端作为时延控制装置10的第一输出端101，最后一级时延控制级的第二输出端作为时延控制装置10的第二输出端102。时延控制装置10的输入端103至或门51的一个输入端形成第一传输路径，且输入端103至或门51的另一个输入端形成第二传输路径。
每一级时延控制级的电路结构完全相同。时延控制级12包括触发器121、上部延迟单元122、多路选择器123、下部延迟单元124、多路选择器125、第一输入端126和第二输入端127。下部延迟单元124的时延值大于上部延迟单元122的时延值。时延控制级12的第一输入端126分别通过导线和上部延迟单元122连接至多路选择器123的第一输入端和第二输入端，且多路选择器123的输出端作为时延控制级12的第一输出端。时延控制级12的第二输入端127分别通过导线和下部延迟单元124连接至多路选择器125的第一输入端和第二输入端，且多路选择器125的输出端作为时延控制级12的第二输出端。触发器121的输出端Q的状态位由扫描输入信号SI的控制位确定，且其输出端Q连接至多路选择器123和125的选择信号端。
其中图1中的CCLK表示提供给时延控制装置10中的触发器的时钟信号。图1中的RESET信号用于给触发器提供复位信号。图1中的GSEN表示全局扫描使能信号。
通过控制时延控制装置10中串行连接的触发器的状态位，从而控制时延控制装置10的输入端103接收的触发信号TRIGGER(上升沿)在第二传输路径与在第一传输路径的时延差(即图3的超速测试时钟TCLK的加载边缘和捕获边缘的时延差)。从而在芯片片内生成期望频率的超速时延测试时钟并对芯片进行超速时延测试，能够有效地检测芯片中的小时延缺陷。
但是，在芯片的制造过程中，由于工艺参数难以精确控制，下部延迟单元124与上部延迟单元122的时延差偏离所设计的时延差。上升沿的触发信号TRIGGER在第二传输路径与第一传输路径的时延差也将偏离所设计的时延差，从而导致在芯片片内生成的超速测试时钟的真实频率偏离于所期望的频率，降低了芯片片内超速时延测试的效果。因此，目前需要精确测量出超速时延测试时钟的真实频率。
发明内容
针对上述问题，本发明的一个实施例提供了一种超速时延测试时钟生成器，包括：
触发和振荡信号输出电路，包括第一输入端和第二输入端，用于选择性输出所述第一输入端接收的触发信号或所述第二输入端接收的第一振荡输入信号或第二振荡输入信号；
时延控制装置，用于将所述触发和振荡信号输出电路的输出信号进行时延处理后输出第一输出信号和第二输出信号，其中所述第一输出信号和第二输出信号之间存在时延差；
第一传输路径选择电路，用于接收所述第一输出信号，并选择性输出具有上升沿和下降沿的脉冲信号、所述第一输出信号或低电平；
第二传输路径选择电路，用于接收所述第二输出信号，并选择性输出所述第二输出信号或低电平；
信号输出电路，用于接收所述第一传输路径选择电路和第二传输路径选择电路的输出信号，并选择性输出测试时钟信号、所述第一振荡输入信号或所述第二振荡输入信号；以及
计数器，用于根据接收的所述第一振荡输入信号或第二振荡输入信号来计数。
优选的，当所述触发和振荡信号输出电路输出所述触发信号时，所述第一传输路径选择电路输出所述脉冲信号，所述第二传输路径选择电路输出所述第二输出信号；
当所述触发和振荡信号输出电路输出所述第一振荡输入信号时，所述第一传输路径选择电路输出所述第一输出信号，所述第二传输路径选择电路输出低电平；
当所述触发和振荡信号输出电路输出所述第二振荡输入信号时，所述第一传输路径选择电路和第二传输路径选择电路分别使得所述第二振荡输入信号中的下降沿和上升沿传输至所述信号输出电路。
优选的，所述信号输出电路包括：
或门，所述或门的两个输入端分别接收所述第一传输路径选择电路和所述第二传输路径选择电路的输出信号；以及
信号翻转电路，用于将所述或门的输出信号翻转并输出至所述触发和振荡信号输出电路的第二输入端。
优选的，所述信号翻转电路包括第一反相器，所述第一反相器的输入端连接至所述或门的输出端，且其输出端连接至所述触发和振荡信号输出电路的第二输入端。
优选的，所述触发和振荡信号输出电路包括：
第一多路选择器，所述第一多路选择器的第一输入端用于接收所述触发信号，第二输入端用于接收第一振荡输入信号或第二振荡输入信号；以及
第一与门，所述第一与门的一个输入端连接至所述第一多路选择器的输出端，且所述第一与门的另一个输入端用于接收振荡开启信号。
优选的，所述第一传输路径选择电路包括第二反相器、第二多路选择器、第二与门和第三多路选择器，所述第二反相器的输入端连接至所述第二与门的一个输入端，所述第二反相器的输出端连接至所述第二多路选择器的第一输入端，所述第二多路选择器的第二输入端接高电平，所述第二多路选择器的输出端连接至所述第二与门的另一个输入端，所述第三多路选择器的第一输入端接低电平、且其第二输入端连接至所述第二与门的输出端。
优选的，所述第二传输路径选择电路包括第四多路选择器，所述第四多路选择器的第一输入端接低电平，所述第四多路选择器的第二输入端用于接收所述第二输出信号。
优选的，所述超速时延测试时钟生成器还包括振荡控制器，所述振荡控制器用于给所述第三多路选择器提供第一选择信号，且给所述第四多路选择器提供第二选择信号；
当所述触发和振荡信号输出电路输出所述触发信号时，所述第一选择信号为高电平，所述第二选择信号为高电平；
当所述触发和振荡信号输出电路输出所述第一振荡输入信号时，所述第一选择信号为高电平，所述第二选择信号为低电平；
当所述触发和振荡信号输出电路输出所述第二振荡输入信号时，所述第一选择信号与所述第二振荡输入信号互补，所述第二选择信号与所述第二振荡输入信号相同。
优选的，所述振荡控制器包括：
上升沿触发器和第三反相器，所述上升沿触发器的输出端通过所述第三反相器连接至其输入端；
下降沿触发器和第四反相器，所述下降沿触发器的输出端通过所述第四反相器连接至其输入端；
异或门，所述异或门的两个输入端分别连接至所述上升沿触发器和下降沿触发器的输出端；
第五反相器，第五多路选择器和第六多路选择器，所述第五多路选择器和第六多路选择器的第一输入端分别接收第一控制信号和第二控制信号，所述第五多路选择器的第二输入端连接至所述异或门的输出端、且通过所述第五反相器连接至所述第六多路选择器的第二输出端，所述第五多路选择器的输出端连接至所述第三多路选择器的选择信号端，所述第六多路选择器的输出端连接至所述第四多路选择器的选择信号端，所述第五多路选择器和第六多路选择器的选择信号端接收第三控制信号。
优选的，所述振荡控制器还包括第一延迟单元，所述第一延迟单元连接在所述异或门的输出端和所述第五反相器的输入端之间。
优选的，所述超速时延测试时钟生成器还包括第二延迟单元和第六反相器，所述第二延迟单元通过所述第六反相器连接至所述触发和振荡信号输出电路的第一输入端，所述第二延迟单元的输入端用于接收全局扫描使能信号。
优选的，所述超速时延测试时钟生成器还包括第三延迟单元，所述第二输出信号通过所述第三延迟单元进行时延处理后传输至所述第二传输路径选择电路。
优选的，所述时延控制装置包括多级时延控制级，每一级所述时延控制级都包括第一输入端和第一输出端，以及第二输入端和第二输出端，第一级时延控制级的第一输入端和第二输入端相连接，每一级所述时延控制级的第一输出端连接至下一级时延控制级的第一输入端，每一级所述时延控制级的第二输出端连接至下一级时延控制级的第二输入端，且最后一级时延控制级的第一输出端和第二输出端分别为所述时延控制装置的第一输出端和第二输出端。
优选的，每一级所述时延控制级包括触发器、上部延迟单元、上部多路选择器、下部延迟单元以及下部多路选择器，所述时延控制级的第一输入端通过导线和所述上部延迟单元分别连接至所述上部多路选择器的第一输入端和第二输入端，所述时延控制级的第二输入端通过导线和所述下部延迟单元分别连接至所述下部多路选择器的第一输入端和第二输入端， 所述触发器的输出端连接至所述上部多路选择器和下部多路选择器的选择信号端。
本发明的超速时延测试时钟生成器能够在芯片片内生成超速时延测试时钟，并精确测量测试时钟的真实频率。
附图说明
以下参照附图对本发明实施例作进一步说明，其中：
图1是现有技术中测试时钟生成模块的电路图。
图2是根据本发明较佳实施例的超速时延测试时钟生成器的电路图。
图3是图2所示的超速时延测试时钟生成器在测试时钟生成模式下的时序图。
图4是图2所示的超速时延测试时钟生成器在形成第一个环形通路的时序图。
图5是图2所示的超速时延测试时钟生成器在形成第二个环形通路的时序图。
图6示出了测试时钟的测量周期和执行30次迭代的蒙特卡罗模拟实验的仿真周期结果。
图7是根据本发明第二个实施例的超速时延测试时钟生成器中的振荡控制器的电路图。
图8是本发明第三个实施例的超速时延测试时钟生成器中的振荡控制器的电路图。
具体实施方式
为了使本发明的目的，技术方案及优点更加清楚明白，以下结合附图通过具体实施例对本发明进一步详细说明。
图2是根据本发明较佳实施例的超速时延测试时钟生成器的电路图。与图1相比，超速时延测试时钟生成器100还包括触发和振荡信号输出电路110、第一传输路径选择电路120、第二传输路径选择电路130、反相器61和计数器71。
触发和振荡信号输出电路110包括多路选择器31和与门41。多路选择器31的第一输入端111接收触发信号TRIGGER，第二输入端112连接至反相器61的输出端，与门41的一个输入端连接至多路选择器31的输 出端，与门41的另一个输入端接收振荡开启信号Ostart，与门41的输出端作为触发和振荡信号输出电路110的输出端。
第一传输路径选择电路120包括反相器62、多路选择器32、与门42和多路选择器33。多路选择器32的第一输入端连接至反相器62的输出端，第二输入端为逻辑高电平VDD，且输出端连接至与门42的一个输入端。多路选择器33的第一输入端接低电平GND，其第二输入端连接至与门42的输出端，且输出端输出信号Out120。
第二传输路径选择电路130包括多路选择器34，多路选择器34的第一输入端连接至低电平GND，第二输入端连接至时延控制装置10的第二输出端102，且输出端输出信号Out130。
反相器61的输入端连接至或门51的输出端，且输出端连接至多路选择器31的第二输入端，并给计数器71提供用于计数的上升沿或下降沿信号。
为了下文叙述方便，在此定义：时延控制装置10的输入端103经第一传输路径选择电路120至或门51的一个输入端形成第一传输路径，输入端103经第二传输路径选择电路130至或门51的另一个输入端形成第二传输路径。反相器61的输出端至触发和振荡信号输出电路110的第二输入端112的传输路径为传输上升沿和下降沿的第三传输路径。
以下将结合图2示出的超速时延测试时钟生成器100详细说明触发和振荡信号输出电路110、第一传输路径选择电路120和第二传输路径选择电路130的工作模式。
图3是图2所示的超速时延测试时钟生成器在测试时钟生成模式下的时序图。如图3所示，使全局扫描使能信号GSEN从高电平翻转为低电平(即下降沿)，该信号通过延迟单元72和反相器73后输出陡峭的上升沿信号TRIGGER(图3未示出)。同时振荡开启信号Ostart被设定为高电平，多路选择器31的选择信号C3被设定为低电平以选择第一输入端111接收的信号，因此触发和振荡信号输出电路110输出的信号Out110为上升沿信号，即输出其第一输入端111接收的上升沿信号TRIGGER。
时延控制装置10接收触发和振荡信号输出电路110输出的信号Out110，在第一输出端101和第二输出端102分别输出经过时延处理的信号LAUCLK和信号CAPCLK，信号LAUCLK和信号CAPCLK为具有时延差的上升沿信号。
通过将信号C5设定为低电平，将反相器62的输出通过选择器32被输出，以及将信号C1’设定为高电平以将与门42的输出通过选择器33而被输出，由于第一传输路径选择电路120的输入端接收信号LAUCLK，与门42的输出端输出具有上升沿和下降沿的脉冲信号，因此第一传输路径选择电路120的输出端的信号Out120为具有上升沿和下降沿的脉冲信号。
将信号C2’设定为高电平，使得多路选择器34选择将信号CAPCLK输出，因此第二传输路径选择电路130的输出端的信号Out130即为其第二输入端接收的信号CAPCLK。
或门51将信号Out120和信号Out130进行或运算后，输出图3所示的测试时钟信号TCLK。测试时钟的真实周期即为信号Out110的上升沿在第二传输路径与在第一传输路径的时延差。
图4是图2所示的超速时延测试时钟生成器在形成第一个环形通路的时序图。如图4所示，分别将信号C3、C5、C1’和C2’设定为高电平、高电平、高电平和低电平，因此振荡输入信号Os_input的初始值为高电平，信号Out130为低电平。将振荡开启信号Ostart的初始值设置为低电平。t0～t8时间段为信号在第一个环形振荡通路传输的一个周期。
当振荡开启信号Ostart从低电平翻转为高电平启动振荡周期后,在时刻t0，信号Out110从低电平翻转为高电平(即触发和振荡信号输出电路110输出上升沿)。在时刻t1，信号LAUCLK从低电平翻转为高电平。信号Out120与信号LAUCLK相同，在时刻t2，同样从低电平翻转为高电平(即第一传输路径选择电路120输出上升沿)，因此t0～t2时间段是上升沿在第一传输路径的时延值。
在时刻t3，反相器61输出的信号Out61从高电平翻转为低电平(即输出下降沿)。在时刻t4，多路选择器31的第二输入端112接收的振荡输入信号Os_input为下降沿，因此t3～t4时间段为下降沿在第三传输路径的时延值。
在时刻t5，触发和振荡信号输出电路110输出下降沿。在时刻t6，信号Out120为下降沿，即第一传输路径选择电路120输出下降沿。因此t5～t6时间段为下降沿在第一传输路径的时延值。
在时刻t7，反相器61输出上升沿。在时刻t8，多路选择器31的第二输入端112接收的振荡输入信号Os_input为上升沿。因此t7～t8时间段为上升沿在第三传输路径的时延值。
在时刻t9，触发和振荡信号输出电路110输出上升沿，因此t8～t9时间段为触发和振荡信号输出电路110对信号的时延值。
因此，信号在第一个环形振荡通路传输的周期T1＝上升沿在第一传输路径的时延值(t0～t2时间段)+或门51与反相器61对信号的时延(t2～t3时间段)+下降沿在第三传输路径的时延值(t3～t4时间段)+触发和振荡信号输出电路110对信号时延(t4～t5时间段)+下降沿在第一传输路径的时延值(t5～t6时间段)+或门51与反相器61对信号的时延(t6～t7时间段)+上升沿在第三传输路径的时延值(t7～t8时间段)+触发和振荡信号输出电路110对信号时延(t8～t9时间段)。
根据上述分析并结合图4可知，当信号在第一环形振荡通路传输过程中，触发和振荡信号输出电路110输出其第二输入端112接收的振荡输入信号Os_input。第一传输路径选择电路120输出其输入端接收的信号LAUCLK(即用于使得上升沿和下降沿交替地在第一传输路径中传输)。第二传输路径选择电路130输出低电平阻止触发和振荡信号输出电路110输出的上升沿和下降沿从第二传输路径传输。
图5是图2所示的超速时延测试时钟生成器在形成第二个环形通路的时序图。如图5所示，将信号C3和C5分别设定为高电平、高电平，将振荡开启信号Ostart的初始值设定为低电平，信号C1’的初始值设定为低电平，信号C2’的初始值设定为高电平，振荡输入信号Os_input将会被初始化为高电平。t0’～t8’时间段为信号在第二个环形振荡通路传输的一个周期。
当振荡开启信号Ostart从低电平翻转为高电平启动振荡周期后,在时刻t0’，信号Out110从低电平翻转为高电平(触发和振荡信号输出电路110输出上升沿)。在时刻t1’，信号C2’为高电平，信号Out130同样从低电平翻转为高电平(即第二传输路径选择电路130输出上升沿)。在t0’～t1’中的某一时刻，信号LAUCLK为上升沿；但在时刻t1’，信号C1’为低电平，信号Out120是低电平，因此第一传输路径选择电路120阻止触发和振荡信号输出电路110输出的上升沿在第一传输路径传输。因此t0’～t1’时间段是上升沿在第二传输路径的时延值。
在时刻t2’，反相器61输出下降沿。在时刻t3’，多路选择器31的第二输入端112接收的振荡输入信号Os_input为下降沿，因此t2’～t3’时间段为下降沿在第三传输路径的时延值。
在时刻t4’，触发和振荡信号输出电路110输出下降沿。在时刻t5’，第一传输路径选择电路120输出下降沿，第二传输路径选择电路130输出低电平，即第二传输路径选择电路130阻止触发和振荡信号输出电路110输出的下降沿在第二传输路径传输。因此t4’～t5’时间段为下降沿在第一传输路径的时延值。
在时刻t6’，反相器61输出上升沿。在时刻t7’，多路选择器31的第二输入端112接收的振荡输入信号Os_input为上升沿。因此t6’～t7’时间段为上升沿在第三传输路径的时延值。
在时刻t8’，触发和振荡信号输出电路110输出上升沿，因此t7’～t8’时间段为触发和振荡信号输出电路110对信号的时延值。
因此，信号在第二个环形振荡通路传输的周期T2＝上升沿在第二传输路径的时延值(t0’～t1’时间段)+或门51与反相器61对信号的时延(t1’～t2’时间段)+下降沿在第三传输路径的时延值(t2’～t3’时间段)+触发和振荡信号输出电路110对信号时延(t3’～t4’时间段)+下降沿在第一传输路径的时延值(t4’～t5’时间段)+或门51与反相器61对信号的时延(t5’～t6’时间段)+上升沿在第三传输路径的时延值(t6’～t7’时间段)+触发和振荡信号输出电路110对信号时延(t7’～t8’时间段)。
根据上述分析并结合图5可知，当信号在第二环形振荡通路传输过程中，触发和振荡信号输出电路110输出其第二输入端112接收的振荡输入信号Os_input。当触发和振荡信号输出电路110输出上升沿时，第一传输路径选择电路120输出低电平(即阻止上升沿在第一传输路径传输)，第二传输路径选择电路130用于输出其输入端接收的上升沿(即允许上升沿在第二传输路径中传输)；当触发和振荡信号输出电路110输出下降沿时，第一传输路径选择电路120用于输出其输入端接收的下降沿(即允许下降沿在第一传输路径中传输)，第二传输路径选择电路130输出低电平(即阻止下降沿在第二传输路径中传输)；因此第一传输路径选择电路120和第二传输路径选择电路130分别使得振荡输入信号Os_input中的下降沿和上升沿传输至或门51。
根据T1和T2的等式可得知，T2-T1＝上升沿在第二传输路径的时延值-上升沿在第一传输路径的时延值＝超速测试时钟的真实周期。由于T1和T2的数值较小，为了精确测量超速测试时钟的周期，可以采用计数器71计量在一个设定的振荡时间T1’内，信号在第一环形振荡通路中传输的次 数N1；同样计量在另一个设定的振荡时间T2’内，信号在第二环形振荡通路中传输的次数N2。从而得到超速测试时钟的真实周期＝T2’/N2-T1’/N1。
表1示出了在6个不同测试时钟周期下的仿真和测量结果。
表1
其中仿真周期是在不考虑工艺偏差的情况下，通过HSPICE模拟得到的仿真测试时钟周期。绝对误差等于仿真周期-测量周期；相对误差等于绝对误差/仿真周期。从表1可以看出，仿真周期和测量周期之间的误差非常小，表明可以精确测量测试时钟的周期。
为了验证本实施例的超速时延测试时钟生成器在工艺偏差影响下的有效性，申请人执行了30次迭代的蒙特卡罗(Monte Carlo)模拟实验。在蒙特卡罗模拟实验中，考虑了芯片内的工艺偏差和芯片间的工艺偏差。其中芯片内和芯片间栅长的偏差分布被认为是N(μL,σ1)和N(μL,σ2)，σ1和σ2是栅长的标准差，μL是晶体管栅长。在蒙特卡罗模拟中的工艺偏差参数设置为3σ1＝3σ2＝0.15μL。
图6示出了测试时钟的测量周期和执行30次迭代的蒙特卡罗模拟实验的仿真周期结果。从图6中可以得出，超速时延测试时钟生成器100所得到的仿真时钟周期和测量时钟周期是非常接近的。通过本实施例的超速时延测试时钟生成器100，可以高精度地测量测试时钟的实际周期，从而能实现有效的超速时延测试。
在本发明的其他实施例中，超速时延测试时钟生成器100还包括用于给多路选择器33、34分别提供所需的选择信号C1’、C2’的振荡控制器。
图7是振荡控制器的电路图。振荡控制器20包括上升沿触发器21、下降沿触发器22、反相器23、反相器24、异或门25、反相器26、多路选择器27和多路选择器28。上升沿触发器21的输出端通过反相器23连接 至其输入端，且连接至异或门25的一个输入端。下降沿触发器22的输出端通过反相器24连接至其输入端，且连接至异或门25的另一个输入端。异或门25的输出端通过导线和反相器26分别连接至多路选择器27、28的第二输入端。多路选择器27的第一输入端接收信号C1，且输出端输出信号C1’。多路选择器28的第一输入端接收信号C2，且输出端输出信号C2’。多路选择器27、28的选择信号端都接收信号C4。振荡输入信号Os_input用作上升沿触发器21和下降沿触发器22的时钟信号。
在测试时钟生成模式下，为了获得图3所示的信号C1’(高电平)和信号C2’(高电平)，振荡控制器20的信号C1、C2和C4分别被设定为高电平、高电平和低电平。
在第一环形振荡测量模式中，为了获得图4所示的信号C1’(高电平)和信号C2’(低电平)，振荡控制器20的信号C1、C2和C4分别被设定为高电平、低电平和低电平。
在第二环形振荡测量模式中，为了获得图5所示的信号C1’和信号C2’(信号C1’与C2’互补，信号C2’与振荡输入信号Os_input相同)，振荡控制器20的信号C1、C2和C4分别被设定为任意值、任意值和高电平。在起始条件下，通过复位信号RESET’使得触发器21和触发器22的状态位都初始化为低电平。因此输出的信号C1’、C2’分别初始化为低电平和高电平。之后随着振荡输入信号Os_input的每一次翻转，振荡控制器20输出的信号C1’、C2’也分别发生翻转。从而输出的信号C1’与反相器61输出的振荡输入信号Os_input互补，且输出的信号C2’与反相器61输出的振荡输入信号Os_input相同。
图8是本发明另一个实施例的超速时延测试时钟生成器中的振荡控制器20’的电路图，其与图7基本相同，区别在于，振荡控制器20’比振荡控制器20多了开关器件293、294、295和296，少了多路选择器27和28。反相器26的输出端和接收控制信号C2的输入端292’分别通过开关器件295、296连接至输出端292，用于给多路选择器34提供选择信号C2’。异或门25的输出端和接收控制信号C1的输入端291’分别通过开关293和294连接至输出端291，用于给多路选择器33提供选择信号C1’。为了实现振荡控制器20的上述功能，在测试时钟生成模式中，开关器件295、293截止，开关器件296和294导通，信号C1、C2分别被设定为高电平、高电平。在第一环形振荡测量模式，开关器件295、293截止，开关器件296 和294导通，信号C1、C2分别被设定为高电平、低电平。在第二环形振荡测量模式，开关器件295、293导通，开关器件296和294截止，信号C1、C2被设定为任意值。
在本发明的其他实施例中，振荡控制器20还包括连接在异或门25的输出端和反相器26的输入端之间的延迟单元。用于使得振荡控制器20输出陡峭的上升沿或下降沿。
在本发明的其他实施例中，触发和振荡信号输出电路110的第一输入端111连接至反相器61的输出端，且第二输入端112用于接收全局扫描使能信号GSEN。选择信号C3在测试时钟生成模式、第一环形振荡测量模式和第二环形振荡测量模式分别被设定为高电平、低电平和低电平。
在本发明的其他实施例中，由于信号C3和C5完全相同，因此可以采用同一个信号源提供。
在本发明的其他实施例中，超速时延测试时钟生成器100还包括连接在时延控制装置10的第二输出端102和多路选择器34的第二输入端之间的延迟单元，通过设计延迟单元的时延值，使得时延控制装置10的第一输出信号LAUCLK和第二输出信号CAPCLK到或门51的两个输入端的时延相等。
在本发明的其他实施例中，由于振荡输入信号Os_input在一个周期内只有一个上升沿和下降沿，因此计数器71可以是下降沿触发的计数器。
在本发明的其他实施例中，计数器71还可以根据多路选择器31的输出端或与门41的输出端的上升沿或下降沿计数。
在本发明的其他实施例中，时延控制装置10可以具有多于2级时延控制级，每一级时延控制级的延迟范围可以相等或不等。
在本发明的其他实施例中，时延控制装置10还包括与其最后一级时延控制级中的触发器连接的触发器，该触发器可以确保正常扫描单元在移位操作过程中的正常操作。
在本发明的其他实施例中，当GSEN在测试时钟生成模式中、第一和第二环形振荡测量模式中为上升沿时，本发明的超速时延测试时钟生成器100可以不具有延迟单元72和反相器73。
虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。

Claims (14)

1.一种超速时延测试时钟生成器，其特征在于，包括：
触发和振荡信号输出电路，包括第一输入端和第二输入端，用于选择性输出所述第一输入端接收的触发信号或所述第二输入端接收的第一振荡输入信号或第二振荡输入信号；
时延控制装置，用于将所述触发和振荡信号输出电路的输出信号进行时延处理后输出第一输出信号和第二输出信号，其中所述第一输出信号和第二输出信号之间存在时延差；
第一传输路径选择电路，用于接收所述第一输出信号，并选择性输出具有上升沿和下降沿的脉冲信号、所述第一输出信号或低电平；
第二传输路径选择电路，用于接收所述第二输出信号，并选择性输出所述第二输出信号或低电平；
信号输出电路，用于接收所述第一传输路径选择电路和第二传输路径选择电路的输出信号，并选择性输出测试时钟信号、所述第一振荡输入信号或所述第二振荡输入信号；以及
计数器，用于根据接收的所述第一振荡输入信号或第二振荡输入信号来计数。
2.根据权利要求1所述的超速时延测试时钟生成器，其特征在于，当所述触发和振荡信号输出电路输出所述触发信号时，所述第一传输路径选择电路输出所述脉冲信号，所述第二传输路径选择电路输出所述第二输出信号；
当所述触发和振荡信号输出电路输出所述第一振荡输入信号时，所述第一传输路径选择电路输出所述第一输出信号，所述第二传输路径选择电路输出低电平；
当所述触发和振荡信号输出电路输出所述第二振荡输入信号时，所述第一传输路径选择电路和第二传输路径选择电路分别使得所述第二振荡输入信号中的下降沿和上升沿传输至所述信号输出电路。
3.根据权利要求1所述的超速时延测试时钟生成器，其特征在于，所述信号输出电路包括：
或门，所述或门的两个输入端分别接收所述第一传输路径选择电路和所述第二传输路径选择电路的输出信号；以及
信号翻转电路，用于将所述或门的输出信号翻转并输出至所述触发和振荡信号输出电路的第二输入端。
4.根据权利要求3所述的超速时延测试时钟生成器，其特征在于，所述信号翻转电路包括第一反相器，所述第一反相器的输入端连接至所述或门的输出端，且其输出端连接至所述触发和振荡信号输出电路的第二输入端。
5.根据权利要求1至4中任一项所述的超速时延测试时钟生成器，其特征在于，所述触发和振荡信号输出电路包括：
第一多路选择器，所述第一多路选择器的第一输入端用于接收所述触发信号，第二输入端用于接收第一振荡输入信号或第二振荡输入信号；以及
第一与门，所述第一与门的一个输入端连接至所述第一多路选择器的输出端，且所述第一与门的另一个输入端用于接收振荡开启信号。
6.根据权利要求1至4中任一项所述的超速时延测试时钟生成器，其特征在于，所述第一传输路径选择电路包括第二反相器、第二多路选择器、第二与门和第三多路选择器，所述第二反相器的输入端连接至所述第二与门的一个输入端，所述第二反相器的输出端连接至所述第二多路选择器的第一输入端，所述第二多路选择器的第二输入端接高电平，所述第二多路选择器的输出端连接至所述第二与门的另一个输入端，所述第三多路选择器的第一输入端接低电平、且其第二输入端连接至所述第二与门的输出端。
7.根据权利要求6所述的超速时延测试时钟生成器，其特征在于，所述第二传输路径选择电路包括第四多路选择器，所述第四多路选择器的第一输入端接低电平，所述第四多路选择器的第二输入端用于接收所述第二输出信号。
8.根据权利要求7所述的超速时延测试时钟生成器，其特征在于，所述超速时延测试时钟生成器还包括振荡控制器，所述振荡控制器用于给所述第三多路选择器提供第一选择信号，且给所述第四多路选择器提供第二选择信号；
当所述触发和振荡信号输出电路输出所述触发信号时，所述第一选择信号为高电平，所述第二选择信号为高电平；
当所述触发和振荡信号输出电路输出所述第一振荡输入信号时，所述第一选择信号为高电平，所述第二选择信号为低电平；
当所述触发和振荡信号输出电路输出所述第二振荡输入信号时，所述第一选择信号与所述第二振荡输入信号互补，所述第二选择信号与所述第二振荡输入信号相同。
9.根据权利要求8所述的超速时延测试时钟生成器，其特征在于，所述振荡控制器包括：
上升沿触发器和第三反相器，所述上升沿触发器的输出端通过所述第三反相器连接至其输入端；
下降沿触发器和第四反相器，所述下降沿触发器的输出端通过所述第四反相器连接至其输入端；
异或门，所述异或门的两个输入端分别连接至所述上升沿触发器和下降沿触发器的输出端；
第五反相器，第五多路选择器和第六多路选择器，所述第五多路选择器和第六多路选择器的第一输入端分别接收第一控制信号和第二控制信号，所述第五多路选择器的第二输入端连接至所述异或门的输出端、且通过所述第五反相器连接至所述第六多路选择器的第二输出端，所述第五多路选择器的输出端连接至所述第三多路选择器的选择信号端，所述第六多路选择器的输出端连接至所述第四多路选择器的选择信号端，所述第五多路选择器和第六多路选择器的选择信号端接收第三控制信号。
10.根据权利要求9所述的超速时延测试时钟生成器，其特征在于，所述振荡控制器还包括第一延迟单元，所述第一延迟单元连接在所述异或门的输出端和所述第五反相器的输入端之间。
11.根据权利要求1至4中任一项所述的超速时延测试时钟生成器，其特征在于，所述超速时延测试时钟生成器还包括第二延迟单元和第六反相器，所述第二延迟单元通过所述第六反相器连接至所述触发和振荡信号输出电路的第一输入端，所述第二延迟单元的输入端用于接收全局扫描使能信号。
12.根据权利要求1至4中任一项所述的超速时延测试时钟生成器，其特征在于，所述超速时延测试时钟生成器还包括第三延迟单元，所述第二输出信号通过所述第三延迟单元进行时延处理后传输至所述第二传输路径选择电路。
13.根据权利要求1至4中任一项所述的超速时延测试时钟生成器，其特征在于，所述时延控制装置包括多级时延控制级，每一级所述时延控制级都包括第一输入端和第一输出端，以及第二输入端和第二输出端，第一级时延控制级的第一输入端和第二输入端相连接，每一级所述时延控制级的第一输出端连接至下一级时延控制级的第一输入端，每一级所述时延控制级的第二输出端连接至下一级时延控制级的第二输入端，且最后一级时延控制级的第一输出端和第二输出端分别为所述时延控制装置的第一输出端和第二输出端。
14.根据权利要求13所述的超速时延测试时钟生成器，其特征在于，每一级所述时延控制级包括触发器、上部延迟单元、上部多路选择器、下部延迟单元以及下部多路选择器，所述时延控制级的第一输入端通过导线和所述上部延迟单元分别连接至所述上部多路选择器的第一输入端和第二输入端，所述时延控制级的第二输入端通过导线和所述下部延迟单元分别连接至所述下部多路选择器的第一输入端和第二输入端，所述触发器的输出端连接至所述上部多路选择器和下部多路选择器的选择信号端。
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