CN113158260A - SoC芯片内部数据分级防护电路 - Google Patents

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Abstract

本发明公开的一种SoC芯片内部数据分级防护电路，电路简单，资源消耗小，安全可靠。本发明通过下述技术方案实现，前级控制电路利用输入的控制信号和选择信号产生通断信号，控制后级电路的输出和通断；前级控制电路D触发器通过反馈线连接数据选择器，数据选择器选择一路数据作为与门的输入信号，将选通信号到与门电路，导通D触发器，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，通过第一前级与门电路并联回路连接第后级二与门电路电路组成一个优先级控制电路；对基于ARMv7调试架构控制SoC芯片内部数据的读写。在默认状态下，后级电路对外部电路进行浸入式或非浸入调试；分级防护SoC芯片内部数据。

Description

SoC芯片内部数据分级防护电路
技术领域
本发明涉及一种安全芯片领域中主要用于基于ARMv7调试架构的SoC芯片内部数据分级防护电路，。
背景技术
安全芯片使得信息安全性大为增强，其应用正日益广泛地融入到国家安全和百姓生活中。随着信息化的不断进步，针对安全芯片进行的攻击手段也不断增多。但与此同时针对安全进行的攻击也层出不穷，这使得研究安全芯片的安全防护成为迫切需要。如今专门针对芯片的攻击技术已经不仅仅是解剖与反向提取，已发展到深层次的简单功耗分析SPA、差分功耗分析DPA、故障分析攻击等。安全SoC是加密技术与片上系统SoC(System on Chip)技术相结合的产物，是执行密码运算、提供密码服务、保证数据安全的可信控制平台。随着侧信道能量攻击和电磁攻击等攻击技术的发展，安全SoC芯片的自身安全受到严重威胁，系统级SoC芯片被应用终端欺骗从而造成用户利益被损害，系统自身的安全成为未来信息系统设计的核心问题之一。能够抵抗多种安全威胁，但其结构要求微处理器提供特殊支持。通过数据加密、在操作系统中植入安全特性等软件方法，在有限的嵌入式资源环境下大大增加了系统的复杂性和成本。由于其数据交互的实时性和开放性，使之无法从根本上实现真正的安全系统。增加安全硬件模块的方法灵活性较差，需要重新进行硬件设计才能满足新的安全功能，同时新增的硬件IP加重了设计开销，增加了系统功耗。为此，如何有效地保护安全芯片的物理防护已变得愈来愈重要。RMv7架构是在ARMv6架构的基础上诞生的。该架构采用了Thumb-2技术，Thumb-2技术比纯32位代码少使用31％的内存，减小了系统开销。基于ARMv7架构的处理器,将令系统设计者能够选择更合适的CPU,同时提供性能、功耗控制、代码大小以及芯片成本方面的优化。软/硬件协同验证可以极大地提高SoC芯片的开发效率。SoC芯片的规模一般远大于普通的ASIC,同时由于深亚微米工艺带来的设计困难等,使得SoC设计的复杂度大大提高。对于SoC芯片来说，系统控制权主要由内部主处理器掌握。一般情况下，主处理器通过加载并运行存储介质中的片上软件实现对系统整体的控制，但操作者可以通过处理器的调试接口直接对处理器进行操作进而实现对整个系统的控制。在这种情况下，调试接口便成为攻击者获取系统控制权的重要途径。利用调试接口对一个没有安全防护措施的SoC芯片进行攻击的开销低廉，容易实现，因此调试接口在系统安全问题上已经处于非常突出的位置。
发明内容
为了克服现有SoC芯片中安全状态被非法读取或更改存在的上述缺陷，本发明提供一种电路简单，能够减小资源消耗，安全可靠，且能实现分级防护SoC芯片内部数据的分级防护电路。
本发明解决其技术问题所采用的技术方案是：一种SoC芯片内部数据分级防护电路，包括，后级控制电路和前级控制电路，其特征在于，前级控制电路利用输入的控制信号和选择信号产生通断信号，该通断信号直接作用于后级控制电路，控制后级电路的输出和通断，后级电路调试接口的通断；前级控制电路前级D触发器通过调试接口控制端反馈线连接前级数据选择器(MUX)输入端，前级数据选择器通过输入端Data_0通道输入数据，选择一路数据作为前级与门的输入信号，将选择输出结果的值通过数据输出端输出数据选通信号到前级与门电路VHD，并加到前级与门输出端s1，导通前级D触发器D端，输入信号到达D端以后，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，经过一段传输延迟后通过第一前级与门电路VHD并联回路连接后级控制电路的第后级二与门电路VHD电路组成一个优先级控制电路；优先级控制电路对基于ARMv7调试架构控制SoC芯片内部数据的读写，确定所读取的是“0”还是“1”，在默认状态下，后级电路调试接口控制端打开对外调试功能打开，对外部电路进行浸入式调试和/或非浸入式调试；如果想关闭对外调试接口，系统关闭后级控制电路；如果想彻底关闭对外接口，则先关闭前级控制电路，再关闭后级控制电路，实现分级防护SoC芯片内部数据的分级防护。
本发明相比于现有技术具有如下有益效果：
电路简单，占用资源低。本发明融合安全机制和安全硬件结构，采用前级控制电路利用输入的控制信号和选择信号产生通断信号，该通断信号直接作用于后级控制电路，控制后级电路的输出和通断，后级电路调试接口的通断；在基于ARMv7调试架构的基础上，设计了一种后级控制电路和前级控制电路构成的两级优先级控制电路，仅采用了两个二选一数据选择器、两个二输入与门和两个D触发器，从而实现两级优先级控制功能。易于实现保护密码处理过程中敏感信息的安全，不需要改动硬件。
安全可靠。本发明采用；前级控制电路D触发器通过调试接口控制端反馈线连接数据选择器(MUX)输入端，数据选择器通过输入端Data_0通道输入数据，选择一路数据作为与门的输入信号，将选择输出结果的值通过数据输出端输出数据选通信号到第一与门电路VHD，并加到与门输出端s1，导通D触发器D端，输入信号到达D端以后，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，经过一小段传输延迟后通过第一与门电路VHD并联回路连接后级控制电路的第二与门电路VHD电路组成一个优先级控制电路；利用后级控制电路，前级控制电路两级电路组成的优先级控制电路控制调试接口对基于ARMv7调试架构的SoC芯片内部数据的读写，确定所读取的是“0”还是“1”，默认状态，调试接口对外调试功能打开，外部电路进行浸入式调试和非浸入式调试；如果想关闭对外调试接口，关闭后级控制电路；如果想彻底关闭对外接口，则先关闭前级控制电路，再关闭后级控制电路，保护敏感信息不被窃取。在不改变调试接口外部硬件管脚的前提下，软件的方法实现调试接口的通断和屏蔽。通过控制前级控制电路和后级控制电路的通断，以达到分级保护的目的。使用简单，占用资源低，安全可靠。
上述整个电路作为SoC芯片内部数据安全防护的一部分，同时该方法除了可在专用集成电路ASIC芯片中实现，也可以在可编程门阵列芯片FPGA芯片中实现，其结构简单，占用硬件资源少，易于工程应用。
附图说明
图1是本发明SoC芯片内部数据分级防护电路原理示意图。
图2是图1二选一数据选择器的电路原理示意图。
具体实施方式
参阅图1。在以下描述的优选实施例中，基于ARMv7调试架构，一种SoC芯片内部数据分级防护电路，包括，后级控制电路和前级控制电路。前级控制电路利用输入的控制信号和选择信号产生通断信号，该通断信号直接作用于后级控制电路，控制后级电路的输出和通断，后级电路调试接口的通断；前级控制电路前级D触发器通过调试接口控制端反馈线连接前级数据选择器(MUX)输入端，前级数据选择器通过输入端Data_0通道输入数据，选择一路数据作为前级与门的输入信号，将选择输出结果的值通过数据输出端输出数据选通信号到前级与门电路VHD，并加到前级与门输出端s1，导通前级D触发器D端，输入信号到达D端以后，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，经过一小段传输延迟后通过第一前级与门电路VHD并联回路连接后级控制电路的第后级二与门电路VHD电路组成一个优先级控制电路；优先级控制电路对基于ARMv7调试架构控制SoC芯片内部数据的读写，确定所读取的是“0”还是“1”，在默认状态下，后级电路调试接口控制端打开对外调试功能，对外部电路进行浸入式调试和/或非浸入式调试；如果想关闭对外调试接口，系统关闭后级控制电路；如果想彻底关闭对外接口，则先关闭前级控制电路，再关闭后级控制电路，实现分级防护SoC芯片内部数据的分级防护。
数据选择器(MUX)可以采用二选一数据选择器，与门电路采用二输入与门电路。前级控制电路包括：串联在前级二选一数据选择器与前级D触发器之间的前级二输入与门电路，前级D触发器通过调试接口控制端s2调试接口反馈线连接前级二选一数据选择器(MUX)输入端，D触发器通过前级二选一数据选择器通过输入端Data_0通道输入数据，将选择输出结果的值通过数据输出端s0输出数据前级选通信号到二输入与前级门电路VHD，通过前级与门输出端s1对接收到的数字基带信号进行整形输出至前级D触发器，导通前级D触发器控制调试接口控制端s2，与前级门电路VHD输入端组成连接后级控制电路后级门电路VHD的并联电路。前级控制电路初始默认状态时，控制端sel0控制调试接口控制端s2口反馈线送入前级二选一数据选择器的送入信号为1’b0，前级二选一数据选择器利用输入的控制信号data0和选择信号s0产生通断信号，通断信号直接作用于前级二输入与门输出s1，通过前级D触发器的调试接口控制端s2初始输出为1'b1到前级二选一数据选择器，将1'b1结果锁存，用于控制后级控制电路的输出控制调试接口的通断。
后级控制电路，包括：串联在后级二选一数据选择器与D触发器之间的后级二输入与门电路，后级D触发器通过调试接口控制端连接后级二选一数据选择器使能端，控制端sel1将输入的控制信号data1和送入后级二选一数据选择器，后级二选一数据选择器根据输入端Data_l通道输入数据，默认输出s3为高电平，并送入后级二输入与门的一个输入端，将选择输出结果的值通过数据输出端输出数据选通信号到后级二输入与后级门电路VHD，通过后级与门输出端s4对接收到的数字基带信号进行整形输出至后级D触发器，导通后级D触发器控制调试接口控制端s5，二输入与门的另一个输入端与前级控制电路的连接。
如果需要改变前级二选一数据选择器输出端s0的值，前级二选一数据选择器控制端sel0配置为高电平，前级二选一数据选择器输入端data0配置为1'b0，前级二输入与门输出端s1为1'b0，前级D触发器输出端s2值为1'b0。
后级控制电路初始默认状态时，后级二选一数据选择器控制端sel1为低电平，后级二选一数据选择器的输出端s3为1'b1，前级电路的D触发器的输出s2和，后级二选一数据选择器输出端s3经过后级二输入数据选择器(MUX)与后级门电路VHD逻辑与运算后输出端s4输出的值为1'b1，s4输出值经过后级D触发器锁存，后级D触发器输出端s5到调试接口控制端信号的值为1'b1；如果需要改变后级D触发器输出端s5的值，后级二选一数据选择器控制端sel1配置为高电平，后级二选一数据选择器输入端data1配置为1'b0，经过后级二输入数据选择器(MUX)与门和后级D触发器后，后级D触发器输出端s5由1'b1变成1'b0；或者二选一数据选择器送入data1配置为1'b1，经过后级二输入与门和后级D触发器后，后级D触发器输出端s5由1'b0变成1'b1；当前级控制电路的前级二选一数据选择器输出的sel0为高电平，前级二选一数据选择器输入的data0配置为1'b0时，前级二输入与门输出端s1到前级D触发器输出端s2的输出值均为1'b0，后级控制电路的D后级触发器输出端s5输出为1'b0；当前级控制电路不打开，则后级电路的输出始终为1'b0，从而实现了电路的分级控制功能。
参阅图2。二选一数据选择器在数据传送过程中，根据需要将其中任意一路选出来，把二个通道的数据传送到唯一的公共数据通道上去，实现数据传输，在地址选择信号的控制下，s端输入低电平时，下方与门封锁，上方与门打开，y输出输入端a电平信号s端输入高电平时，上方与门封锁，下方与门打开，y输出输入端b端电平信号。当控制端Data_sel的电平发生变化，输出端Data_out的输出结果在时钟上升沿到来的时候才会变化，输出的结果被时钟同步化。当控制端Data_sel为低电平的时，Data_out＝Data_b，当控制端Data_sel为高电平的时，输出端Data_out＝Data_a，输出端Data_out的输出由控制端Data_sel的电平来决定。
本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种SoC芯片内部数据分级防护电路，包括，后级控制电路和前级控制电路，其特征在于，前级控制电路利用输入的控制信号和选择信号产生通断信号，该通断信号直接作用于后级控制电路，控制后级电路的输出和通断，后级电路调试接口的通断；前级控制电路前级D触发器通过调试接口控制端反馈线连接前级数据选择器(MUX)输入端，前级数据选择器通过输入端Data_0通道输入数据，选择一路数据作为前级与门的输入信号，将选择输出结果的值通过数据输出端输出数据选通信号到前级与门电路VHD，并加到前级与门输出端s1，导通前级D触发器D端，输入信号到达D端以后，经过脉冲触发锁存器实现边沿触发输出时钟到CLK→Q路径延迟信号s2，经过一段传输延迟后通过第一前级与门电路VHD并联回路连接后级控制电路的第后级二与门电路VHD电路组成一个优先级控制电路；优选级控制电路对基于ARMv7调试架构控制SoC芯片内部数据的读写，确定所读取的是“0”还是“1”，在默认状态下，后级电路调试接口控制端打开对外调试功能，对外部电路进行浸入式调试和/或非浸入式调试；如果想关闭对外调试接口，系统关闭后级控制电路；如果想彻底关闭对外接口，则先关闭前级控制电路，再关闭后级控制电路，实现分级防护SoC芯片内部数据的分级防护。
2.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，所述后级控制电路包括：串联在后级数据选择器(MUX)与后级D触发器之间的后级与门电路，后级D触发器通过调试接口控制端连接后级据选择器使能端，控制端sel1将输入的控制信号data1和送入后级数据选择器，后级数据选择器根据输入端Data_l通道输入数据，默认输出s3为高电平，并送入后级与门的一个输入端，将选择输出结果的值通过数据输出端输出数据选通信号到后级数据选择器(MUX)与后级与门电路VHD，通过后级与门输出端s4对接收到的数字基带信号进行整形输出至后级D触发器，导通后级D触发器控制调试接口控制端s5，数据选择器(MUX)的另一个输入端与前级控制电路的连接。
3.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，改变前数据选择器输出端s0的值，前级选择器控制端sel0配置为高电平，前级数据选择器输入端data0配置为1'b0，前级数据选择器(MUX)与门输出端s1为1'b0，前级D触发器输出端s2值为1'b0。
4.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，后级控制电路初始默认状态时，后级数据选择器控制端sel1为低电平，后级数据选择器的输出端s3为1'b1，前级电路的D触发器的输出s2和后级数据选择器输出端s3，经过后级数据选择器(MUX)与后级门电路VHD逻辑与运算后输出端s4输出的值为1'b1，s4输出值经过后级D触发器锁存，后级D触发器输出端s5到调试接口控制端信号的值为1'b1。
5.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，当前级控制电路的前级数据选择器输出的sel0为高电平，前级选择器输入的data0配置为1'b0时，前级数据选择器(MUX)与门输出端s1到前级D触发器输出端s2的输出值均为1'b0，后级控制电路的D后级触发器输出端s5输出为1'b0；当前级控制电路不打开，则后级电路的输出始终为1'b0，从而实现了电路的分级控制功能。
6.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，数据选择器在数据传送过程中，根据需要将其中任意一路选出来，把二个通道的数据传送到唯一的公共数据通道上去，实现数据传输。
7.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，在地址选择信号的控制下，数据选择器(MUX)s端输入低电平时，下方与门封锁，上方与门打开，s端输入高电平时，上方与门封锁，下方与门打开。
8.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，当控制端Data_sel的电平发生变化，输出端Data_out的输出结果在时钟上升沿到来的时候才会变化，输出的结果被时钟同步化。
9.如权利要求1所述的SoC芯片内部数据分级防护电路，其特征在于，当控制端Data_sel为低电平的时，Data_out＝Data_b，当控制端Data_sel为高电平的时，输出端Data_out＝Data_a，输出端Data_out的输出由控制端Data_sel的电平来决定。
10.如权利要求1～9任意一项所述的SoC芯片内部数据分级防护电路，其特征在于，所述数据选择器(MUX)采用二选一数据选择器，与门电路采用二输入与门电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114169018A (zh) * 2021-11-08 2022-03-11 广芯微电子（广州）股份有限公司 一种防止mcu嵌入式闪存数据泄露的电路

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491394A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 时序不灵敏及无假信号逻辑系统和方法
CN101197561A (zh) * 2007-12-27 2008-06-11 复旦大学 可多重配置的触发器电路
US20090204785A1 (en) * 1999-01-28 2009-08-13 Ati International Srl Computer with two execution modes
CN102541132A (zh) * 2011-12-27 2012-07-04 东南大学 一种基于系统总线的系统芯片片内电源转换控制电路
CN202433796U (zh) * 2011-12-27 2012-09-12 东南大学 一种基于系统总线的系统芯片片内电源转换控制电路
WO2012141835A2 (en) * 2011-04-13 2012-10-18 Siemens Energy, Inc. Method and system for programming and implementing automated fault isolation and restoration using sequential logic
US20140047400A1 (en) * 2012-07-23 2014-02-13 Kabushiki Kaisha Toshiba Logic circuit design method, logic circuit design program, and logic circuit design system
CN104660240A (zh) * 2015-01-04 2015-05-27 北京化工大学 超速时延测试时钟生成器
CN104869003A (zh) * 2014-02-25 2015-08-26 华为技术有限公司 供电设备和方法
CN108073830A (zh) * 2016-11-15 2018-05-25 华为技术有限公司 一种集成有安全组件的终端芯片
CN108919194A (zh) * 2018-07-12 2018-11-30 中国船舶重工集团公司第七二四研究所 一种分级式高功率固态雷达发射机控制、监测与保护方法
CN109037814A (zh) * 2018-09-05 2018-12-18 成都芯源系统有限公司 一种充电平衡管理电路和方法
CN109031223A (zh) * 2018-07-12 2018-12-18 中国船舶重工集团公司第七二四研究所 基于arm与fpga架构的t/r组件控制与监测方法
CN110908936A (zh) * 2018-09-18 2020-03-24 佳能株式会社 总线控制电路
CN111224658A (zh) * 2020-01-16 2020-06-02 电子科技大学 一种并行数据转串行数据的转换电路的设计方法
CN111295645A (zh) * 2018-08-10 2020-06-16 深圳市汇顶科技股份有限公司 一种SoC芯片及总线访问控制方法
CN112406466A (zh) * 2020-11-18 2021-02-26 珠海格力电器股份有限公司 一种设备故障处理装置、方法及空调

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090204785A1 (en) * 1999-01-28 2009-08-13 Ati International Srl Computer with two execution modes
CN1491394A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 时序不灵敏及无假信号逻辑系统和方法
CN101197561A (zh) * 2007-12-27 2008-06-11 复旦大学 可多重配置的触发器电路
WO2012141835A2 (en) * 2011-04-13 2012-10-18 Siemens Energy, Inc. Method and system for programming and implementing automated fault isolation and restoration using sequential logic
CN102541132A (zh) * 2011-12-27 2012-07-04 东南大学 一种基于系统总线的系统芯片片内电源转换控制电路
CN202433796U (zh) * 2011-12-27 2012-09-12 东南大学 一种基于系统总线的系统芯片片内电源转换控制电路
US20140047400A1 (en) * 2012-07-23 2014-02-13 Kabushiki Kaisha Toshiba Logic circuit design method, logic circuit design program, and logic circuit design system
CN104869003A (zh) * 2014-02-25 2015-08-26 华为技术有限公司 供电设备和方法
CN104660240A (zh) * 2015-01-04 2015-05-27 北京化工大学 超速时延测试时钟生成器
CN108073830A (zh) * 2016-11-15 2018-05-25 华为技术有限公司 一种集成有安全组件的终端芯片
CN108919194A (zh) * 2018-07-12 2018-11-30 中国船舶重工集团公司第七二四研究所 一种分级式高功率固态雷达发射机控制、监测与保护方法
CN109031223A (zh) * 2018-07-12 2018-12-18 中国船舶重工集团公司第七二四研究所 基于arm与fpga架构的t/r组件控制与监测方法
CN111295645A (zh) * 2018-08-10 2020-06-16 深圳市汇顶科技股份有限公司 一种SoC芯片及总线访问控制方法
CN109037814A (zh) * 2018-09-05 2018-12-18 成都芯源系统有限公司 一种充电平衡管理电路和方法
CN110908936A (zh) * 2018-09-18 2020-03-24 佳能株式会社 总线控制电路
CN111224658A (zh) * 2020-01-16 2020-06-02 电子科技大学 一种并行数据转串行数据的转换电路的设计方法
CN112406466A (zh) * 2020-11-18 2021-02-26 珠海格力电器股份有限公司 一种设备故障处理装置、方法及空调

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
XIA DENG 等: "A Sequence Encoding Scheme for Multi-match Packet Classification", 《2009 INTERNATIONAL CONFERENCE ON NETWORKS SECURITY》 *
孙建鑫: "高速串行协议触发及解码功能设计", 《中国优秀硕士学位论文全文数据库 工程科技Ⅱ辑》 *
田肖: "一种通信设备机内测试系统的硬件电路设计", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *
郑百衡 等: "新型多通道通用信号处理平台设计", 《电子技术应用》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114169018A (zh) * 2021-11-08 2022-03-11 广芯微电子（广州）股份有限公司 一种防止mcu嵌入式闪存数据泄露的电路
CN114169018B (zh) * 2021-11-08 2022-07-05 广芯微电子（广州）股份有限公司 一种防止mcu嵌入式闪存数据泄露的电路

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