CN114301605B

CN114301605B - 基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置

Info

Publication number: CN114301605B
Application number: CN202111653615.0A
Authority: CN
Inventors: 黄俊英; 范东睿
Original assignee: Beijing Zhongke Ruixin Technology Group Co ltd
Current assignee: Beijing Zhongke Ruixin Technology Group Co ltd
Priority date: 2021-12-30
Filing date: 2021-12-30
Publication date: 2023-08-25
Anticipated expiration: 2041-12-30
Also published as: CN114301605A

Abstract

本发明涉及一种基于脉冲逻辑的非确定性物理不可克隆函数设计装置及设计方法，该非确定性物理不可克隆函数包括：脉冲分离单元，其用于将一端产生的脉冲信号进行分离；第一组仲裁单元和第二组仲裁单元，其均具有多个彼此相连的仲裁单元，经所述脉冲分离单元分离后的脉冲信号沿着第一所述仲裁单元直至传递至最后的所述仲裁单元；第一非确定性逻辑模块，其与所述第一组仲裁单元、所述第二组仲裁单元分别连接；第一触发器和第二触发器，其与所述第一非确定性逻辑模块相连；异或门，其与所述第一触发器和所述第二触发器相连，用于输出逻辑值。本发明旨在提高该PUF的逻辑不确定性，进而提高了其抗建模攻击能力。

Description

基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置

技术领域

本发明涉及安全技术领域，特别涉及一种基于脉冲逻辑的非确定性物理不可克隆函数设计装置、设计方法、电子设备及存储介质。

背景技术

密钥是保障信息存储、认证与传输安全的核心之一。传统密钥主要通过非易失性存储器(Non-VolatileMemory，NVM)或熔丝(Fuse)等实现，但攻击者已能分析、提取、甚至篡改芯片中的密钥。因此，传统密钥的安全性受到严重威胁。物理不可克隆函数(PhysicalUnclonableFunction，PUF)是现代CMOS电路中一个新兴的硬件安全原语。他们利用随机过程变化为输入挑战生成特定响应，称为挑战-响应对(CRP)。即使设计相同，不同制造的PUF也会有不同的CRP，这在制造前难以预测、制造中难以控制、制造后难以克隆。PUF设计在半导体领域已有广泛的研究，可以应用于芯片水印、知识产权保护、协议认证和密钥生成等。与半导体电路类似，脉冲逻辑电路，如单磁通量子(SingleFluxQuantum，SFQ)电路主要用于空间等敏感人物，因此也需要对应的硬件安全技术。但是，该类电路的硬件安全方法目前尚未完善。此外，脉冲逻辑技术展现出的独特优势和挑战，使得在应用时应考虑到硬件安全技术。

为了进一步提高SFQ电路的硬件安全性，已有研究提出了针对SFQ电路的仲裁性PUF设计。然而，仲裁型PUF电路结构的确定性，使其易受基于机器学习的建模攻击。

因此，如何将上述技术问题加以解决，即是本领域技术人员的研究方向所在。

发明内容

发明所要解决的问题

本发明的主要目的是提供一种基于脉冲逻辑的非确定性物理不可克隆函数设计装置及设计方法，以解决现有技术中基于SFQ脉冲逻辑的仲裁型PUF，由于逻辑确定而易被建模攻击破解的问题。本发明通过在激励输入端C1～Cn添加非确定性逻辑S1～Sn，使实际输入给各个仲裁器的选择信号X1～Xn不确定；通过在路径输出U1，n，B1，n，U2，n，B2，n到触发器以对比时延产生响应R1和R2的过程中添加非确定性逻辑SA，使实际比较的路径A1，U，A1，B，A2，U，A2，B变得不确定。

用于解决问题的方案

为了达到上述目的，本发明的一种基于脉冲逻辑的非确定性物理不可克隆函数设计装置，其特征在于，包括：

脉冲分离单元，其用于将一端产生的脉冲信号进行分离；

第一组仲裁单元和第二组仲裁单元，其均具有多个彼此相连的仲裁单元，经所述脉冲分离单元分离后的脉冲信号沿着第一所述仲裁单元直至传递至最后的所述仲裁单元；

第一非确定性逻辑模块，其与所述第一组仲裁单元、所述第二组仲裁单元分别连接；

第一触发器和第二触发器，其与所述第一非确定性逻辑模块相连；

异或门，其与所述第一触发器和所述第二触发器相连，用于输出逻辑值。

优选地，所述第一组仲裁单元和所述第二组仲裁单元中的每个仲裁单元均具有两个输入端、一个共同激励端以及两个输出端。

优选地，所述第一组仲裁单元为仲裁单元1,0、仲裁单元1,1、……、仲裁单元1,n-1，所述第二组仲裁单元为仲裁单元2,0、仲裁单元2,1、……、仲裁单元2,n-1，所述第一组仲裁单元和所述第二组仲裁单元具有共同的激励端Ci，i∈[0,n-1]，其经过第二非确定性逻辑模块对仲裁单元进行激励，最后触发器输出逻辑值。

优选地，所述第二非确定性逻辑模块包括一个SFQ-BUF门和一个异或门，所述SFQ-BUF门与所述异或门连接。

优选地，所述仲裁单元包括：

四个汇流缓冲器单元，四个所述汇流缓冲器单元分别为第一汇流缓冲器单元、第二汇流缓冲器单元、第三汇流缓冲器单元、第四汇流缓冲器单元；

两个特有单元，两个所述特有单元分别为第一特有单元和第二特有单元。

优选地，所述第一汇流缓冲器单元的两个输入端分别连接Ci和Ui-1，输出端连接到第一特有单元的数据输入端和时钟输入端；

所述第二汇流缓冲器单元的两个输入端则分别连接Ci和Bi-1，输出端连接到第二特有单元的数据输入端和时钟输入端；

所述第一特有单元的s输出端和所述第二特有单元的c输出端，连接到所述第三汇流缓冲器单元的输入；所述第二特有单元的s输出和所述第一特有单元的c输出，连接到第四汇流缓冲器单元的输入。

优选地，所述第一非确定性逻辑模块具有四个输入和四个输出，其包括8个汇流缓冲器单元和4个特有单元，并由2个SFQ-BUF单元决定连线的连接方式。

本发明还提供一种基于脉冲逻辑的非确定性物理不可克隆函数的设计方法，包括如下步骤：

在激励输入端添加第二非确定性逻辑,使实际输入给各个仲裁单元的选择信号不确定；

在路径输出到触发器，以对比时延产生响应的过程中，添加第一非确定性逻辑，使实际比较的路径变得不确定。

本发明还提供一种电子设备，所述电子设备存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述方法的步骤。

本发明还提供一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现上述方法的步骤。

发明的效果

与现有技术相比，本发明具有如下有益效果：

本发明旨在提高该PUF的逻辑不确定性，进而提高了其抗建模攻击能力。

附图说明

图1是本发明的基于脉冲逻辑的非确定性物理不可克隆函数设计装置的结构框图。

图2是本发明基于脉冲逻辑的非确定性物理不可克隆函数设计装置的结构图。

图3是本发明的非确定性逻辑的示意图。

图4是本发明基于SFQ逻辑的非确定性仲裁型PUF的电路图。

图5和图6是本发明非确定性逻辑SM的示意图。

图7是本发明T1单元的电路示意图。

图8是本发明实施例提供的一种电子设备的结构示意图。

图9是本发明实施例提供的一种用于实现容量增量升级方法的程序产品的结构示意图。

具体实施方式

下面将结合本发明实施例中的图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。并且，在此处需要进一步强调的是，以下的具体实施例提供的优选的技术方案，各方案(实施例)之间是可以相互配合或结合使用的。

如图1所示，为本发明基于脉冲逻辑的非确定性物理不可克隆函数设计装置的结构框图。申请的基于脉冲逻辑的非确定性物理不可克隆函数设计装置1包括：脉冲分离单元11、第一组仲裁单元12、第二组仲裁单元13、非确定性逻辑模块14、第一触发器15、第二触发器16、异或门，其中，第一组仲裁单元12和第二组仲裁单元13分别由多个仲裁单元组成，脉冲分离单元11与第一组仲裁单元12、第二组仲裁单元13分别连接，第一组仲裁单元12、第二组仲裁单元13分别与非确定性逻辑模块14，非确定性逻辑模块14与第一触发器15和第二触发器16相连，第一触发器15和第二触发器16与一异或门17连接，经由异或门17输出逻辑值。

脉冲分离单元11用于将一端(例如S端)产生的脉冲信号进行分离；第一组仲裁单元12中的多个仲裁单元分别连接，第二组仲裁单元13中多个仲裁单元分别连接，第一组仲裁单元12和第二组仲裁单元13分别具有两个输入端以及共同的激励端，经脉冲分离单元11分离后的脉冲信号沿着第一组所述仲裁单元12的两个输入端和第二组仲裁单元13的输入端输入到第一组仲裁单元12和第二组仲裁单元13，第一组仲裁单元12和第二组仲裁单元13经由非确定性逻辑模块14分别与第一触发器15和第二触发器16相连，第一触发器15和第二触发器16与一异或门17连接，经由异或门17输出逻辑值。

如图2所示，为本发明基于脉冲逻辑的非确定性物理不可克隆函数设计装置的结构图，以此图为例进行详细说明，SPL为脉冲分离单元11，第一组仲裁单元12为仲裁单元1,0、仲裁单元1,1、……、仲裁单元1,n-1，第二组仲裁单元13为仲裁单元2,0、仲裁单元2,1、……、仲裁单元2,n-1，第一组仲裁单元12和第二组仲裁单元13具有共同的激励端C0、……、Cn-1，其经过非确定逻辑Si(0<＝i<＝(n-1))对仲裁单元进行激励。

两组仲裁单元通过非确定性逻辑模块SM与触发器15、16连接，触发器15、16经过1个异或门17输出逻辑值R。因此，本发明的设计思想是由2个仲裁型PUF组成，但它们的路径输出并非与触发器直接相连，而是经过非确定性逻辑模块SM。

如图3所示，为本发明的非确定性逻辑的示意图。本发明与仲裁型PUF不同的是，在每一个激励比特Ci(i∈[0，n-1])处添加了一个如图3所示非确定性逻辑模块Si。它由一个SFQ-BUF门和一个异或逻辑门构成。当偏置电流为0时，SFQ-BUF门可以实现真随机数发生器，输出0或1的概率均为50％。若Wi＝0，则Xi＝Ci，即该非确定性逻辑模块实现的是缓冲器的功能；若Wi＝1，则Xi＝～Ci，即该非确定性逻辑模块实现的是反向器的功能。对于不同的芯片，由于Wi可能并不相同，因此同一个激励经过该非确定性逻辑模块后，实际输入到多路选择器的信号值也可能并不相同。这种不确定是缓冲器还是反向器的特性，使攻击者无法直接判断上下2条路径是由哪些片段组成的，进而提高了抗建模攻击能力。

本发明还提供一种基于脉冲逻辑的非确定性物理不可克隆函数设计方法包括如下步骤：

在激励输入端C0～Cn-1添加非确定性逻辑S0～Sn-1,使实际输入给各个仲裁单元的选择信号X0～Xn-1不确定；

在路径输出U1,n,B1,n,U2,n,B2,n到触发器，以对比时延产生响应R1和R2的过程中，添加非确定性逻辑SM,，使实际比较的路径H1,U,H1,B,H2,U,H2,B变得不确定。

如图4所示，是基于SFQ逻辑的非确定性仲裁型PUF的电路图，仲裁单元包括4个CB单元(CB1-CB4)和2个T1单元(T1A和T1B)组成，连线关系如图4所示。

CB(Confluence Buffer,汇流缓冲器)是超导逻辑单元库中特有的单元，其功能与或门等价，只是不需要时钟输入。

T1单元也是超导逻辑单元库中特有的，简称为特有单元，如7所示，其包含1个数据输入端和1个时钟输入端。当数据输入端输入1个脉冲信号后，输出端即sum端(s端)在时钟端clk驱动下输出1；当输入端输入两个不连续的脉冲信号后，进位输出端carry(c端)，不需要时钟驱动。

仲裁单元具体为：

CB1的两个输入端分别连接Ci和Ui-1，输出端连接到T1A单元的数据输入端和时钟输入端即clk端；CB2的两个输入端则分别连接Ci和Bi-1，输出端连接到T1B单元的数据输入端和时钟输入端(clk端)。T1A单元的s输出和TIB的c输出，连接到CB3的输入；T1B单元的s输出和TIA的c输出，连接到CB4的输入。

对于CB单元，输入脉冲会延迟一段时间后输出。对于T1单元，当输入端t的脉冲个数为偶数时，从c端输出1个脉冲，s端没有输出；脉冲个数为奇数时，从s端输出1个脉冲，c端没有输出。当Ci端没有脉冲时，Ui-1与Ci经过CB单元之后会输出1个脉冲，输入给T1后，T1的s端会输出1个脉冲，类似的下面的T1也会在s端输出1个脉冲。此时脉冲从Ui-1传递至Ui、从Bi-1传递至Bi。当Ci端有脉冲时，Ui-1与Ci经过CB单元之后会输出2个脉冲，输入给T1后，T1的c端会输出1个脉冲，类似的下面的T1也会在c端输出1个脉冲。此时脉冲从Ui-1传递至Bi、从Bi-1传递至Ui。

如图5和图6所示，为本发明非确定性逻辑SM的示意图，非确定性逻辑模块SM的有4个输入(U1,n、U2,n、B1,n、B2,n)和4个输出(H1,U、H2,U、H1,B、H2,B)。由8个CB单元(CB1-CB8)和4个T1单元(T1A-T1D)组成，连线关系如图5和图6所示。

其中，CB(Confluence Buffer)是超导逻辑单元库中特有的单元，其功能与或门等价，只是不需要时钟输入。T1单元也是超导逻辑单元库中特有的，如图7所示，其包含1个数据输入端和1个时钟输入端。当数据输入端输入1个脉冲信号后，sum端在时钟端clk驱动下输出1；当输入端输入两个不连续的脉冲信号后，进位输出端carry，不需要时钟驱动。

CB1的两个输入端分别连接W1,H和U1,n，输出端连接到T1A单元的数据端和clk端；CB2的两个输入端则分别连接W1,H和B2,n，输出端连接到T1B单元的数据端和clk端。T1A单元的s输出和T1B的c输出，连接到CB3的输入；T1B单元的s输出和T1A的c输出，连接到CB4的输入。CB5的两个输入端分别连接W2,H和B1,n，输出端连接到T1C单元的数据端和clk端；CB6的两个输入端则分别连接W2,H和U2,n，输出端连接到T1D单元的数据端和clk端。T1C单元的s输出和T1D的c输出，连接到CB7的输入；T1D单元的s输出和T1C的c输出，连接到CB8的输入。

非确定性逻辑模块SM是由2个SFQ-BUF单元决定连线的连接方式，用于配置输入至上下2个触发器进行比较的到底是哪2条路径。例如，若W1,H＝0且W2,H＝0，则R1是B1,n与U1,n时延比较的结果，R2是B2,n和U2,n时延比较的结果；若W1,H＝0且W2,H＝1，则R1是U1,n与U2,n时延比较的结果，R2是B2,n和B1,n时延比较的结果。可见，2个SFQ-BUF单元可以提供4种不同的触发器输入连接方式，若采用更多的BUF单元，可以提供更多种触发器输入连接方式。而对于不同的PUF，由于它们BUF单元的输出可能并不相同，因此其连接方式也可能并不相同，这使得攻击者无法直接判断各条路径的时延是如何决定最终响应的，从而提高PUF的抗建模攻击能力。

综上所述，本发明提出了基于脉冲逻辑的非确定性PUF设计，包括非确定性逻辑设计、双路径PUF结构。

参见图8，本发明实施例还提供了一种电子设备200，电子设备200包括至少一个存储器210、至少一个处理器220以及连接不同平台系统的总线230。

存储器210可以包括易失性存储器形式的可读介质，例如随机存取存储器(RAM)211和/或高速缓存存储器212，还可以进一步包括只读存储器(ROM)213。

其中，存储器210还存储有计算机程序，计算机程序可以被处理器220执行，使得处理器220执行本发明实施例中非确定性物理不可克隆函数设计方法的步骤，其具体实现方式与上述非确定性物理不可克隆函数设计方法的实施例中记载的实施方式、所达到的技术效果一致，部分内容不再赘述。

存储器210还可以包括具有至少一个程序模块215的实用工具214，这样的程序模块215包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。

相应的，处理器220可以执行上述计算机程序，以及可以执行实用工具214。

总线230可以为表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器、外围总线、图形加速端口、处理器或者使用多种总线结构中的任意总线结构的局域总线。

电子设备200也可以与一个或多个外部设备240例如键盘、指向设备、蓝牙设备等通信，还可与一个或者多个能够与该电子设备200交互的设备通信，和/或与使得该电子设备200能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等)通信。这种通信可以通过输入输出接口250进行。并且，电子设备200还可以通过网络适配器260与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。网络适配器260可以通过总线230与电子设备200的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备200使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理器、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储平台等。

本发明实施例还提供了一种计算机可读存储介质，该计算机可读存储介质用于存储计算机程序，所述计算机程序被执行时实现本发明实施例中非确定性物理不可克隆函数设计方法的步骤，其具体实现方式与上述非确定性物理不可克隆函数设计方法的实施例中记载的实施方式、所达到的技术效果一致，部分内容不再赘述。

图9示出了本实施例提供的用于实现上述非确定性物理不可克隆函数设计方法的程序产品300，其可以采用便携式紧凑盘只读存储器(CD-ROM)并包括程序代码，并可以在终端设备，例如个人电脑上运行。然而，本发明的程序产品300不限于此，在本发明中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。程序产品300可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。

计算机可读存储介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了可读程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。可读存储介质还可以是任何可读介质，该可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。可读存储介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等，或者上述的任意合适的组合。可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的程序代码，程序设计语言包括面向对象的程序设计语言诸如Java、C++等，还包括常规的过程式程序设计语言诸如C语言或类似的程序设计语言。程序代码可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。

本发明从使用目的上，效能上，进步及新颖性等观点进行阐述，已符合专利法所强调的功能增进及使用要件，本发明以上的说明书及说明书附图，仅为本发明的较佳实施例而已，并非以此局限本发明，因此，凡一切与本发明构造，装置，特征等近似、雷同的，即凡依本发明专利申请范围所作的等同替换或修饰等，皆应属本发明的专利申请保护的范围之内。

Claims

1.一种基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置，其特征在于，包括：

脉冲分离单元，其用于接收一脉冲信号并将其进行分离；

第一组仲裁单元和第二组仲裁单元，其均具有多个彼此相连的仲裁单元，经所述脉冲分离单元分离后的脉冲信号沿着各组的第一仲裁单元直至传递至该组最后的仲裁单元；

第一非确定性逻辑模块，其与所述第一组仲裁单元、所述第二组仲裁单元分别连接，所述第一组仲裁单元、所述第二组仲裁单元具有共同的激励端C0、……、Cn-1；

异或门，其与所述第一触发器和所述第二触发器相连，用于输出逻辑值，

所述仲裁单元包括四个汇流缓冲器单元和两个特有单元：

四个所述汇流缓冲器单元分别为第一汇流缓冲器单元、第二汇流缓冲器单元、第三汇流缓冲器单元、第四汇流缓冲器单元；

两个所述特有单元分别为第一特有单元和第二特有单元，

所述第一汇流缓冲器单元的两个输入端分别连接Ci和Ui-1，输出端连接到第一特有单元的数据输入端和时钟输入端，其中，Ci为第i个激励端，Ui-1为第i-1个仲裁单元的一个输出；

所述第二汇流缓冲器单元的两个输入端则分别连接Ci和Bi-1，输出端连接到第二特有单元的数据输入端和时钟输入端，Bi-1为第i-1个仲裁单元的另一个输出；

所述第一特有单元的s输出端和所述第二特有单元的c输出端，连接到所述第三汇流缓冲器单元的输入端，其中，所述第一特有单元的s输出端为sum端，所述第二特有单元的c输出端为carry端；所述第二特有单元的s输出端和所述第一特有单元的c输出端，连接到第四汇流缓冲器单元的输入端，

一种基于脉冲逻辑的非确定性物理不可克隆函数的设计方法应用于该基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置中，

在所述第一组仲裁单元、所述第二组仲裁单元共同的激励端添加第二非确定性逻辑,使实际输入给各个仲裁单元的选择信号不确定；

在路径输出到第一触发器和第二触发器，以对比时延产生响应的过程中，添加第一非确定性逻辑，使实际比较的路径变得不确定。

2.根据权利要求1所述的基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置，其特征在于，

所述第一组仲裁单元和所述第二组仲裁单元中的每个仲裁单元均具有两个输入端、一个共同激励端以及两个输出端。

3.根据权利要求1所述的基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置，其特征在于，

所述第一组仲裁单元为仲裁单元1,0、仲裁单元1,1、……、仲裁单元1,n-1，所述第二组仲裁单元为仲裁单元2,0、仲裁单元2,1、……、仲裁单元2,n-1，所述第一组仲裁单元和所述第二组仲裁单元经过第二非确定性逻辑模块对仲裁单元进行激励，最后所述第一触发器和所述第二触发器输出逻辑值。

4.根据权利要求3所述的基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置，其特征在于，

所述第二非确定性逻辑模块包括一个SFQ-BUF门和一个异或门，所述SFQ-BUF门与所述异或门连接。

5.根据权利要求1所述的基于脉冲逻辑的非确定性物理不可克隆函数的信号处理装置，其特征在于，

所述第一非确定性逻辑模块具有四个输入和四个输出，所述第一非确定性逻辑模块包括8个汇流缓冲器单元和4个特有单元，并由2个SFQ-BUF门决定连线的连接方式。