CN115525932A - 用于抵御机器学习建模攻击的puf电路 - Google Patents

用于抵御机器学习建模攻击的puf电路 Download PDF

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CN115525932A CN202211322351.5A CN202211322351A CN115525932A CN 115525932 A CN115525932 A CN 115525932A CN 202211322351 A CN202211322351 A CN 202211322351A CN 115525932 A CN115525932 A CN 115525932A
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Abstract

一种用于抵御机器学习建模攻击的PUF电路，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门。非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励；弱PUF组件输出n位响应至控制寄存器，控制寄存器输出控制向量至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果与强PUF组件输出的响应向量通过异或门进行异或运算，异或门的1位输出端作为安全PUF电路的输出引脚并输出响应。本发明在保证轻量级的基础上具备抵御现有机器学习建模攻击的能力。

Description

用于抵御机器学习建模攻击的PUF电路
技术领域
本发明涉及的是一种信息安全领域的技术，具体是一种用于抵御机器学习建模攻击的物理不可克隆函数(PUF)电路。
背景技术
物理不可克隆函数(Physical Unclonable Function，PUF)作为一类基于集成电路制造过程引入的工艺偏差提供随机性的硬件安全机制。PUF提取芯片固有的先天参数不匹配度(如芯片中内部线延时、门级电压等电气特性)，将输入的激励映射为二进制的响应输出。
该技术虽然拥有替代传统安全机制的潜在优势，但是其自身安全性受到机器学习建模攻击的威胁。目前攻击者基于足够数量的激励响应对(Challenge Response Pair，CRP)，通过机器学习算法即可对未达到安全规模的PUF实施攻击，建立PUF的模型从而模拟其激励响应行为，使其丧失安全特性。传统电路单纯通过增大PUF规模，大量增加额外组件，不仅无法提高安全性，而且会使PUF丧失轻量级的应用优势。
发明内容
本发明针对现有技术电路资源占用量高、操作复杂的不足，提出一种用于抵御机器学习建模攻击的PUF电路，使用非线性逻辑运算单元对PUF电路激励中的一部分位进行运算，运算结果用于混淆强PUF组件的响应。电路根据弱PUF组件的响应决定激励中的对应位是否参与非线性逻辑运算。本发明在保证轻量级的基础上具备抵御现有机器学习建模攻击的能力，包括但不限于前馈神经网络(Feedforward Neural Network，FNN)攻击，逻辑回归(Logical Regression，LR)攻击和支持向量机(Support Vector Machine，SVM)攻击。
本发明是通过以下技术方案实现的：
本发明涉及一种用于抵御机器学习建模攻击的PUF电路，为n激励1响应电路，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门，其中：非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励c；弱PUF组件输出n位响应rw至控制寄存器，控制寄存器输出控制向量s至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果f(c)与强PUF组件输出的响应向量ra通过异或门进行异或运算，异或门的1位输出端作为PUF电路的输出引脚并输出响应
Figure BDA0003911050950000011
Figure BDA0003911050950000012
其中：
Figure BDA0003911050950000013
表示异或操作。
所述的非线性逻辑运算单元进行的逻辑运算是指：当控制向量s中的第i位为1，则选取激励c中的第i位ci进行异或运算并得到结果f(c)；当控制向量中的第i位为0，则激励c中的第i位ci不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)。
所述的选取，即从激励c中选取第i位ci的操作为：
Figure BDA0003911050950000021
其中：上标T表示转置操作，β为n位控制向量，其中只有第i位取值为1，其余位取值均0。
所述的按位异或运算是指：当将参与运算的位进行等价技术转换：数值1保持不变而数值0变为-1，则异或操作可以等价转换为乘法操作。根据上述公式，从激励c中选取多位进行异或运算的操作为：
Figure BDA0003911050950000022
其中：
Figure BDA0003911050950000023
表示克罗内克积，
Figure BDA0003911050950000024
是一个1×nl维向量，cXOR是一个nl×1维向量，参数I表示参与异或运算的位的个数，在提供足够(c，f(c))数据对的条件下，使用机器学习算法学习出向量
Figure BDA0003911050950000027
的难度随着参数I的增大而呈指数级增长，当I足够大时，通过机器学习无法学习出控制向量
Figure BDA0003911050950000026
也就无法在提供激励c的条件下预测出结果f(c)，也就无法进一步预测出PUF电路正确的响应r。
依据弱PUF组件响应的均匀性，参与异或运算的位的个数，即参数I在n/2附近变化取值，当n取128，即安全PUF电路使用128位激励，则I的理论取值为64。I实际取值会存在一定偏差，但这些小偏差不影响电路的抗机器学习建模性能。选取激励c中I位的异或结果来混淆响应的抗建模安全性近似于I-XOR APUF的抗建模安全性。
所述的强PUF组件采用但不限于基于仲裁器的PUF(Arbiter-based PUF)，例如仲裁器PUF(Arbiter PUF，APUF)、多路器PUF(Multiplexer PUF，MPUF)、前馈PUF(FeedforwardPUF，FFPUF)、介入PUF(interposed PUF，iPUF)等，强PUF组件的输入输出参数应满足n位激励和1位响应。
所述的非线性逻辑运算单元用于进行异或运算，主要部件为多输入单输出的异或门。
所述的弱PUF组件采用但不限于SRAM PUF、DRAM PUF或RO PUF。弱PUF组件输出为n位，与PUF电路的激励位数相同。
技术效果
本发明直接选取激励中的一部分数据进行非线性运算，运算结果用来混淆响应，达到抗机器学习建模攻击的效果。现有强PUF电路中的抗机器学习建模攻击手段通常使用混淆激励的方式，需要增加大量额外的辅助组件；少数使用混淆响应的电路也未直接使用激励的非线性运算结果，同样需要大量额外资源来保证抗机器学习建模安全性。其次，本发明使用弱PUF组件生成控制信息，用于决定激励中的每一位数据是否参与非线性运算的依据，保证PUF电路具有足够的随机性和抗机器学习建模安全性。与现有技术相比，本发明基于激励非线性运算的响应混淆技术，无需添加额外混淆部件和增加电路规模，就能够抗机器学习建模攻击，具有资源占用量低、操作简单的优势。此处操作简单主要指无需额外辅助信号、无需增加协议。本发明基于弱PUF组件的激励选择技术，在满足柯克霍夫原则的基础上，提供随机性，使得本电路能够抵御现有的机器学习建模攻击。
附图说明
图1为本发明安全PUF电路原理示意图；
图2为实施例1安全PUF电路示意图；
图中：强PUF组件选用APUF，弱PUF选用SRAM PUF；
图3为实施例2安全PUF电路示意图；
图中：强PUF组件选用(x，y)-iPUF，弱PUF选用DRAM PUF。
具体实施方式
实施例1
如图2所示，为本实施例涉及一种用于抵御机器学习建模攻击的轻量级安全强PUF电路。
本实施例中采用的强PUF组件在仲裁器PUF(APUF)基础上改进而成，包括若干级联的子单元和双仲裁器，其中：强PUF组件工作时通过信号端接收阶跃信号，阶跃信号分成两路依次通过每一级子单元，激励的每一位ci对应用于控制第i级子单元以决定两路信号采取平行路径传输(点状虚线所示)或交叉路径传输(条状虚线所示)，第n级子单元的输出端分别与两个仲裁器相连，由于每条路径的延时均不相同，激励的值决定两路信号到达仲裁器的顺序，进而决定响应，第一仲裁器A的输出作为强PUF组件的响应，被送往至异或门的输入端。
所述的双仲裁器均使用锁存器电路，用于防止非法用户通过功率侧信道分析的手段获取APUF的响应。
本实施例中弱PUF组件采用SRAM PUF电路实现，其中：当SRAM上电时的状态生成n位控制向量，该控制向量只与SRAM的内部参数有关，不随其他因素变化而改变。依据控制向量，从激励中选取对应位参与非线性逻辑运算。当控制向量第i位为0，则激励的第i位不参与非线性逻辑运算，如为1，则激励的第i位参与运算。
本实施例在工作时，用户可以任意选择n位的二进制向量作为激励c。该激励输入安全PUF电路内部，被同时送入APUF和非线性逻辑运算单元。
激励c中所有参与位经过异或后，产生非线性逻辑单元的输出结果f(c)。f(c)与APUF的响应ra异或，生成安全PUF电路的最终响应r并对外输出。
为评估本发明的抗机器学习建模攻击效果，选取三种具有代表性的机器学习建模攻击方法对电路的安全强PUF电路开展实验验证。三种攻击方法分别为：FNN攻击、LR攻击和SVM攻击。
在实际实施时，对基于PSpice仿真和基于FPGA实现的PUF电路开展抗建模攻击能力评估和资源占用量对比。所有的PUF电路均采用128级延迟单元，对应128位激励。所有生成的数据集都被分为训练数据(80％)和测试数据(20％)两部分。机器学习建模攻击方法基于Python 3.7.3、Keras 2.4.3和TensorFlow 2.3环境实现。
本实施例(Nonlinear Logic-assistant APUF)与原始的APUF和XOR APUF进行对比如表1所示。
表1抗建模攻击性能对比
Figure BDA0003911050950000041
表2基于FPGA的强PUF资源占用量对比
Figure BDA0003911050950000042
*以单个APUF的资源占用量作为基准比较。
通过对比表1中实验数据可知，APUF自身无法抵御三类机器学习建模攻击。每种攻击均仅需5×104个CRP就可以对APUF准确建模。XOR APUF是一类经典的抗机器学习攻击建模PUF电路，n-XORAPUF将n个APUF的响应经异或运算后，作为最终响应输出。当电路中包含的APUF少时，XORAPUF仍然无法抵御机器学习建模攻击，如4-XORAPUF。如果使用APUF较多，如8-XORAPUF，虽然能够抵御机器学习建模攻击，但是比基础APUF相比，大幅增加资源占用量，同时降低可靠性(可靠性指标表示PUF中稳定的CRP所占比例)，导致XORAPUF难以实用，其他现有电路也存在类似的问题，即无法同时满足抗建模安全性和轻量级两个需求。
表1所示的实验结果表明：本实施例能够抵御三类机器学习建模攻击。即便使用多达2×106个CRPs，三种类型的建模攻击均无法建模NLA-APUF，显示出其具有强大的抗机器学习建模攻击能力。
表2所示的实验结果表明：本实施例基于FPGA实现时，只在基础APUF上增加1个128bit的SRAM和2个XOR门，其资源占用量远低于同类的抗建模PUF电路。此外，本实施例可靠性与原始的APUF可靠性一致，避免n-XORAPUF电路中存在的随着PUF规模增大、安全性增强而可靠性降低的问题。
实施例2
如图3所示，为本实施例涉及一种用于抵御机器学习建模攻击的安全强PUF电路。
本实施例中强PUF组件为介入PUF((x，y)-iPUF)，包括两层XORAPUF，其中：上层x-XORAPUF由x个APUF组成，下层y-XORAPUF由y个APUF组成，上层x-XORAPUF的响应经异或运算后嵌入激励并参与下层y-XORAPUF的控制，下层y-XORAPUF的响应经异或运算后作为(x，y)-iPUF的响应输出。
所述的x个APUF和y个APUF均使用双锁存器以防止功耗分析。
本实施例中弱PUF组件采用DRAM PUF实现，其根据上电后生成n位控制向量，该控制向量只与DRAM芯片制造工艺有关，不随其他因素变化而改变。
所述的DRAM PUF响应由软件读取，并写入控制寄存器。安全强PUF电路依据控制寄存器中的控制向量，从激励中选取对应位参与非线性逻辑运算。
本实施例在工作时，用户可以任意选择n位的二进制向量作为激励c输入安全强PUF电路。该激励被同时送入iPUF和非线性逻辑运算单元。当控制向量第i位为0，则激励的第i位不参与非线性逻辑运算，如为1，则激励的第i位参与运算。所有参与位经过异或后作为非线性逻辑单元的运算结果f(c)再与iPUF的响应ra异或，生成安全强PUF电路的最终响应r。
在实际实施时，分别对PSpice仿真和FPGA实现的安全PUF电路开展抗建模攻击能力评估。安全PUF电路使用128位激励。所有生成的数据集都被分为训练数据(80％)和测试数据(20％)两部分。机器学习建模攻击方法基于Python 3.7.3、Keras 2.4.3和TensorFlow2.3环境实现。
如表3所示，为本实施例(Nonlinear Logic-assistant iPUF)与原始的iPUF的抗机器学习建模性能进行攻击实验对比。
表3抗建模攻击性能对比
Figure BDA0003911050950000051
Figure BDA0003911050950000061
通过对比表3中实验数据可知，(x，y)-iPUF在规模较小时，无法抵御机器学习建模攻击。如(2，2)-iPUF和(4，4)-iPUF仍然能被三类攻击方法准确建模。随着规模增大，建模所需的CRP数量也随之增多，当规模增大到一定程度，如(8，8)-iPUF，即可抵御机器学习建模攻击。
表3所示的实验结果表明：本实施例能够抵御三类机器学习建模攻击。即便使用多达2×106个CRPs，三种类型的建模攻击均无法建模NLA-iPUF，显示出其具有强大的抗机器学习建模攻击能力。
如表4所示，当本实施例基于FPGA实现时，只在基础iPUF上增加1个128bit的DRAM(DRAM在FPGA外)和1个XOR门，其资源占用量远低于同类的抗建模PUF电路。此外，本实施例可靠性与原始的iPUF可靠性一致，避免随着PUF规模增大而可靠性降低的问题。
表4基于FPGA的强PUF资源占用量对比
Figure BDA0003911050950000062
*以(2，2)-iPUF的资源占用量作为基准比较。
与现有技术相比，本发明在维持低资源占用的同时，抗机器学习建模性能得到提升(即采用新的响应混淆技术得到的效果)在于：使用激励的非线性逻辑运算结果直接混淆响应，在抵抗机器学习建模攻击的同时，避免增加额外的复杂混淆电路。激励中参与运算的数据由弱PUF组件的响应决定，既提供随机性，又保证非线性逻辑运算拥有足够的参与位。实验结果表明即便提供足够数量的CRP，现有的机器学习建模攻击方法也无法通过训练预测出参与非线性逻辑运算的位在激励中所处的位置，也就无法预测出正确的响应。
上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims (10)

1.一种用于抵御机器学习建模攻击的PUF电路，其特征在于，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门，其中：非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励c；弱PUF组件输出n位响应rw至控制寄存器，控制寄存器输出控制向量s至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果f(c)与强PUF组件输出的响应向量ra通过异或门进行异或运算，异或门的1位输出端作为PUF电路的输出引脚并输出响应
Figure FDA0003911050940000011
其中：
Figure FDA0003911050940000012
为异或操作。
2.根据权利要求1所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的逻辑运算是指：当控制向量s中的第i位为1，则选取激励c中的第i位ci进行异或运算并得到结果f(c)；当控制向量中的第i位为0，则激励c中的第i位ci不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)。
3.根据权利要求2所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的选取，即从激励c中选取第i位ci的操作为：
Figure FDA0003911050940000013
其中：上标T为转置操作，β为n位控制向量，其中只有第i位取值为1，其余位取值均0。
4.根据权利要求2所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的异或运算是指：当将参与运算的位进行等价技术转换：数值1保持不变而数值0变为-1，即异或运算可等价转换为乘法运算；
所述的当控制向量中的第i位为0，则激励c中的第i位ci不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)，具体为：
Figure FDA0003911050940000014
Figure FDA0003911050940000015
其中：
Figure FDA0003911050940000016
为克罗内克积，
Figure FDA0003911050940000017
为1×nl维向量，cXOR为nl×1维向量，参数l为参与异或运算的位的个数。
5.根据权利要求1所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的强PUF组件采用仲裁器PUF、多路器PUF、前馈PUF、介入PUF且其满足n位激励和1位响应。
6.根据权利要求1-5中任一所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的强PUF组件包括若干级联的子单元和双仲裁器，其中：强PUF组件工作时通过信号端接收阶跃信号，阶跃信号分成两路依次通过每一级子单元，激励的每一位ci对应用于控制第i级子单元以决定两路信号采取平行路径传输或交叉路径传输，第n级子单元的输出端分别与两个仲裁器相连，由于每条路径的延时均不相同，激励的值决定两路信号到达仲裁器的顺序，进而决定响应，第一仲裁器A的输出作为强PUF组件的响应，被送往至异或门的输入端。
7.根据权利要求6所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的双仲裁器均使用锁存器电路，用于防止非法用户通过功率侧信道分析的手段获取APUF的响应。
8.根据权利要求1-5中任一所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的强PUF组件为介入PUF((x,y)-iPUF)，包括两层XOR APUF，其中：上层x-XOR APUF由x个APUF组成，下层y-XOR APUF由y个APUF组成，上层x-XOR APUF的响应经异或运算后嵌入激励并参与下层y-XOR APUF的控制，下层y-XOR APUF的响应经异或运算后作为(x,y)-iPUF的响应输出。
9.根据权利要求8所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的x个APUF和y个APUF均使用双锁存器以防止功耗分析。
10.根据权利要求1所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的弱PUF组件采用SRAM PUF、DRAM PUF或RO PUF且其满足输出为n位和n位激励。
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