CN113297634B - 一种基于全自旋逻辑的物理不可克隆函数硬件电路及实现方法 - Google Patents

一种基于全自旋逻辑的物理不可克隆函数硬件电路及实现方法 Download PDF

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Abstract

本发明涉及一种基于全自旋逻辑的物理不可克隆函数硬件电路及方法，利用自旋转移矩磁性元胞构建全自旋电路，由线性反馈移位寄存器生成一组内部挑战向量，输入到扫描触发器中，选取扫描触发器后面的逻辑门作为被测试逻辑门，该逻辑门写入延迟作为电路不可克隆的内部特征。在固定的写入时间内，获取被测试逻辑门的输出电流，若输出电流大于阈值，则输出响应比特‘一’，反之输出相应比特‘零’，多个响应比特位串行输出，形成全自旋电路不可克隆的响应比特串。本发明提出一种自动回写方案，提升响应比特输出的可靠性。同时，一种掩码电路用来改进响应比特串的独特性，保障基于全自旋电路的存算一体系统长期安全稳定运行。

Description

一种基于全自旋逻辑的物理不可克隆函数硬件电路及实现 方法
技术领域
本发明涉及一种基于全自旋逻辑的物理不可克隆硬件电路及方法，属于自旋转移矩磁存储器安全应用技术领域。
背景技术
在大数据和神经网络计算中，随着主存性能与处理器性能之间的差距的日益扩大，突破“存储墙”问题成为了提升处理器性能和降低功耗的关键。静态随机存储器作为高速缓冲存储器，由于其漏电功耗随着半导体特征尺寸的减小而急剧增大，成为了存储器发展的瓶颈。目前，解决存储墙有效途径之一就是将非易失性存储器和存储计算结合起来，存储器通过后道工艺直接集成到运算电路上，减小互连延迟，探索新型存内计算技术来提升主存性能具有十分重要的意义。
STT-mCell作为一种新型的自旋电子器件，如图1所示，具有非易失性、高读写速度，高密度等特性，应用在存内计算(Computing-In-Memory,CIM)系统中。利用STT-mCell存算一体化技术，实现全自旋电路，极大解决了CMOS集成电路和处理器面临的瓶颈。然而，由于其非易失性和时钟门控性，保证基于STT-mCell全自旋计算系统的硬件安全性成为挑战。
近年来，为了安全的保存计算系统中的加密信息，物理不可克隆函数(PhysicalUnclonable Function,PUF)引起了人们广泛的关注。PUF可以防止第三方制造商对电路进行克隆，同时是加强数据隐私和保证加密信息访问许可的有效技术，它从一组难以模拟或预测的挑战中获取电路内部的制造工艺偏差，以产生电路的一串特有响应(签名/认证密钥)。电学PUF一般基于电路传输路径延迟差异或电阻值差异。在过去的数年，人们提出了许多基于CMOS的PUF设计来提高电路的安全性，如仲裁器PUF，环形振荡器PUF等。然而，传统的PUF需要额外独立的PUF模块，且不能在一个周期内产生多个响应位，导致显著的面积开销和功耗。为提升PUF响应的独特性、可靠性、安全性，减小PUF电路面积开销，一些高能效的PUF设计已被提出，但是由于STT-mCell具有独特的时钟门控访问和逻辑切换机制，传统的PUF并不能直接应用于全自旋电路。
目前物理不可克隆的硬件电路设计方法主要有：
专利申请号201410566735.0，名称“一种基于物理不可克隆函数的RFID安全认证方法”，利用物理不可克隆函数实现标签信息的不克隆性，采用轻量级的密码学算子进行身份认证，提高了标签数据的防篡改性，但是整个方案复杂度较高，数据库存储量需求较大，且部分数据未利用，很难保护核心的关键信息。
ACM/EDAC/IEEE Design Automation Conference，“RESP:A robust physicalunclonable function retrofitted into embedded SRAM array”，2013，利用静态随机存储器写入失败效应产生随机响应，通过调节电源电压来增加PUF响应比特的唯一性。但是如果对手知道外部电源调节方式，就可以利用所获得的信息来预测响应比特串，降低了PUF的安全性。
专利申请号201310304948.1，名称“一种基于RFID和物理不可克隆函数的防伪方法”，提出了一种抗克隆能力较强的PUF设计方法，可以抵御多种的攻击，基本满足安全认证的要求，但是并且SHA-1算法过时，计算代价和计算复杂度偏大。
IEEE Transactions on Information Forensics and Security，“HighlyReliable Spin-Transfer Torque Magnetic RAM-Based Physical Unclonable FunctionWith Multi-Response-Bits Per Cell”，2015，提出了一种基于STT-MRAM的内存PUF设计，该技术为PUF设计一个独立的回写模块，使响应比特位稳定输出，但是导致大的面积开销。
IEEE International Symposium on Hardware-Oriented Security and Trust，“DWM-PUF:A low-overhead,memory-based security primitive”，2014，提出了一种基于磁畴壁的内存PUF设计，通过改变注入到纳米线中的电流脉冲幅值、电流脉冲占空比以及增加输入端口的数量，用于扩展挑战响应对的数量，以提升响应比特的独特性。然而，在磁性纳米线中，只能通过移位触点的注入电流实现畴壁左右移位，读取相应比特时通过注入电流将磁畴移动到读取端口下。对于随机访问，最坏情况下的延迟是移位延迟数与读写延迟的总和，导致较大的功耗开销。
上述多数现有的物理不可克隆函数硬件电路设计方法都存在面积开销大的问题，在进行PUF测试时，吞吐量低且需要较长的测试时间，且部分提出的改进方法容易受到各种攻击。同时，没有考虑用于存算一体系统的全自旋电路的物理不可克隆函数硬件设计。因此，现有PUF技术中存在面积开销大，响应比特串输出不稳定，安全性低等缺陷。
发明内容
本发明的技术解决问题是：克服技术的不足，提供一种基于全自旋逻辑的物理不可克隆函数硬件电路及方法，在最小化PUF电路面积开销功耗前提下，每个时钟周期能够高效的提取多个响应位；能够生成具有良好唯一性和低测试开销的响应串；同时具有高可靠性和抵抗攻击的能力。
本发明的一种基于全自旋逻辑的物理不可克隆函数硬件电路，包括STT-mCell单元库和全自旋电路；STT-mCell为自旋转移矩磁性元胞(Spin-Transfer Torque magneticCell,STT-mCell)的缩写；
利用STT-mCell的VerilogA文件，制作STT-mCell标准单元库，所述STT-mCell标准单元库包括：反相器、缓冲器、与非门、异或门、多路选择器、D触发器，基于所述STT-mCell标准单元构建全自旋电路；所述反相器、缓冲器、与非门、异或门称为逻辑门；
所述全自旋电路包括：线性反馈移位寄存器、扫描触发器、绝对值电路与敏感放大器、基于扫描触发器的自动回写电路、掩码电路和STT-mCell非易失性内存；
所述线性反馈移位寄存器，用来生成物理不可克隆函数硬件电，即PUF电路的内部挑战向量；给定PUF电路输入端一个外部种子，并行输出的比特串作为所述扫描触发器模块的输入向量，该向量为PUF电路的内部挑战向量；
所述扫描触发器(Scan Flip-Flop,SFF)，经过时钟上升沿触发，扫描触发器接收的内部挑战向量同时传递到位于其后端的逻辑门，即被测试逻辑门的输入端，实现挑战向量的同步输出；
所述绝对值电路与敏感放大器，对被测试逻辑门输出的正负电流值取绝对值，将该绝对电流值输入到敏感放大器中，与标准电流值进行比较，输出‘0’/‘1’响应比特位；
所述基于扫描触发器的自动回写电路，在热波动外界环境干扰下，在每两级扫描触发器中间加一个由STT-mCell开关，同时在扫描触发器后面逻辑门的输出端加一条回写路径，回写至每两级中的第一级扫描触发器输入端SI；
下面按照图5给出细节过程，启动所述自动回写电路时，测试使能端置‘1’，扫描触发器经时钟上升沿触发后，缓冲器的输出电流值回写至扫描触发器的扫描输入端，即SI端，通过时钟控制，实现响应比特位在某一时刻的准确输出；
掩码电路，包含多路选择器，计数器和异或门，用于提升响应比特串的独特性；多路选择器用于选择响应比特串中的比特‘1’，统计‘1’个数将其转换成二进制掩码；异或门按位实现原始响应比特与二进制掩码的异或操作，生成最终改进后的认证密钥；
STT-mCell非易失性内存，存储每块PUF电路的二进制掩码，启动掩码电路时，掩码电路生成的二进制掩码通过移位寄存器串行输出用于异或操作。
本发明的一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，包括下列步骤：
(1)根据线性反馈移位寄存器的初始输入向量，输出端口的数量以及PUF电路中被测试逻辑门的数量，构建线性反馈移位寄存器的多项式表达式，设计线性反馈移位寄存器电路结构；
(2)测试缓冲器的输出电流随时间变化的情况，为被测试逻辑门设计统一的写入时间，与被测试逻辑门在相同写入时间内输出的电流值相比较，衡量PUF电路的内部工艺偏差；
(3)线性反馈移位寄存器产生的输出向量作为PUF电路的内部挑战向量，将挑战值送至扫描触发器输入端，扫描触发器经时钟上升沿触发后，挑战值在同一时刻传递到扫描触发器后面逻辑门的输入端；
(4)在固定的写入时间结束时，启动基于扫描触发器的自动回写电路，通过添加的回写路径，扫描触发器后面逻辑门的输出的电流值回写至扫描触发器内部；
(5)在扫描触发器的时钟控制下，经过绝对值电路、敏感放大器，输出包含不同‘0’/‘1’响应比特位的比特串，此时扫描链当作移位寄存器，回写的PUF电路响应值在扫描触发器时钟的控制下逐位移出；
(6)将步骤(5)生成的比特串输入到掩码电路，掩码电路生成一串二进制掩码存储到STT-mCell非易失性内存中；
(7)向PUF电路施加一个新的挑战向量，重复上述步骤(1)-(5)，生成一个原始响应比特串，通过扫描触发器按位移出，与步骤(6)存储在STT-mCell非易失性内存中的掩码进行异或操作，生成最终改进后的认证密钥。
所述步骤(4)中的回写电路工作过程为：连接两级扫描触发器之间的开关断路，扫描触发器经第二次时钟上升沿出发后，PUF电路响应值通过回写电路同时回写到扫描触发器内部。
所述步骤(5)中的输出不同响应比特位的过程为：每个被测试逻辑门由相同的时钟控制，以同步读取操作，将在固定写入延迟时间内输出的电流值与阈值比较，大于阈值则输出逻辑值‘1’，反之输出逻辑值‘0’；基于每个逻辑门不同的工艺偏差，这些响应值门同时产生一系列‘0’/‘1’混合的响应比特串。
本发明的技术解决方案的原理是：基于STT-mCell构成的逻辑门的访问延迟变化，提出了一种基于全自旋逻辑的物理不可克隆函数硬件电路。复用电路中原本存在的可测性设计结构，最小化面积开销和功耗。致力于通过扫描触发器自动回写技术，在不同操作条件下，响应比特串实现稳定输出。同时，结合掩码方案，改进最终响应比特串的均匀性和唯一性。最后，验证了SD-PUF对各种攻击的鲁棒性。具体技术方案包含以下四个方面：
(1)设计PUF总体结构
针对由自旋转移力矩器件构建的全自旋电路，减少电路面积和功耗开销对提升内存性能尤为重要。本发明提出一种基于STT-mCell的超低面积开销的物理不可克隆函数硬件电路设计。可测性设计结构在现代超大规模集成电路中很常见，如扫描链，线性移位寄存器等，它们占据电路本身一部分开销，利用这些部件来实现PUF设计，提高了原有测试电路的复用性。原有的线性反馈移位寄存器可以为PUF生成挑战向量，扫描触发器可以被复用设计成PUF主体结构等。
(2)确定PUF电路响应比特串的读取方法
本发明中，选取逻辑门访问延迟被用作电路唯一且不可复制的特征。但STT-mCell具有与其他自旋器件不同的电气特性，如供电的时钟门控(pClock)特性。对于STT-mCell构成的逻辑门读写操作，当启用pClock时，电路可以同时执行写入和读取操作；当禁用pClock时，电路依然可以写入操作，但不能执行读取操作。由于STT-mCell构成的全自旋电路断电后仍可写入，传统的读取控制不再适用。因此，精确地控制PUF响应的读取时间亟待解决。本发明选取扫描触发器后面的逻辑门作为工艺偏差测试对象，通过扫描触发器来统一挑战向量到达逻辑门输入端时间，利用触发沿控制输出电流值的读取时间。在相同时间内，各个被选取逻辑门输出的电流值存在差异，通过敏感放大器与自定标准值进行比较，生成响应比特串。
(3)增强PUF电路在外界干扰下的可靠性
在STT-mCell器件本身的噪声或者其他外部元件的串扰影响下，保证响应位可靠性是自旋电子学PUF面临的挑战之一。例如，由于热噪声，输出电流中的热波动可能导致实际写入延迟随时间变化，在对应的读取时间节点，读出电流值与实际电流值存在偏差，最终输出错误的响应位。如图2所示，本发明提出一种基于扫描触发器响应比特的自动回写机制，该回写操作通过扫描触发器的时钟沿进行控制，增强响应比特的可靠性。例如，在某一时刻给扫描触发器施加上升沿触发，通过增加一条回写路径，位于其后面的逻辑门输出电流值自动回写到扫描触发器内部，实现响应比特在某一时刻的锁存。
(4)增强PUF电路设计制造的安全性
在实际测试环境下，当PUF电路受到较大的工艺偏差或者环境变化时，一部分响应位可能会出现‘0’/‘1’偏置，这将影响最终响应比特串的均匀性和唯一性，对手通过简单的模型就可以预测出响应位，降低了PUF设计的安全性。针对自旋电子学PUF，在扫描触发器基础上，提出一种基于计数器的比特串改进模块，增强PUF响应的均匀性和唯一性。该模块由计数器、多路复用器和异或门组成。例如，在生成最终的响应比特串之前(第一轮)，一个新的16位种子输入到线性反馈移位寄存器，输出64位比特串用于后续掩码生成。多路复用器选择64位输出比特中的‘1’，计数器统计比特‘1’的个数，转化成二进制代码作为m位二进制掩码，此时扫描触发器串行连接形成扫描链，作为移位寄存器使用，与第二轮生成的未改进响应串进行轮番异或操作。通过简单的理论推导可以证明，原始响应比特串的质量越差，该方案的改进效果越明显。
本发明与现有技术相比有益效果为：
(1)本发明复用电路原本测试结构，如线性反馈移位寄存器、扫描触发器。极大程度减少了PUF电路的面积开销，同时增加了可测性结构扫描触发器在测试中的利用率。
(2)本发明提供基于访问延迟的PUF电路，通过扫描触发器时钟沿，精确控制逻辑门的写入和读取操作，能在每个读取周期内产生多个响应比特位，具有显著功耗优势。
(3)本发明在扫描触发器基础上添加回写线，可以实现响应比特串的稳定输出，提高PUF电路在热波动等不同环境下运行的可靠性。
(4)本发明提出一种掩码方案，写进扫描触发器的响应值可以通过扫描触发器逐位移出进行后续掩码操作，改进最终响应比特串的均匀性和唯一性，同时增强PUF对各种攻击的鲁棒性。
(5)本发明通过一组难以模拟或预测的输入，结合自旋转移矩磁性随机存储器(Spin-Transfer Torque magnetic Cell,STT-mCell)内在制造工艺变化，为每一块全自旋电路产生特有的认证密钥，保证基于存算一体系统的硬件安全。
附图说明
图1为STT-mCell器件结构及其构成的逻辑门的示意图；
图2为本发明的结构原理图；
图3为本发明方法的流程图；
图4为本发明提出的基于STT-mCell逻辑门访问延迟的PUF架构图；
图5为本发明提出的基于扫描触发器的自动回写电路示意图；
图6为改进签名效果的掩码电路示意图。
具体实施方式
基于新兴STT-mCell逻辑门访问延迟的PUF设计在全自旋电路中实现，实验仿真中使用2012年卡内基梅隆大学D.Bromberg等人在设计自动化会议(The Design AutomationConference，DAC)发表的题为“mLogic:Ultra-low voltage non-volatile logiccircuits using STT-MTJ devices”论文中提及的STT-mCell器件模型，如图1(a)所示。当电流由w+端流向w-端时，自由耦合层和畴壁转换层的磁化方向向下，反平行于固定磁层向上的磁化方向，该器件呈高阻态。当电流由w-端流向w+端时，自由耦合层和畴壁转换层的磁化方向向上，平行于固定磁层向上的磁化方向，该器件呈低阻态。本发明基于STT-mCell器件搭建了PUF电路，并通过实验评估了PUF三个最重要的指标，即响应比特串的均匀性，唯一性，可靠性。下面对各图进行说明。
基于STT-mCell搭建的反相器、缓冲器、与非门、异或门如图1(b)所示。对于反相器，输入电流从下拉STT-mCell输入时，其输出电流方向与输入电流方向相反。对于缓冲器，输入电流从上拉STT-mCell输入时，其输出电流方向与输入电流方向相同。本发明中所使用的全自旋电路所有元件都是由STT-mCell构成的。类似于现代的CMOS电路，可测性设计结构(Design-for-Testability，DFT)嵌入在全自旋电路中，包含扫描触发器，线性反馈移位寄存器。
图2说明了本发明的结构原理图，本发明基于STT-mCell的全自旋电路，发明包括制作基于STT-mCell的标准单元库(缓冲器、反相器、异或门、D触发器、多路选择器等)，基于标准单元库构建线性反馈移位寄存器电路，具有自动回写功能的扫描触发器；同时PUF电路还包括绝对值电路，敏感放大器，掩码电路等。
图3为本发明流程图，本发明测试流程可以分为准备阶段、响应阶段、回写阶段、改进阶段四个部分。具体测试实现过程如下：
(1)准备阶段：
根据线性反馈移位寄存器的初始输入向量，输出端口数量以及PUF电路中被测试逻辑门(缓冲器)的数量，构建线性反馈移位寄存器的多项表达式，设计线性反馈移位寄存器电路结构，将所有输入初始化为零，一个16位外部种子应用于16级线性反馈移位寄存器，获得一串64位比特长的内部输入挑战向量，输入到扫描触发器中；
(2)响应阶段
I.掩码生成：选取扫描触发器后面的逻辑门作为物理不可克隆测试对象，其写入延迟作为全自旋电路不可克隆的内部特征。第一次上升沿触发扫描触发器，输入挑战同时到达扫描触发器后面的逻辑门输入端。在固定的写入时间内，获取被测试逻辑门的输出电流，若输出电流大于标准阈值，则输出响应比特‘1’，反之输出相应比特‘0’。多个逻辑门的响应比特值串行输出，形成全自旋电路唯一且不可克隆的响应比特串PUF生成的64位响应(“比特串A”)，在第二次时钟上升沿回写进扫描触发器，移出扫描触发器中的响应值送入响应改进模块。多路选择器用于选择响应中的位‘1’，计数器用于统计“比特串A”中的个数，并转换成二进制代码作为m位二进制掩码存储在STT-mCell非易失性内存中。当执行异或运算时，掩码通过移位寄存器移出；
II.原始响应生成：原始响应生成过程与上述用于掩码的响应生成过程基本相同。首先，一个新的16位种子(不同于生成掩码的种子)应用到线性反馈移位寄存器，生成新的64位‘0’/‘1’比特串作为原始响应(“比特串B”)；
(3)回写阶段
基于扫描触发器电路结构，在每两级扫描触发器中间加一个由STT-mCell制作的开关，同时在扫描触发器后面逻辑门的输出端加一条回写路径，回写至本级扫描触发器的其中一个输入端。在固定的写入时间结束时，通过添加的回写路径，逻辑门输出的电流值(响应值)回写至扫描触发器内部；
(4)改进阶段
在扫描触发器的输出端添加多路选择器、计数器、异或门，改进响应比特串的独特性。此阶段扫描链当作移位寄存器，在时钟上升沿控制下，n位原始签名通过扫描链按位移出，并与存储在STT-mCell非易失性内存中的m位掩码按位异或。最后，n位改进后的响应比特串作为最终的认证密钥输出。
下面具体介绍本发明系统及方法的实现过程。
如图4所示，本发明提出的PUF由线性反馈移位寄存器、扫描触发器、响应改进模块、STT-mCell存储器，控制电路等组成。一个外部向量(种子)输入到线性反馈移位寄存器，产生一个内部挑战向量Ci。Ci通过电路并行传播到扫描触发器的D端，然后给扫描触发器统一的时钟上升沿信号，Ci同时到达位于扫描触发器后的逻辑门输入端，图4中本发明采用1，…，m，m+1，…，n表示PUF结构中被选择测试的逻辑门。由于受到制造工艺偏差的影响，这些门的写入延迟将会不同。此外，每个逻辑门由相同的时钟控制，以同步读取操作。将在固定写入延迟时间内输出的电流值与阈值比较，大于阈值则输出逻辑值‘1’，反之输出逻辑值‘0’。第一个缓冲器(图中标记为‘1’)已经完全写入。因此，该缓冲器的响应比特是逻辑值‘1’。然而，图中标记为“m”的缓冲器在相同的写入时间内没有接受到足够的电流，即未达到阈值，该缓冲器的响应比特是逻辑值‘0’。然后，基于每个逻辑门不同的工艺偏差，这些门可以同时产生一系列‘0’/‘1’混合的响应比特串作为该全自旋电路的认证密钥。下面将结合附图和实施例对本发明做进一步的详细说明。
如图4所示，为了保证挑战输入向量的随机性，一个16位外部挑战向量作为初始种子提供给线性反馈移位寄存器，它在每个时钟周期内生成64位内部挑战向量Ci，其中64也是PUF被选中测试的逻辑门的数量。挑战向量传送到所选逻辑门输入端时，采用以下方案量化所选逻辑门的工艺偏差：
固定写入时间内对1000个STT-mCell缓冲器的输出电流进行平均，测得阈值电流(Iref)在2.5ns时为9.56μA。将缓冲器初始化为零后，不同的正向+10μA(逻辑值‘1’)写入电流和负向-10μA(逻辑值‘0’)写入电流输入到缓冲器，在扫描触发器时钟脉冲沿的控制下，输出的不同电流值作为响应通过扫描链移出，之后送入绝对值电路和敏感放大器放大器，最后响应读取电流(Ir)与参考阈值(Iref)进行比较。如果缓冲输出Ir大于的Iref，产生逻辑值‘1’，否则，产生逻辑值‘0’。
在STT-mCell器件本身的噪声或者其他外部元件的串扰影响下，保证响应位可靠性是自旋电子学PUF电路面临的挑战之一。本发明提出一种在扫描链结构中增加自动回写电路的方案，对响应比特位在某一固定时刻进行锁存，提高比特读取时的可靠性。如图5所示，自动回写原理是：当所选逻辑门的写入时间达到固定的写入阈值T1时，所有扫描触发器由时钟信号上升沿触发，产生的输出响应电流值自动回写到扫描触发器中。由于缓冲器“A”受到制造工艺偏差的影响，写入缓冲器的输入端(Ain)和缓冲器的读取端(Aout)之间的写入延迟是唯一的。
图5同时描述了回写电路过程的时序图。首先，一个由线性反馈移位寄存器产生的电流值输入到扫描触发器的D端口，在T0时刻第一个时钟上升沿到来，Q端输出的电流作为挑战送到缓冲器“A”的输入端Ain。然后，扫描触发器由第二个上升沿在T1时刻再次触发，输出响应电流值立刻回写到扫描触发器中进行锁存。注意在T1时刻，信号由端口SI输入到扫描触发器中，输入端口的切换由多路选择器TE端控制。两个上升沿(第一个上升沿时刻T0和第二个上升沿时刻T1)之间的时间间隔就是写延迟阈值Tref。最后，扫描链作为移位寄存器，将里面的电流值移出进行后续操作。
本发明提出的自动回写方案也可以用于基于其他新兴非易失性存储器(Non-Volatile Memory，NVM)技术设计的PUF。STT-mCell的写入耐久性相比其他NVMs(例如FLASH，相变存储器)要高，在设计PUF时具有以下几个优点:1)STT-mCell集成密度高，使得探测电路内部节点或线路篡改式攻击不可行；2)由于STT-mCell逻辑转换所需的电流小于MRAM逻辑转换电流，电磁耦合弱，难以被侧信道攻击利用。传统的回写方案需要更多的面积开销，但是本发明只需要在原始DFT结构上增加回写线。此外，扫描链不会受恶意攻击的影响，因为当电路从PUF工作模式切换到正常逻辑检查模式时，扫描链中的扫描触发器将被置零。即使对手了解的PUF电路测试方法，他们也无法获得每个PUF电路存储在片外认证服务器上的写入阈值。
在实际制造环境中，当PUF电路受到较大的工艺偏差时，一部分响应位可能会出现‘0’/‘1’偏置，这将影响最终响应比特串的均匀性和唯一性，对手通过简单的模型就可以预测出响应位，降低了PUF设计的安全性。如图6所示，本发明提出了一种基于掩码电路的响应改进模块执行掩码方案，增强PUF响应的均匀性和唯一性。该模块由计数器、多路复用器和异或门组成。例如，在生成最终的响应比特串之前(第一轮)，一个新的16位种子输入到线性反馈移位寄存器，输出64位比特串用于后续掩码生成。多路复用器选择64位输出比特中的‘1’，计数器统计‘1’的个数，转化成二进制代码作为m位掩码，与第二轮生成的未改进响应串进行轮番异或操作。通过简单的理论推导可以证明，原始响应比特串间的汉明距(唯一性)越小，该方案的改进效果越明显。
图6对掩码电路的改进效果进行了详细描述，假设两个PUF电路(PUFA和PUFB)n位原始响应之间有k位不同，m位掩码之间有j位不同，即两个原始响应之间有n-k个相同位。利用掩码方案，只有
Figure GDA0003602687820000101
的不同位掩码位会影响原始响应比特。在原始响应受影响的比特位中，
Figure GDA0003602687820000102
的位数将发生翻转，这提高了原始响应的唯一性。然而，也会有
Figure GDA0003602687820000103
的位数将从原来不同值翻转成相同值，这又降低了原始签名的唯一性。因此，整体唯一性提升效果可以表示为：
Figure GDA0003602687820000104
如公式(1)所示，对于
Figure GDA0003602687820000105
的情况，整体响应唯一性将得到较大提升，且原始响应比特串的唯一性越差，本发明的改进效果越明显。
本发明在电路仿真平台验证了STT-mCel访问延迟型PUF设计的可行性及正确性，通过自动回写技术，在不同操作条件下，响应比特串实现稳定输出。同时，结合掩码方案，改进最终响应比特串的均匀性和唯一性，与最先进的PUF设计工作相比，其面积开销为0.73μm2，功耗为4pJ，本发明通过复用电路中的扫描触发器，削减了传统PUF电路响应模块的的面积开销，降低了PUF电路测试时产生的功耗。
本发明未详细说明部分属本领域技术人员公知常识。

Claims (4)

1.一种基于全自旋逻辑的物理不可克隆函数硬件电路，其特征在于：包括STT-mCell单元库和全自旋电路；
利用STT-mCell的VerilogA文件，制作STT-mCell标准单元库，所述STT-mCell标准单元库包括：反相器、缓冲器、与非门、异或门、多路选择器、D触发器，基于所述STT-mCell标准单元构建全自旋电路；所述反相器、缓冲器、与非门、异或门称为逻辑门；
所述全自旋电路包括：线性反馈移位寄存器、扫描触发器、绝对值电路与敏感放大器、基于扫描触发器的自动回写电路、掩码电路和STT-mCell非易失性内存；
所述线性反馈移位寄存器，用来生成物理不可克隆函数硬件电路即PUF电路的内部挑战向量；给定PUF电路输入端一个外部种子，并行输出的比特串作为所述扫描触发器的输入向量，该向量为PUF电路的内部挑战向量；
所述扫描触发器，经过时钟上升沿触发，扫描触发器接收的内部挑战向量同时传递到位于其后端的逻辑门，即被测试逻辑门的输入端，实现挑战向量的同步输出，同时，扫描触发器串行连接形成扫描链结构，用于响应比特移位操作；
所述绝对值电路与敏感放大器，对被测试逻辑门输出的正负电流值取绝对值，并记为绝对电流值；将该绝对电流值输入到敏感放大器中，与标准电流值进行比较，输出‘0’/‘1’响应比特位；
所述基于扫描触发器的自动回写电路，在热波动外界环境干扰下，在每两级扫描触发器中间加一个由STT-mCell开关，同时在扫描触发器后面逻辑门的输出端加一条回写路径，回写至每两级中的第一级扫描触发器输入端SI；所述自动回写电路时，测试使能端置‘1’，扫描触发器经时钟上升沿触发后，缓冲器的输出电流值回写至扫描触发器的扫描输入端，即SI端，通过时钟控制，实现响应比特位在某一时刻的准确输出；
掩码电路，包含多路选择器，计数器和异或门，用于提升响应比特串的独特性；多路选择器用于选择响应比特串中的比特‘1’，统计‘1’个数将其转换成二进制掩码；异或门按位实现原始响应比特与二进制掩码的异或操作，生成最终改进后的认证密钥；
STT-mCell非易失性内存，存储每块PUF电路的二进制掩码，启动掩码电路时，掩码电路生成的二进制掩码通过移位寄存器串行输出用于异或操作。
2.一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：包括下列步骤：
(1)根据线性反馈移位寄存器的初始输入向量，输出端口的数量以及PUF电路中被测试逻辑门的数量，构建线性反馈移位寄存器的多项式表达式，设计线性反馈移位寄存器电路结构；
(2)测试缓冲器的输出电流随时间变化的情况，为被测试逻辑门设计统一的写入时间，即访问延迟，与被测试逻辑门在相同写入时间内输出的电流值相比较，衡量PUF电路的内部工艺偏差；
(3)线性反馈移位寄存器产生的输出向量作为PUF电路的内部挑战向量，将挑战值送至扫描触发器输入端，扫描触发器经时钟上升沿触发后，挑战值在同一时刻传递到扫描触发器后面逻辑门的输入端；
(4)在固定的写入时间结束时，启动基于扫描触发器的自动回写电路，通过添加的回写路径，扫描触发器后面逻辑门的输出的电流值回写至扫描触发器内部；
(5)在扫描链的时钟控制下，经过绝对值电路、敏感放大器，输出包含不同‘0’/‘1’响应比特位的比特串，此时扫描链当作移位寄存器，回写的PUF电路响应值在扫描触发器时钟的控制下逐位移出；
(6)将步骤(5)生成的比特串输入到掩码电路，掩码电路生成一串二进制掩码存储到STT-mCell非易失性内存中；
(7)向PUF电路施加一个新的挑战向量，重复上述步骤(1)-(5)，生成一个原始响应比特串，通过扫描触发器按位移出，与步骤(6)存储在STT-mCell非易失性内存中的掩码进行异或操作，生成最终改进后的认证密钥。
3.根据权利要求2所述的一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：所述步骤(4)中的回写电路工作过程为：连接两级扫描触发器之间的开关断路，扫描触发器经第二次时钟上升沿出发后，PUF电路响应值通过回写电路同时回写到扫描触发器内部。
4.根据权利要求2所述的一种基于全自旋逻辑的物理不可克隆函数硬件电路实现方法，其特征在于：所述步骤(5)中的输出不同响应比特位的过程为：每个被测试逻辑门由相同的时钟控制，以同步读取操作，将在固定写入延迟时间内输出的电流值与阈值比较，大于阈值则输出逻辑值‘1’，反之输出逻辑值‘0’；基于每个逻辑门不同的工艺偏差，这些响应值门同时产生一系列‘0’/‘1’混合的响应比特串。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200213139A1 (en) * 2018-12-28 2020-07-02 Microchip Technology Incorporated Classifying comparators based on comparator offsets
CN114928454B (zh) * 2022-06-09 2024-01-09 湖南大学 Crp混淆电路及数据混淆方法
CN116403517B (zh) * 2023-06-09 2023-08-29 中科(深圳)无线半导体有限公司 一种led显示系统电源自适应控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839013A (zh) * 2014-02-27 2014-06-04 杭州晟元芯片技术有限公司 基于三延时链的物理不可克隆函数电路结构
CN104900262A (zh) * 2014-03-07 2015-09-09 英特尔公司 使用电阻式存储器件的物理防克隆功能电路
CN109766309A (zh) * 2018-12-29 2019-05-17 北京航空航天大学 自旋存算一体芯片
KR20200101619A (ko) * 2019-02-20 2020-08-28 연세대학교 산학협력단 메모리 기반 puf 장치 및 그 동작 방법
CN111681690A (zh) * 2020-05-11 2020-09-18 北京航空航天大学合肥创新研究院 基于stt-mram的可重构物理不可克隆函数的生成方法及装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361873B2 (en) * 2015-11-16 2019-07-23 Mentor Graphics Corporation Test point-enhanced hardware security

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839013A (zh) * 2014-02-27 2014-06-04 杭州晟元芯片技术有限公司 基于三延时链的物理不可克隆函数电路结构
CN104900262A (zh) * 2014-03-07 2015-09-09 英特尔公司 使用电阻式存储器件的物理防克隆功能电路
CN109766309A (zh) * 2018-12-29 2019-05-17 北京航空航天大学 自旋存算一体芯片
KR20200101619A (ko) * 2019-02-20 2020-08-28 연세대학교 산학협력단 메모리 기반 puf 장치 및 그 동작 방법
CN111681690A (zh) * 2020-05-11 2020-09-18 北京航空航天大学合肥创新研究院 基于stt-mram的可重构物理不可克隆函数的生成方法及装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Le Zhang等.Highly reliable memory based Physical Unclonable Function using Spin-Transfer Torque MRAM.《2014 IEEE International Symposium on Circuits and Systems (ISCAS)》.2014,全文. *
庞子涵等.FPGA物理不可克隆函数及其实现技术.《计算机辅助设计与图形学学报》.2017,第29卷(第9期),第1591-1597页. *

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