JP2005201721A

JP2005201721A - Ｉｃ試験装置及びｉｃ試験方法、半導体装置の製造方法

Info

Publication number: JP2005201721A
Application number: JP2004006739A
Authority: JP
Inventors: Masatoshi Sano; 正敏佐野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-01-14
Filing date: 2004-01-14
Publication date: 2005-07-28

Abstract

【課題】ＩＣの動作電圧検定試験における制御の流れを改善し、テスト時間の短縮が図れるＩＣ試験装置及びＩＣ試験方法、半導体装置の製造方法を提供する。
【解決手段】ＩＣ試験装置１０は、試験プログラムが設定される主制御部１１と、試験プログラムに応じて被試験ＩＣ（ＤＵＴ）に試験信号を与え、出力を期待値と比較することにより合否を判定する機能試験制御部１２と、試験信号に関する複数種類の動作電圧が設定可能な電圧制御部１５と、を含む。かつ、機能試験制御部１２は、少なくとも試験プログラムに応じた電圧制御部１５に対する動作電圧操作用の制御信号ＣＳを保持し、電圧制御部１５は、制御信号ＣＳに応じて動作電圧が可変される。

Description

本発明は、半導体装置におけるＩＣに対し、複数の電圧条件での機能試験を伴う動作電圧検定試験を実施するＩＣ試験装置及びＩＣ検査方法、半導体装置の製造方法に関する。

ＩＣの動作電圧検定試験は、ＩＣの動作電圧範囲、入力レベルの検定試験であって、ＩＣ試験装置（ＩＣテスタ）により実施される。ＩＣ試験装置は、被試験ＩＣに試験信号のパターンを入力し、期待値どおりの信号出力が得られるか否かを判定する。ＩＣの動作電圧検定試験は、一般に複数の電圧条件にて機能試験いわゆるファンクション試験を行い、保証している。すなわち、ＩＣ試験装置内部の主制御手段（ＣＰＵ：中央演算処理装置）でプログラムされたテストプラン（メインプログラム）にて電圧設定がなされ、所定の機能試験が実行される。従って、ＩＣの動作電圧検定試験は、メインプログラムでの動作電圧設定と機能試験の繰り返し動作を伴う。

電圧設定を変更する毎にメインプログラムと機能試験のプログラムとの間で制御信号の伝達が行われる。このため、複数の電圧条件にて機能試験を行う際に、メインプログラムと機能試験との間の制御切替えのための時間がロスになる。大量生産を前提とした製品ＩＣを試験することを考えると、テスト時間の増大を招き、検査コストが増大する懸念がある。

従来技術には、例えば主制御手段を介するメインプログラム側と、機能試験のパターン信号を扱う等の試験ユニット側の処理間で共に読み出し／書き込み可能な共有メモリを備える試験装置もある（例えば、特許文献１参照）。これにより、主制御手段を介するメインプログラム側は、共有メモリのデータの授受を介して機能試験の終了状況を把握できる。これは、メインプログラム側の容量が大きくなり、ポーリング周期が長くなったことへの対策である。主制御手段は、ポーリング周期に依存せず共有メモリのデータを確認することで、機能試験からＤＣ試験に移行するときの指示命令をリアルタイムに試験ユニット側へ伝送することができる。
特開平６−２３００７７号公報（図１、図２）

図８は、従来のＩＣの動作電圧検定試験における制御の流れを表すイメージ図である。ＩＣの動作電圧検定試験は、電圧設定を複数回変更し機能試験を繰り返す。主制御部側のメインプログラムと、その指示により動作する機能試験のパターン信号を扱う試験ユニット側との処理間で、制御切替えが繰り返される。問題は、メインプログラムを有する主制御部側と、試験ユニット側の機能試験の間でその都度、制御切替えが起こり、ロスが生じることである。これは上記［特許文献１］の技術を応用しようとしても、１回の機能試験終了毎に一旦はメインプログラム側の制御に移るので同様のロスが生じる。大量生産を前提とした製品ＩＣを試験することを考えると、テスト時間の増大を招き、検査コストが増大する懸念がある。

本発明は上記のような事情を考慮してなされたもので、ＩＣの動作電圧検定試験における制御の流れを改善し、テスト時間の短縮が図れるＩＣ試験装置及びＩＣ試験方法、半導体装置の製造方法を提供しようとするものである。

本発明に係るＩＣ試験装置は、試験プログラムが設定される主制御部と、前記試験プログラムに応じて被試験ＩＣに試験信号を与え、出力を期待値と比較することにより合否を判定する機能試験制御部と、前記試験信号に関する複数種類の動作電圧が設定可能な電圧制御部と、を含み、前記機能試験制御部は、少なくとも前記試験プログラムに応じた前記電圧制御部に対する動作電圧操作用の制御信号を保持し、前記電圧制御部は、前記制御信号に応じて動作電圧が可変される。

上記本発明に係るＩＣ試験装置によれば、電圧制御部は、機能試験制御部に保持された制御信号により動作電圧が可変される。これにより、機能試験制御部で出力される試験信号のパターンユニットは、動作電圧の異なる試験を、主制御部への切替え制御なく連続的に処理可能となる。

上記本発明に係るＩＣ試験装置において、主制御部への切替え制御なしに動作電圧の異なる試験を行うより好ましい実施態様として次のような特徴を有する。
前記被試験ＩＣに対する電源電圧の供給及び前記試験信号の授受を担う信号伝達機構を備え、前記電圧制御部は、前記制御信号によって少なくとも前記電源電圧、前記試験信号の入力電圧、出力電圧の各レベルが設定される。
または、前記被試験ＩＣに対する電源電圧の供給、前記試験信号の授受及び前記制御信号の伝達を担う信号伝達機構を備え、前記電圧制御部は、前記制御信号によって少なくとも前記電源電圧、前記試験信号の入力電圧、出力電圧の各レベルが設定される。

また、本発明に係る上記したいずれかのＩＣ試験装置において、前記被試験ＩＣの電源端子と電気的に接続される静止電源電流測定部をさらに具備したことを特徴とする。前記電圧制御部の電圧設定により、静止電源電流試験の最適化に寄与する。

また、本発明に係る上記したいずれかのＩＣ試験装置において、制御信号の格納方法として２例を挙げる。
前記制御信号は、前記電圧制御部の複数種類の動作電圧それぞれに対応可能な複数ビットの記憶部が割り当てられている。
前記制御信号は、前記試験信号のパターンユニット分を計数するリセット・クロックカウンタにおける出力部が割り当てられている。

本発明に係るＩＣ試験方法は、主制御部で設定される試験プログラムに応じ、機能試験制御部で出力される試験信号を被試験ＩＣに与え、出力を期待値と比較することにより合否を判定するＩＣ試験方法であって、前記機能試験制御部側において前記試験プログラムに応じた動作電圧操作用の制御信号を予め保持しておき、前記制御信号に応じて前記試験信号に関し複数種類の動作電圧を設定して動作電圧検定試験を行う。

上記本発明に係るＩＣ試験方法によれば、機能試験制御部側において、試験プログラムに応じた動作電圧操作用の制御信号を予め保持しておく。これにより、機能試験制御部側で出力される試験信号のパターンユニットは、主制御部への切替え制御なく、制御信号に応じて動作電圧の異なる試験を連続的に処理する。

なお、上記本発明に係るＩＣ試験方法において、前記試験信号のパターンユニット中に静止電源電流試験を行うパターンを含み、前記被試験ＩＣ中、ハイインピーダンス状態の端子に対して前記動作電圧の中間レベルの電位を与え、前記被試験ＩＣの電源電流量に応じた判定をすることを特徴とする。静止電源電流試験の最適化に寄与する。

本発明に係る半導体装置の製造方法は、主制御部の命令に応じて各入力に試験信号が与えられ、各出力が期待値と比較される試験が行われる半導体集積回路を有し、前記半導体集積回路について、前記主制御部への制御切替えなしに前記試験信号に関し異なる動作電圧を設定する動作電圧検定試験をすることにより、正常な半導体集積回路のみを有する半導体装置を良品とする。

上記本発明に係る半導体装置の製造方法によれば、半導体集積回路は、主制御部への制御切替えなしに、動作電圧検定試験を達成する。これにより、半導体装置は、信頼性を維持しつつ試験時間の短縮が図れる試験が可能となる。

発明を実施するための形態

図１は、本発明の一実施形態に係るＩＣ試験装置の要部のブロック図である。ＩＣ試験装置１０は、期待値に応じた試験信号（テストパターン）ＴＳを被試験ＩＣであるＤＵＴに与え、その結果としての出力を期待値と比較することにより合否を判定する。

主制御部１１は、ＣＰＵ（中央演算処理装置）、ＣＰＵメモリ等を含み、試験プログラムが設定されている。すなわち、電気的特性検査に利用される信号の生成、解析に関係するテストシステムが構築され、テストシステムとして上記電気的特性検査に関る各テスト項目が記述された全プログラムを含む。もちろん所定数種類の動作電圧（電源電圧、入力電圧、出力電圧）の設定を伴う動作電圧検定試験のプログラムも含まれている。

主制御部１１に対し試験ユニット側として、機能試験制御部１２が設けられている。機能試験制御部１２は、試験信号のパターンがプログラムされているパターンメモリ１３、主制御部１１における試験プログラムに応じて試験信号ＴＳを出力しＤＵＴからの結果を判定するパターンプロセッサ１４を含む。その他に図示しないが、ＤＣ試験用のシステム、各種タイミング信号の発生、各種ラッチ、Ｄ／Ａ（デジタル／アナログ）、Ａ／Ｄ変換等の回路デバイスが含まれる。

試験ユニット側には、機能試験制御部１２で利用される電圧制御部１５が配備されている。電圧制御部１５は、試験信号ＴＳに関する複数種類の動作電圧が設定可能である。電圧制御部１５は、少なくとも被試験ＩＣであるＤＵＴの電源電圧、試験信号ＴＳの入力電圧、出力電圧の各レベルが設定できるように構成されている。

また、機能試験制御部１２では、主制御部１１の試験プログラムに応じた電圧制御部１５に対する動作電圧操作用の制御信号ＣＳを保持するようになっている。ここでは、電圧制御部１５の複数種類の動作電圧それぞれに対応可能な複数ビットの記憶部１６が割り当てられている。これにより、電圧制御部１５は、この制御信号ＣＳに応じて動作電圧が可変されるようになっている。すなわち、電圧制御部１５は、主制御部１１側の制御切替えを伴わずに操作可能となっている。

ピンエレクトロニクス１７は、被測定ＩＣであるＤＵＴとの信号の授受を担う入出力部である。電圧制御部１５は、信号レベルの調整機能を兼ねるピンエレクトロニクス１７周辺に配備してもよい。

上記実施形態の構成によれば、電圧制御部１５は、機能試験制御部１２に保持された制御信号ＣＳにより動作電圧が可変される。これにより、機能試験制御部１２で出力される試験信号のパターンユニットは、動作電圧の異なる試験を、主制御部１１への切替え制御なく連続的に処理可能となる。

図２は、図１の構成に関するＩＣ試験方法について表した処理の流れ図である。主制御部１１では、まず試験信号ＴＳが与えられるべき被試験ＩＣの各端子に対応した動作電圧（電源電圧、入力電圧、出力電圧）の設定が順次にプログラムされる（処理Ｓ１１）。制御信号ＣＳは、例えば、８状態の動作電圧切替えに各対応しようとすれば３ビット必要である。その後、制御信号ＣＳに対応した動作電圧でもって試験信号ＴＳのパターンユニットをプログラム通り実行させるよう命令する（処理Ｓ１２）。

一方、試験ユニット側では、機能試験制御部１２にて制御信号ＣＳをシフトレジスタ等の記憶部（１６）で順次に記憶しておく。これにより、試験信号ＴＳのパターンユニット毎に制御信号ＣＳが試験プログラム通り変わるようにする。これにより、電圧制御部１５による第１の動作電圧条件で試験信号ＴＳのパターンユニットを実行した後、続いて電圧制御部１５による第２の動作電圧条件で試験信号ＴＳのパターンユニットを実行する。続いて第３の動作電圧条件、第４の動作電圧条件…と、電圧制御部１５は制御信号ＣＳに応じて所定数分の動作電圧条件を変更する。その間、主制御部１１の制御切替え無しに動作電圧設定を変えた機能試験を進めることができる（処理１３）。

図３は、本発明の他の実施形態に係るＩＣ試験装置の要部のブロック図である。図１と同様の箇所には同一の符号を付す。前記図１と同様に、機能試験制御部１２では、主制御部１１の試験プログラムに応じた電圧制御部１５に対する動作電圧操作用の制御信号ＲＳを保持するようになっている。この制御信号ＲＳの記憶手段が図１に比べて次のように構成されている。電圧制御部１５で制御される一つの動作電圧条件で実行される試験信号ＴＳのパターンユニット分を計数するリセット・クロックカウンタ２１を利用する。このリセット・クロックカウンタ２１の出力ビット（例えば２ビット）が割り当てられている。これにより、電圧制御部１５は、制御信号ＲＳ、つまりリセット信号とクロック信号に応じて動作電圧が変更されるようになっている。従って、前記実施形態と同様に電圧制御部１５は、主制御部１１側の制御切替えを伴わずに操作可能となっている。

上記実施形態の構成においても、電圧制御部１５は、機能試験制御部１２に保持された制御信号ＲＳにより動作電圧が可変される。これにより、機能試験制御部１２で出力される試験信号のパターンユニットは、動作電圧の異なる試験を、主制御部１１への切替え制御なく連続的に処理可能となる。

図４は、図３の構成に関するＩＣ試験方法について表した処理の流れ図である。主制御部１１では、まず試験信号ＴＳが与えられるべき被試験ＩＣの各端子に対応した動作電圧（電源電圧、入力電圧、出力電圧）の設定が順次にプログラムされる（処理Ｓ２１）。動作電圧の設定は、制御信号ＲＳとしてのカウンタリセット信号出力により切り替わるよう命令される。割り当ての２ビット分に関し、例えばＭＳＢがリセット信号、ＬＳＢがカウンタ信号とする。始めに制御信号ＲＳのリセット信号にて初回の動作電圧に切替える。その後、制御信号ＲＳのカウンタ信号毎に動作電圧を切替え、試験信号ＴＳのパターンユニットをプログラム通り実行させるよう命令する（処理Ｓ２２）。

一方、機能試験制御部１２側では、制御信号ＲＳとして、２ビットのリセット・クロックカウンタ２１のリセット信号とカウンタ信号を準備している。リセット・クロックカウンタ２１は、一つの動作電圧条件で実行される試験信号ＴＳのパターンユニット分を計数後、制御信号ＲＳを出力する。電圧制御部１５はカウンタ２１の制御信号ＲＳにより動作電圧条件を試験プログラムに沿って変更する。すなわち、電圧制御部１５による第１の動作電圧条件で試験信号ＴＳのパターンユニットを実行した後、続いて電圧制御部１５による第２の動作電圧条件で試験信号ＴＳのパターンユニットを実行する。続いて第３の動作電圧条件、第４の動作電圧条件…と、電圧制御部１５は制御信号ＲＳに応じて動作電圧条件を可変する。その間、主制御部１１の制御切替え無しに動作電圧設定を変えた機能試験を進めることができる（処理２３）。

図５は、図１または図３中の本発明に係る電圧制御部１５の構成の一部を示す第１回路図である。図１、図３に示す同様の箇所には同一の符号を付して説明する。入力バッファ３１は、試験信号ＴＳの一つを被試験ＩＣであるＤＵＴの所定の入力端子３２に与える。その際、入力バッファ３１の信号レベルが可変となるよう、複数種類の電源電圧がスイッチングによって選択できるようになっている。図では、機能試験制御部１２における制御信号ＲＳで制御される“Ｈ”レベル（ハイレベル）側、Ｌレベル（ローレベル）側の電源電圧切替え回路３３，３４が配備されている。また、図３中の制御信号ＲＳを利用する場合も予め制御信号ＲＳの切り替わりに応じて順次に電源電圧切替え回路３３，３４が所定の動作をするように信号が与えられるようになっている。

図６は、図１または図３中の本発明に係る電圧制御部１５の構成の一部を示す第２回路図である。図１、図３に示す同様の箇所には同一の符号を付して説明する。出力コンパレータ４１は、被試験ＩＣであるＤＵＴの所定の出力端子４２からの結果出力を入力し、所定の電圧と比較する。その際、比較信号レベルが可変となるよう、複数種類の比較用電圧がスイッチングによって選択できるようになっている。図では、機能試験制御部１２における制御信号ＣＳで制御される“Ｈ”レベル（ハイレベル）側、Ｌレベル（ローレベル）側の電圧切替え回路４３，４４が配備されている。また、図３中の制御信号ＲＳを利用する場合も予め制御信号ＲＳの切り替わりに応じて順次に電圧切替え回路４３，４４が所定の動作をするように信号が与えられるようになっている。コンパレータ４１における比較結果の出力は、例えばパターンプロセッサ１４における判定回路４５に入力される。すなわち、パターンプロセッサ１４において相当する期待値と比較され合否が判定される。

図７は、図１または図３中の本発明に係る電圧制御部１５の構成の一部を示す第３回路図である。図１、図３に示す同様の箇所には同一の符号を付して説明する。被試験ＩＣであるＤＵＴの所定の電源端子５１は、電源電圧のレベルを可変とする。そのため、複数種類の電源電圧がスイッチングによって選択できるようになっている。図では、機能試験制御部１２における制御信号ＣＳにより制御される電源電圧切替え回路５２が配備されている。また、図３中の制御信号ＲＳを利用する場合も予め制御信号ＲＳの切り替わりに応じて順次に電源電圧切替え回路５２が所定の動作ができるよう信号が与えられるようになっている。

さらに、図７の構成において、静止電源電流測定部６１が付加されている。相互スイッチング回路６２により動作電圧検定試験（または機能試験）と静止電源電流試験を行えるようにした構成となっている。静止電源電流測定部６１は、静止電源電流測定回路６４と出力コンパレータ６５を有する。静止電源電流測定回路６４は、抵抗Ｒを介して電源線に流れる電流を増幅するオペアンプＯＰを含む。

例えば、図示しないハイインピーダンス状態の端子に入力電圧として動作電圧の中間レベルの電位を与える。ＣＭＯＳ回路の場合、その検定端子に中間電位を与えることによって電源間にどれだけの電流が流れるか検出する。ハイインピーダンス状態であれば，電源間の電流はほとんどゼロである。それに対して入力状態では大電流が流れる。これにより、良、不良が判別できる。すなわち、出力コンパレータ６５は、静止電源電流測定回路６４からの結果出力を入力し、所定の電圧と比較する。その際、比較信号レベルが可変となるよう、複数種類の電源電圧がスイッチングによって選択できるようになっている。図では、機能試験制御部１２における制御信号ＣＳで制御される“Ｈ”レベル（ハイレベル）側、Ｌレベル（ローレベル）側の比較用電圧の電圧切替え回路６６，６７が配備されている。図３中の制御信号ＲＳを利用する場合も予め制御信号ＲＳの切り替わりに応じて順次に電源電圧切替え回路６６，６７が所定の動作をするように信号が与えられるようになっている。コンパレータ６５における比較結果の出力は、例えばパターンプロセッサ１４における判定回路４５に入力される。すなわち、パターンプロセッサ１４における相当する期待値と比較され合否が判定される。これにより、静止電源電流試験が容易になり、試験の最適化に寄与する。

以上説明したように、各実施形態及びその方法によれば、機能試験制御部側において、試験プログラムに応じた動作電圧操作用の制御信号を予め保持しておく。これにより、機能試験制御部側で出力される試験信号のパターンユニットは、主制御部への切替え制御なく、制御信号に応じて動作電圧の異なる試験を連続的に処理することが可能になる。この結果、ＩＣの動作電圧検定試験における制御の流れを改善し、テスト時間の短縮が図れるＩＣ試験装置及びＩＣ試験方法、半導体装置の製造方法を提供することができる。

一実施形態に係るＩＣ試験装置の要部のブロック図。図１の構成に関するＩＣ試験方法について表した処理の流れ図。他の実施形態に係るＩＣ試験装置の要部のブロック図。図３の構成に関するＩＣ試験方法について表した処理の流れ図。図１または図３中における電圧制御部の構成の一部を示す第１回路図。図１または図３中における電圧制御部の構成の一部を示す第２回路図。図１または図３中における電圧制御部の構成の一部を示す第３回路図。従来のＩＣの動作電圧検定試験における制御の流れを表すイメージ図。

符号の説明

１０…ＩＣ試験装置、１１…主制御部、１２…機能試験制御部、１３…パターンメモリ、１４…パターンプロセッサ、１５…電圧制御部、１６…記憶部、１７…ピンエレクトロニクス、２１…リセット・クロックカウンタ、３１…入力バッファ、３２…入力端子、３３，３４，５２…電源電圧切替え回路、４３，４４，６６，６７…電圧切替え回路、４１，６５…出力コンパレータ、４２…出力端子、４５…判定回路、５１…電源端子、６１…静止電源電流測定部、６２…相互スイッチング回路、６４…静止電源電流測定回路、ＯＰ…オペアンプ、Ｓ１１〜Ｓ１３、Ｓ２１〜Ｓ２３…処理ステップ、ＣＳ…制御信号、ＴＳ…試験信号。

Claims

試験プログラムが設定される主制御部と、
前記試験プログラムに応じて被試験ＩＣに試験信号を与え、出力を期待値と比較することにより合否を判定する機能試験制御部と、
前記試験信号に関する複数種類の動作電圧が設定可能な電圧制御部と、
を含み、
前記機能試験制御部は、少なくとも前記試験プログラムに応じた前記電圧制御部に対する動作電圧操作用の制御信号を保持し、前記電圧制御部は、前記制御信号に応じて動作電圧が可変されるＩＣ試験装置。
前記被試験ＩＣに対する電源電圧の供給及び前記試験信号の授受を担う信号伝達機構を備え、前記電圧制御部は、前記制御信号によって少なくとも前記電源電圧、前記試験信号の入力電圧、出力電圧の各レベルが設定される請求項１記載のＩＣ試験装置。
前記被試験ＩＣに対する電源電圧の供給、前記試験信号の授受及び前記制御信号の伝達を担う信号伝達機構を備え、前記電圧制御部は、前記制御信号によって少なくとも前記電源電圧、前記試験信号の入力電圧、出力電圧の各レベルが設定される請求項１記載のＩＣ試験装置。
前記被試験ＩＣの電源端子と電気的に接続される静止電源電流測定部をさらに具備した請求項１〜３いずれか一つに記載のＩＣ試験装置。
前記制御信号は、前記電圧制御部の複数種類の動作電圧それぞれに対応可能な複数ビットの記憶部が割り当てられている請求項１〜４いずれか一つに記載のＩＣ試験装置。
前記制御信号は、前記試験信号のパターンユニット分を計数するリセット・クロックカウンタにおける出力部が割り当てられている請求項１〜４いずれか一つに記載のＩＣ試験装置。
主制御部で設定される試験プログラムに応じ、機能試験制御部で出力される試験信号を被試験ＩＣに与え、出力を期待値と比較することにより合否を判定するＩＣ試験方法であって、
前記機能試験制御部側において前記試験プログラムに応じた動作電圧操作用の制御信号を予め保持しておき、前記制御信号に応じて前記試験信号に関し複数種類の動作電圧を設定して動作電圧検定試験を行うＩＣ試験方法。
前記試験信号のパターンユニット中に静止電源電流試験を行うパターンを含み、前記被試験ＩＣ中、ハイインピーダンス状態の端子に対して前記動作電圧の中間レベルの電位を与え、前記被試験ＩＣの電源電流量に応じた判定をする請求項７記載のＩＣ試験方法。
主制御部の命令に応じて各入力に試験信号が与えられ、各出力が期待値と比較される試験が行われる半導体集積回路を有し、前記半導体集積回路について、前記主制御部への制御切替えなしに前記試験信号に関し異なる動作電圧を設定する動作電圧検定試験をすることにより、正常な半導体集積回路のみを有する半導体装置を良品とする半導体装置の製造方法。