JP2003344509A - 集積回路（ｉｃ）をテストする方法 - Google Patents
集積回路（ｉｃ）をテストする方法Info
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Abstract
(57)【要約】
【課題】ＡＴＥが提供する様々な能力を利用しつつ、所
与のＡＴＥが提供しないまたは提供できないテスト能力
を提供すること。 【解決手段】外部コンポーネントに対する信号インター
フェイスとして構成された第１パッド（２１６）を備
え、前記第１パッドはドライバ（６０６）とレシーバ
（６１４）を備え、前記ドライバは前記ＩＣの外部コン
ポーネントに出力信号を提供するように構成され、前記
レシーバは前記ＩＣの外部コンポーネントから信号を受
信しそれに応答してディジタル信号を供給するように構
成されるＩＣで、自動テスト装置（ＡＴＥ）（２１８）
を前記ＩＣと電気的に相互接続し、前記ＩＣが前記第１
パッドのドライバ強度を計測するよう、少なくとも１つ
の刺激信号を供給し、前記第１パッドのドライバ強度に
対応する情報を受信する。
与のＡＴＥが提供しないまたは提供できないテスト能力
を提供すること。 【解決手段】外部コンポーネントに対する信号インター
フェイスとして構成された第１パッド（２１６）を備
え、前記第１パッドはドライバ（６０６）とレシーバ
（６１４）を備え、前記ドライバは前記ＩＣの外部コン
ポーネントに出力信号を提供するように構成され、前記
レシーバは前記ＩＣの外部コンポーネントから信号を受
信しそれに応答してディジタル信号を供給するように構
成されるＩＣで、自動テスト装置（ＡＴＥ）（２１８）
を前記ＩＣと電気的に相互接続し、前記ＩＣが前記第１
パッドのドライバ強度を計測するよう、少なくとも１つ
の刺激信号を供給し、前記第１パッドのドライバ強度に
対応する情報を受信する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、更
に詳しくは集積回路の内部でパッドのドライバ強度テス
トを促進するシステム及び方法に関する。 【０００２】 【従来の技術】集積回路（ＩＣ）デバイスは、これまで
様々なテスト方法によってテスト／検証されてきた。例
えば、デバイスのピンレベルでＩＣデバイスの機能に刺
激信号を与えて検証する自動テスト装置（ＡＴＥ）によ
るものなど、機能テストベクトルを使用してＩＣデバイ
スの不良の有無をテスト／検証されてきた。しかしなが
ら、実際にＡＴＥを利用してＩＣをテストする際の制約
として、所定のＡＴＥによりテストされうるＩＣのピン
（又はパッド）数がＡＴＥの物理的な構成によって制限
されるということがある。例えば、テスト対象ＩＣのパ
ッド数がＡＴＥのテストチャネル数を上回ったり、ある
いは、プローブカードのプローブの最大数を上回るな
ど、パッド数がＡＴＥのサポートハードウェアの容量を
上回ることがある。尚、本明細書で使用するこの「パッ
ド」という用語は、ＩＣの電気的接点として機能する物
理的部分と、これに関連してＩＣ内部のコンポーネント
とＩＣ外部のコンポーネント間の電気的な通信を可能に
する回路の両方を総称するものである。 【０００３】またＡＴＥの性能上の制限により、その他
のテスト面での制約となることもある。例えば、ＩＣの
入力及び出力周波数がＡＴＥの最大周波数を上回ること
があり、この場合には、テスト対象ＩＣのテスト周波数
はＡＴＥの最大周波数に制限される。ＡＴＥに追加のテ
ストチャネルおよび／または高動作周波数をもたせるこ
とは可能ではあるが、前述の欠陥を除去するべくＡＴＥ
に適切な多くのピン数および／または特に高い動作周波
数を付与するのは、多くの場合コストの面で無理があ
る。 【０００４】 【発明が解決しようとする課題】上述及びその他の欠陥
に鑑み、当技術分野においては、様々な「間に合わせ」
のテスト手順を利用するＩＣデバイスのテスト法が知ら
れており、これには、（１）ＡＴＥをＩＣデバイスの一
部のピンに接続する、（２）ＡＴＥの１つのテストチャ
ネルにＩＣデバイスの複数のピンを接続する、（３）Ａ
ＴＥの複数のパスでＩＣデバイスをテストする（各パス
はＩＣデバイス全体のピンのサブセットをテストす
る）、（４）デバイスを最大周波数未満でテストする、
（５）既存のＡＴＥの仕様に準拠するよう、設計実装で
ＩＣデバイスのピン数及び／又は周波数を制限する、な
どが含まれる。いうまでもないが、これらの「間に合わ
せ」のテスト手順の多くはテストカバレージの損失をも
たらし、その結果、不良ＩＣデバイスの出荷が増加する
ことになる。又、既存のＡＴＥの仕様に準拠するよう、
設計実装においてＩＣデバイスのピン数および／または
周波数を制限することは、多くの場合、ＩＣ設計にとっ
て受け入れがたい制約事項である。 【０００５】従って、従来技術のこれらそしてその他の
欠点を解決する、改良されたシステム及び方法が必要と
なっている。 【０００６】 【課題を解決するための手段】すなわち本発明は、集積
回路の内部でのドライバ強度テスト機能を提供するもの
である。この観点で、本発明の実施例の中には集積回路
（ＩＣ）を提供すると解釈できるものが存在する。この
ような一実施例においては、集積回路はＩＣの少なくと
も一部と電気的に通信する第１パッドを含んでいる。こ
の第１パッドは第１ドライバ及び第２レシーバを含み、
第１ドライバは第１パッド出力信号をＩＣ外部のコンポ
ーネントに供給するように構成されている。一方、第１
レシーバはＩＣ外部のコンポーネントから第１パッド入
力信号を受信し、この第１パッド入力信号に応答してＩ
Ｃ内部のコンポーネントに対して第１レシーバディジタ
ル出力信号を供給するように構成されている。又、この
ＩＣ内部には、第１テスト回路も設けられており、この
第１テスト回路は、第１パッドのドライバ強度に対応す
る情報を供給するように適合されている。 【０００７】本発明の実施例の中には、集積回路のドラ
イバの電流ドライブ強度を計測するシステムを提供する
と解釈できるものも存在する。この観点では、このよう
な一システムはＩＣ及び自動テスト装置（ＡＴＥ）を含
んでいる。ＡＴＥはＩＣと電気的に相互接続されてお
り、少なくとも１つの刺激信号をＩＣに供給するように
構成されている。一方、ＩＣは、第１ドライバ、第１レ
シーバ、及び第１テスト回路を内蔵する第１パッドを含
んでいる。第１テスト回路は電気的にＡＴＥと通信し、
その結果、ＡＴＥからの少なくとも１つの刺激信号の受
信に応答し、第１ドライバのドライバ強度に対応する情
報をＡＴＥに供給する。 【０００８】本発明の実施例の中には、ＩＣをテストす
る方法を提供すると解釈できるものも存在する。この観
点では、このような方法の１つは、ＡＴＥをＩＣと電気
的に相互接続するステップと、ＩＣが第１パッドのドラ
イバ強度を計測するよう、少なくとも１つの刺激信号を
ＩＣに供給するステップと、第１パッドのドライバ強度
に対応する情報を受信するステップと、を含んでいる。 【０００９】本発明のその他の実施例は、コンピュータ
可読媒体を提供すると解釈できるものである。この観点
では、このようなコンピュータ可読媒体の１つは、ＩＣ
のドライバのドライバ強度の計測を促進するコンピュー
タプログラムを内蔵しており、ＡＴＥによるＩＣへの少
なくとも１つの刺激信号の供給を可能にするよう構成さ
れたロジックを含んでいる。又、ＩＣの第１ドライバの
ドライバ強度に対応する情報をＡＴＥが受信できるよう
にするべく構成されたロジックも提供されている。 【００１０】本発明のその他の特徴と利点は、以下の図
面と詳細な説明を参照することによって当業者に明らか
になるであろう。そのようなすべての特徴と利点は、添
付の請求項に規定された本発明の範囲内に含まれるもの
である。 【００１１】 【発明の実施の形態】以下に、添付の図面を参照し、本
発明について詳細に説明する（尚、添付の図面では、類
似の部分には類似の参照符号が付加されている）。先程
簡単に述べたように、組み込み型の（ディジタル）自己
テスト回路を集積回路に内蔵することが知られている。
まず、図１を参照し、本発明を十分に理解できるよう、
このような組み込み型自己テスト回路を内蔵する代表的
な集積回路１００について詳細に説明する。 【００１２】図１に示すように、集積回路１００は、ロ
ジック１１２とディジタル自己テスト回路１１４を内蔵
するコア１１０を含んでいる。このコア１１０は、例え
ば、自動テスト装置（ＡＴＥ）１１８などの集積回路外
部のデバイスと電気的に通信するように構成されたパッ
ド１１６と電気的に通信する。このような構成により、
外部デバイス（例：ＡＴＥ１１８）から供給された信号
をパッド１１６を含む送信経路を介してコア１１０に供
給することができる。 【００１３】周知のように、このディジタル自己テスト
回路１１４は、コア１１０の内部でロジック回路の機能
に基づいたディジタルテストを実行するように構成され
ている。このようなテストを実現するため、ディジタル
自己テスト回路１１４は、通常、刺激信号生成器１２０
と応答分析器１２２を内蔵している。具体的には、刺激
信号生成器１２０は、コアのロジック回路をテストする
ための１つ又は複数のテストパターンを供給するように
構成されている。ロジック回路に供給されるこれらのパ
ターンはディジタルデータ（即ち、０又は１）からなっ
ている。これらの様々なパターンに応答し、テスト用の
ロジック回路は応答信号を応答分析器１２２に供給し、
分析器がそれらの応答を解釈してテスト結果信号を供給
する。このテスト結果信号は集積回路の外部に対して供
給可能である。即ち、ディジタル自己テスト回路は、デ
ィジタルテストパターンをコアのロジック回路に適用す
ることによってコアのディジタル的な機能テストを提供
し、これにより、集積回路に刺激信号を供給しその応答
をチェックしてディジタルロジック回路のテストを行う
外部テスト装置（即ち、ＡＴＥ１１８）の必要を、これ
まで実質的になくしてきた。 【００１４】次に、この図１のディジタル自己テスト回
路を比較対象として利用し、本発明のドライバ強度テス
トシステムの実施例の概略について図２の概略図を参照
して説明する。この図２に示すように、ドライバ強度テ
ストシステム２００は、コア２１２を含む集積回路２１
０を含んでいる。このコア２１２は、ロジック２１４を
内蔵し且つパッド２１６と電気的に通信しており、パッ
ド２１６はロジックと集積回路外部の、例えば、ＡＴＥ
２１８などのデバイスを相互接続できるように構成され
ている。前述のように、パッド２１６などのパッドは、
物理的な接点部分２２０を含んでおり、この部分はＩＣ
２１０及びパッド回路２２２の電気的接点として機能
し、パッド回路は接点部分と協働してＩＣ内部のコンポ
ーネントとＩＣ外部のコンポーネント間の電気的な通信
を可能にするものである。周知のように、パッド回路は
パッドに供給される信号を受信する１つ又は複数のレシ
ーバと、信号を外部デバイスに供給するドライバとを含
むことができる。 【００１５】又、集積回路２１０は、パッド２１６と直
接又は間接的に電気的に通信するドライバ強度テスト回
路２２４を内蔵している。後程詳述するように、このド
ライバ強度テスト回路２２４は、選択されたＡＴＥ機能
を提供するべく構成されており、この結果、様々な構成
の集積回路をテストするための、外付けの専用自動テス
ト装置の必要性を潜在的に軽減するものである。尚、こ
のドライバ強度テスト回路２２４はコア２１２及びパッ
ド２１６の外部に存在するものとして図２に示している
が、このテスト回路２２４には、例えば、コアやパッド
の内部に配置するなど、その他の様々な配置法が可能で
あることに留意されたい。又、このテスト回路は、テス
ト対象のパッド以外のパッド（即ち、パッド２１６以外
のパッド）を介してＡＴＥと通信するように構成するこ
ともできる。 【００１６】前述のように、ＡＴＥは、通常、様々な集
積回路をテストする能力を有している。しかしながら、
多くの場合、特定タイプの集積回路をテストするのに、
所与のＡＴＥのすべてのテスト能力を必要とすることは
ない。又、集積回路のパッド数が所与のＡＴＥのテスト
チャネル数を上回ることがあり、この結果、更に多くの
テスタチャネルを有するＡＴＥを使用することが必要に
なったり、最適なテスト手順とは異なる使用法を余儀な
くされることもある（例えば、同時に集積回路のパッド
の一部しかテストできない）。 【００１７】ドライバ強度テスト回路を「オンチップ」
で提供することにより、集積回路２１０などの集積回路
のテストを従来のＡＴＥを利用して実施可能であり、こ
の結果、これまでのＡＴＥが通常提供していないテスト
能力をドライバ強度テスト回路により提供することがで
きる。即ち、ドライバ強度テスト回路は、所与のＡＴＥ
が提供する様々な能力を利用しつつ、所与のＡＴＥが提
供しないまたは提供できないテスト能力を提供する能力
を有しているのである。従って、本発明のテストシステ
ム２００は、潜在的に改良されたテスト性能を提供しつ
つ、従来のＡＴＥ固有の長所（例：コストの削減）の少
なくとも一部を活用する集積回路の効率的且つ効果的な
テストを促進することができる。 【００１８】本発明のドライバ強度テスト回路を利用す
れば、所与のＡＴＥのテスタチャネル構成などの場合と
は異なり、集積回路のテスト可能なピン数はＡＴＥによ
る制約を受けない。例えば、ＡＴＥは、スキャンテスト
信号やリセットなどの信号をテスト用集積回路の一部の
パッドに供給し、その他のパッドのテストをドライバ強
度テスト回路に任せることができる。又、ドライバ強度
テスト回路を利用すれば、ＡＴＥのテスト周波数限度を
上回る周波数で集積回路をテストすることも可能であ
る。 【００１９】前述のように、本発明は集積回路のパッド
のドライバ強度テストを促進するものであるが、実施例
の中には、少なくとも部分的に「オンチップ」コンポー
ネントを使用してこのようなテストを促進するものが存
在する。この観点では、代表的なパッドドライバ回路
は、パッドを電源（論理１）にプルアップできる複数の
並列トランジスタとパッドを接地（論理０）にプルダウ
ンできる複数の並列トランジスタによって具現化され
る。ＣＭＯＳプロセスでは、普通、Ｐ型トランジスタを
使用して正の電源にプルアップし、Ｎ型トランジスタを
使用して接地にプルダウンしており、並列トランジスタ
を使用することにより、ドライブ強度が大きくなるだけ
でなく、プロセス、電圧、及び温度（ＰＶＴ）に鋭敏な
制御回路に基づくドライブ強度のチューニングが可能に
なる。又、図３に示すように、ドライバの各プルアップ
及びプロダウントランジスタのＰＶＴ情報のいくつかの
ビットの１つによってドライバデータを限定することが
よく行われているが、これらのＰＶＴ信号は、中央で生
成されＩＣ周辺の各パッドに分配される。 【００２０】図３において、パッドドライバ回路３００
は、２つのP型トランジスタ３０２及び３０４並びに２
つのN型トランジスタ３０６及び３０８を含んでいる。
トランジスタ３０２及び３０４はそれぞれ電源と出力３
１０の間に接続されており、トランジスタ３０６及び３
０８はそれぞれ接地と出力３１０の間に接続されてい
る。 【００２１】パッドドライバ回路の製造と動作を適切な
ものにするには、出力ドライブ電流を計測する必要があ
り、しばしば、これは「ドライバ強度テスト」と呼ばれ
ている。ドライバ回路は、いずれかの方向（プルアップ
又はプルダウン）で不良が発生し得る。従って、ドライ
バ強度テストは、通常、２つの部分から構成されている
（即ち、プルアップデバイス電流の計測および／または
検証を行う部分とプルダウンデバイス電流の計測および
／または検証を行う部分）。 【００２２】通常、電流システムは自動テスト装置（Ａ
ＴＥ）システムによって計測される。ＡＴＥシステム
は、パッドに接続してドライブ電流が指定の下限を上回
っていることを検証可能なパラメトリック計測装置（Ｐ
ＭＵ）に電流計を採用している。しかし、残念ながら前
述のように、利用可能なテスタチャネル数を上回るピン
数を有するＩＣの場合には、ＡＴＥを使用して全パッド
のドライブ電流を計測することはできない。無論、ＡＴ
Ｅが接触するパッドのサブセットはテスト可能である
が、この技法では、多数のその他のパッドがテストされ
ない状態に放置され、不良を検出できないリスクが存在
する。本発明は、テスト回路をオンチップで提供する
（例えば、ドライバ回路内に計測回路を設け、ドライバ
強度が一定の精度で仕様を満足していることを検証でき
るようにする）ことにより、この問題を潜在的に解決し
ている。 【００２３】図４に、ドライバとレシーバを含む代表的
なパッド４００を示している。この図４に示すように、
ＰＶＴ信号４０２と個別のドライバデータ４０４が各ド
ライバ回路４０８内に存在するロジック回路４０６で合
成される。そして、このロジック回路は、出力トランジ
スタ４１０及び４１２のゲートを駆動する個別の「アッ
プ」及び「ダウン」信号を生成する。 【００２４】次に図５のフローチャートを参照すると、
本発明のテストシステムの実施形態の機能および／また
は動作が示されている。この図５に示すように、テスト
システム又は方法２００は、少なくとも１つの刺激信号
をＩＣに供給するブロック５１０から始まるものと解釈
することができる。そして、ブロック５２０において、
ＩＣのドライバのドライブ強度に対応する情報を受信す
る。 【００２５】次に図６Ａを参照すると、本発明の集積回
路の実施例が示されている。この図６Ａに示すように、
集積回路のパッド６００は、接点部分（例：接点部分６
０２）とこの接点部分に関連するパッド回路（例：パッ
ド回路６０４）を含んでいる。回路６０４は、リード６
０８などにより、接点部分６０２と電気的に通信するド
ライバ６０６を含んでいる。そして、ドライバ６０６
は、ＩＣコアからのデータ信号６１０、ＰＶＴ制御信号
６１２、及びＩＣコアからのドライバ三状態イネーブル
信号（図示されていない）を受信するように構成されて
いる。またドライバ６０６は、間に任意選択の抵抗器６
１６を介してレシーバ６１４とも電気的に相互接続され
ている。このレシーバ６１４は、リード６１８などを介
して入力を受信するように構成されると共にリード６２
０などを介して出力を集積回路のＩＣコアに供給するよ
うに構成されている。 【００２６】前述のように、ドライバ６０６は、ドライ
バ及びＰＶＴロジック６２２、並びにドライバ強度テス
ト回路６２４を含んでいる。更に、ドライバ６０６は、
１つ又は複数のＰ型トランジスタ６３０と１つ又は複数
のＮ型トランジスタ６３２を含んでいる。そして、ドラ
イバ応答６２６（「応答入力」）がドライバ強度テスト
回路６２４に供給されている。このドライバ強度テスト
回路６２４について、図６Ｂで詳細に説明する。 【００２７】図６Ｂに示すように、ドライバ内の各トラ
ンジスタのゲートは、ドライバ強度テスト回路６２４の
出力（ｐ型トランジスタ用のＵ［Ｉ］とｎ型トランジス
タ用のＤ［Ｉ］）に接続されている。マルチプレクサ６
３１及び６３３はこれらの信号を生成し、制御信号ＤＲ
＿ＳＴＲ＿ＴＥＳＴ＿ＭＯＤＥに基づいて正常なドライ
バデータとテストドライバデータ間の選択を行う。ドラ
イバ内の各トランジスタ用のテストドライバデータのソ
ースは、示されているように、スキャンレジスタであっ
てよい。具体的には、制御信号Ｕ［Ｉ］は、スキャンレ
ジスタ６３４と通信するマルチプレクサ６３１によって
駆動され、制御信号Ｄ［Ｉ］はスキャンレジスタ６３６
と通信するマルチプレクサ６３３によって駆動される。
比較器６４０は、パッドドライバの出力と基準電圧ＶＲ
ＥＦを受信し、データ信号をスキャンレジスタ６４２に
供給する。 【００２８】図６Ａ及び図６Ｂのドライバ強度テスト回
路の代表的な実施例を使用して所与のドライバにあるｐ
トランジスタ（又はｐトランジスタのセット）を選択す
ることにより、プルアップ電流に対するドライバ強度を
得ることができる。抵抗値がｐネットワークのものより
も指定マージンだけ大きい、同一ドライバにあるｎトラ
ンジスタ（又はｎトランジスタのセット）も選択され
る。選択されたトランジスタを駆動するテスト回路のス
キャンレジスタに、データが読み込まれる。ｄｒ＿ｓｔ
ｒ＿ｔｅｓｔ＿ｍｏｄｅ信号を「１」に設定することに
より、テスト回路のスキャンレジスタはドライバを制御
できる。そして、出力ノードの電圧を基準電圧（この例
ではＶＲＥＦ）と比較し、比較器の出力をスキャンレジ
スタ６４２に読み込んで出力を観測する（この例では、
論理「１」である）。 【００２９】同様に、所与のドライバにあるｎトランジ
スタ（又はｎトランジスタのセット）を選択することに
より、プルダウン電流に対するドライバ強度を得ること
ができる。抵抗値がｎネットワークのものよりも指定マ
ージンだけ大きい、同一ドライバにあるｐトランジスタ
（又はｐトランジスタのセット）も選択される。選択し
たトランジスタを駆動するテスト回路のスキャンレジス
タにデータが読み込まれる。ｄｒ＿ｓｔｒ＿ｔｅｓｔ＿
ｍｏｄｅ信号を「１」に設定することにより、テスト回
路内のスキャンレジスタはドライバを制御できる。そし
て、出力ノードの電圧を基準電圧（この例ではＶＲＥ
Ｆ）と比較し、比較器の出力をスキャンレジスタ６４２
に供給して結果を観測する（この例では、論理「０」の
はずである）。 【００３０】前述のテストは、必要に応じて、ｎ及びｐ
トランジスタのサブセット及び／又は組み合わせによっ
て繰り返すことができる。出力電圧の範囲は、提供され
ている反対のトランジスタに対する各ターゲットトラン
ジスタの強度を特徴付けできるものでなければならな
い。 【００３１】ある実施形態では、各パッド内部のドライ
バ及びＰＶＴロジック回路をテストマルチプレクサと組
み合わせたものも存在する。この場合、「ｄｒ＿ｓｔｒ
＿ｔｅｓｔ＿ｍｏｄｅ」制御（図６Ｃを参照）を、ドラ
イバを強制的にテストモードにするのに用いることがで
きる。このモードでは、ＰＶＴ制御信号が各トランジス
タ用のテストデータとして機能するため、テストデータ
用のスキャンレジスタの必要性が低下するかあるいは不
要になる。この結果、回路のエリアペナルティが格段に
小さくなる。尚、ｎ及びｐトランジスタの組み合わせを
動かすのに望ましい程度によって、ロジック及び／又は
スキャンレジスタがさらに必要になる。 【００３２】ある実施形態では、図６Ｃに示されている
ように、ドライバ回路と関連するレシーバ回路（例：レ
シーバ６１４）をエリアペナルティが生じないように比
較器として使用可能なものも存在する。この構成では、
レシーバと関連するスキャンレジスタ（例：スキャンレ
ジスタ６５０）を使用してレシーバ出力を取得すること
ができる。各レシーバは、通常、独自のスキャンレジス
タを備えているため（ＩＥＥＥ規格１１４９．１によ
る）、すべてのパッドを同時にテストすることができ
る。このような既存のスキャンレジスタを使用すれば、
図６Ｂに示すような専用の比較器（６４０）とスキャン
レジスタ（６４２）を不要にすることにより、エリアペ
ナルティも最小化される。但し、この実施形態では、レ
シーバの固定しきい値（普通、略ＶＤＤ／２）によって
論理０と論理１を区別している。 【００３３】パッドドライバの本質は、ハイで動作する
かローで動作するかであり同時に両方ではないため、パ
ッド設計には、本発明の少なくともいくつかの実施例を
サポートするために更なるロジックが必要になる場合が
ある。この代わりに、図６Ｄに示すように、テスト環境
に対して提案された１つの変更を実行し、パッド回路に
対する比較的わずかな変更で組になったパッドをテスト
できるようにすることが可能である。 【００３４】図６Ｄでは、同一回路タイプの２つのパッ
ド（例：パッド６００Ａ及び６００Ｂ）を外部でジャン
パワイヤ６６０によって接続している。この場合、所与
のドライバのｐトランジスタ（又はｐトランジスタのセ
ット）を選択することにより、プルアップ電流のパッド
間ドライバ強度を得ることができる。抵抗値がｐネット
ワークのものよりも指定マージンだけ大きい、ジャンパ
処理されたドライバにあるｎトランジスタ（又はｎトラ
ンジスタのセット）も選択される。選択されたトランジ
スタを駆動するテスト回路にあるスキャンレジスタにデ
ータが読み込まれる。ｄｒ＿ｓｔｒ＿ｔｅｓｔ＿ｍｏｄ
ｅ信号を「１」に設定することにより、テスト回路のス
キャンレジスタはドライバを制御できる。出力ノードの
電圧を基準電圧（この例ではＶＤＤ／２）と比較するこ
とができる。比較器の出力は、スキャンレジスタにサン
プリングして結果を観測することができる（この例で
は、両方とも論理「１」である）。 【００３５】所与のドライバのｎトランジスタ（又はｎ
トランジスタのセット）を選択することにより、プルダ
ウン電流のパッド間ドライバ強度を得ることができる。
抵抗値がｎネットワークのものよりも指定されたマージ
ンだけ大きいジャンパ処理されたドライバのｐトランジ
スタ（又はｐトランジスタのセット）も選択される。選
択されたトランジスタを駆動するテスト回路にあるスキ
ャンレジスタにデータが読み込まれる。ｄｒ＿ｓｔｒ＿
ｔｅｓｔ＿ｍｏｄｅ信号を「１」に設定することによ
り、テスト回路のスキャンレジスタはドライバを制御で
きる。出力ノードの電圧を基準電圧（この例ではＶＤＤ
／２）と比較することができる。比較器の出力はスキャ
ンレジスタにサンプリングして結果を観測することがで
きる（この例では、両方とも論理「０」である）。 【００３６】尚、ドライバ強度テストにより論理競合が
発生する可能性があるため、高電流で回路に損傷を与え
ないよう、慎重にドライバ設計を行う必要がある。予防
策としては、図６Ｄに関連して説明したジャンパワイヤ
を限流抵抗器で置換することができる。尚、パッド６０
０Ａ及びパッド６００Ｂノードでの出力電圧の計算で正
しい結果を予測するには、この抵抗値を考慮に入れる必
要があることに留意されたい。 【００３７】実施形態によっては通常にレシーバのトリ
ップレベルをＶＤＤ／２に略固定したものも存在し、こ
の場合、一般的な比較器による場合に比べ、収集可能な
論理競合のデータポイント数を制限できる。好適な実施
形態を拡張した簡単な１つの方法は、その他のｐ及びｎ
トランジスタの組み合わせ間の競合を解決するのに使用
可能な電圧レベル範囲を拡張するヒステリシスを有する
レシーバを使用することがある。 【００３８】ＩＣがハイピンカウントを持つ場合は、大
抵、同一のパッドドライバ回路タイプが様々な信号に使
用されている。本発明では、この事実を使用し、ドライ
バ強度計測回路の精度を評価することができる。即ち、
所与のパッドドライバ回路タイプに接続された１つの信
号にＡＴＥが接触すると、ＰＭＵを使用してプルアップ
及びプルダウントランジスタの電流ソース及びシンク能
力を正確に計測することができる。これらの値は、当該
パッドタイプのすべてのその他の複製についてもほぼ同
一であり、ＩＣプロセスの変動によってのみ左右される
が、この変動も回路の所与の領域内では小さくなる傾向
がある。従って、回路の中で互いに近接している所与の
タイプのパッドドライバ回路グループについて、ＡＴＥ
に接触する一部分の計測値を使用してその他の接触して
いない部分の値を高い信頼性で推測することが可能であ
り、この結果、接触していないパッドのパッド電圧をサ
ンプリングするスキャンレジスタからの合格／不合格の
結果が、実際の電流仕様値を表せるようになる。 【００３９】次に図７を参照し、ドライバ強度テスト回
路の実装と較正を含む本発明の様々な態様について詳細
に説明する。この図７に示すように、本発明の実施例７
００は、複数のパッドを含む集積回路７１０を内蔵して
いる。具体的には、集積回路７１０は、パッド１〜６
（それぞれ、７１２、７１４、７１６、７１８、７２
０、及び７２２）を含んでいる。そして、図７に示され
ているように、この集積回路は、テスト１（７３０）、
テスト２（７４０）、テスト３（７５０）、テスト４
（７６０）、テスト５（７７０）、及びテスト６（７８
０）などの様々なドライバ強度テスト回路をも内蔵して
いる。これらの様々なドライバ強度テスト回路は、様々
な構成でそれぞれのパッドと電気的に通信している。例
えば、回路７３０は伝搬経路７３２（実施形態によって
は、この経路７３２が２つの単一方向経路からなるもの
も存在する）を介してパッド７１２と直接通信し、回路
７４０は、伝搬経路７４２及び７４４をそれぞれ利用す
ることによりパッド７１４及び７１６のそれぞれと通信
し、回路７５０及び回路７６０は、それぞれ伝搬経路７
５２及び７６２を介してパッド７１８と電気的に通信
し、回路７７０は、伝搬経路７７２及び７７４を介して
それぞれパッド７２０及び７２２と通信し、回路７８０
も、伝搬経路７８２及び７８４を介してそれぞれパッド
７２０及び７２２と通信している。即ち、集積回路は、
様々なパッドタイプ、並びに様々なパッドと様々なドラ
イバ強度テスト回路間の様々な相互通信の構成を内蔵す
ることができる。 【００４０】制限する目的ではなく説明用の例として、
集積回路は、１つのドライバ強度テスト回路を利用して
複数のパッドをテストするように構成することができる
（例えば、１つのドライバ強度テスト回路を利用して類
似タイプの複数のパッドをテストする）。図７には、パ
ッド２及びパッド３によってこのような構成が概略的に
示されており、これらはいずれもテスト２によってテス
トされる。 【００４１】図７に示すように、ＡＴＥ７０２は、様々
な伝搬経路構成を利用することにより、集積回路７１０
のテスト回路と電気的に通信している。例えば、回路７
３０は、伝搬経路７３２、パッド７１２、及び伝搬経路
７９２を介してＡＴＥと通信し、回路７４０は、伝搬経
路７４２、パッド７１４、及び伝搬経路７９４を介して
ＡＴＥと通信し、回路７５０は、伝搬経路７５２、パッ
ド７１８、及び伝搬経路７９６を介してＡＴＥと通信
し、回路７６０は、伝搬経路７６２、パッド７１８、及
び伝搬経路７９６を介してＡＴＥと通信し、回路７７０
は、伝搬経路７７４、パッド７２２、及び送信経路７９
８を介してＡＴＥと通信し、回路７８０は、伝搬経路７
８２、パッド７２２、及び送信経路７９８を介してＡＴ
Ｅと通信している。又、様々な機能を制御システム８１
０によって有効にすることができる（詳細については後
述する）。 【００４２】前述のように、本発明は、集積回路をテス
トする自動テスト装置機能を促進するように適合されて
いる。この観点では、本発明の実施例の中には、集積回
路をテストするドライバ強度テストシステムを提供する
と解釈できるものが存在する。具体的には、ドライバ強
度テストシステムの実施例の中には、ＡＴＥ（例：図７
のＡＴＥ７０２）との組み合わせで１つ又は複数のドラ
イバ強度テスト回路と適切な制御システムを含むものが
存在し、この制御システムは、例えば、図７の制御シス
テム８１０によって実現可能である。この制御システム
は、ハードウェア、ソフトウェア、ファームウェア、又
はこれらの組み合わせで実現可能であるが、実施例の中
には、制御システムをソフトウェアパッケージとして実
現するものが存在し、このソフトウェアパッケージは、
後述するように様々なプラットフォームやオペレーティ
ングシステム上で稼動できるように適合可能である。具
体的には、この制御システムの好適な実施例は、論理的
な機能を実装する実行可能な命令の順序付けされたリス
トを有しており、命令実行システム、装置、又はデバイ
スから命令を取得して実行することができるコンピュー
タに基づいたシステム、プロセッサを格納するシステ
ム、又はその他のシステムなどの命令実行システム、装
置、又はデバイスによって或いは関連して使用されるコ
ンピュータ可読媒体内に実施することができる。尚、本
明細書の文脈において、「コンピュータ可読媒体」と
は、命令実行システム、装置、又はデバイスによって或
いは関連して使用されるプログラムを格納、保存、通
信、伝達、又は輸送することができるあらゆる手段を意
味している。 【００４３】このコンピュータ可読媒体は、例えば、電
子的、磁気的、光学的、電磁的、赤外線、又は半導体の
システム、装置、デバイス、或いは伝達媒体であってよ
い（但し、これらに限定されない）。コンピュータ可読
媒体のより具体的な例には（但し、すべてを網羅しては
いない）、１つ又は複数のワイヤを備える電気的（電子
的）接続、ポータブルコンピュータディスケット（磁
気）、ランダムアクセスメモリ（ＲＡＭ）（磁気）、読
み取り専用メモリ（ＲＯＭ）（磁気）、消去可能／プロ
グラム可能／読み取り専用メモリ（ＥＰＲＯＭ又はフラ
ッシュメモリ）（磁気）、光ファイバ（光）、及びポー
タブルコンパクトディスク読み取り専用メモリ（ＣＤＲ
ＯＭ）（光）が含まれる。尚、プログラムは、例えば、
紙やその他の媒体を光学的に走査して電子的に取得し、
コンパイル、解釈、又は必要に応じてその他の適切な方
法で処理をした後にコンピュータメモリに保存すること
ができるため、プログラムを印刷することができる紙や
その他の適切な媒体もコンピュータ可読媒体に含まれる
ことに留意されたい。 【００４４】図８は、本発明の制御システム８１０の機
能（後述する）を促進することが可能であり、それによ
り、コントローラ（例：図７の制御システム８１０）と
して使用可能な代表的なコンピュータ又はプロセッサに
基づいたシステムを示している。この図８に示すよう
に、コンピュータシステムは、通常、プロセッサ８１２
及びメモリ８１４とオペレーティングシステム８１６を
有している。ここで、メモリ８１４は、ランダムアクセ
スメモリ又は読取専用メモリなどの揮発性及び非揮発性
メモリ要素のどのような組み合わせであってもよい。プ
ロセッサ８１２は、メモリ８１４からバスなどのローカ
ルインターフェイス８１８を介して命令とデータを取得
する。又、本システムは、入力デバイス８２０と出力デ
バイス８２２をも含んでいる。入力デバイスの例には、
シリアルポート、スキャナ、ローカルアクセスネットワ
ーク接続が含まれる（但し、これらに限定されない）。
一方、出力デバイスの例には、ビデオディスプレイ、ユ
ニバーサルシリアルバス、又はプリンタポートが含まれ
る（但し、これらに限定されない）。後程その機能につ
いて説明する本発明の制御システム８１０は、メモリ８
１４内に存在し、プロセッサ８１２によって実行され
る。 【００４５】図９は、図８に示す制御システム８１０の
実施形態の機能及び動作を示している。この観点では、
このフローチャートの各ブロックは、指定された論理的
な機能を実現する１つ又は複数の実行可能な命令を有す
るモジュールセグメント、即ち、コード部分を表してい
る。尚、別の実施形態では、これらの様々なブロックに
記述されている機能が図９に示すものとは別の順序で発
生するものが存在することに留意されたい。例えば、図
９に順番に示されている２つのブロックは、実際には、
略同時に実行されたり、時には、関連する機能に応じて
逆の順番で実行されることがある。 【００４６】図９に示すように、制御システム８１０
（又は方法）は、ブロック９１０でテスト対象ＩＣを電
気的にＡＴＥと相互接続することから始まるものとして
説明することができる。ブロック９１２に進み、テスト
対象ＩＣに対応するプロファイルデータを受信する。こ
のようなプロファイルデータには、特にＩＣのタイプお
よび／またはＡＴＥとＩＣの相互接続に対応する電気的
連続性情報に関する情報などが含まれる（但し、これら
に限定されない）。このプロファイルデータは様々な方
法で提供可能である。例えば供給を、ワークステーショ
ンにおけるオペレータ入力の形態またはＡＴＥによって
アナログテスト回路に供給されたテスト開始信号への応
答として行うなどがある。尚、プロファイルデータを受
信した後にブロック９１４に進み、必要に応じて、プロ
ファイルデータを評価する（即ち、テストを進行させて
よいかどうかの判定を行う）のが好ましい。 【００４７】次に、ブロック９１６においてＡＴＥは、
ドライバ強度テストのための適切な信号を、テストを行
うＩＣに与える。ブロック９１８で、ＡＴＥなどがテス
トデータを受信する。データは適切な方法で（例えば、
テストサイクルにわたって断続的に、又はテストの完了
後に）受信される。ブロック９２０においてドライバ強
度データが評価され、ブロック９２２において、ドライ
バ及びその関連するコンポーネントが希望どおりに機能
しているかどうかについて判定される。そして、ドライ
バ強度が希望通りではないと判定された場合は、プロセ
スは、ブロック９２６に進み、前述のプロセス段階９１
０〜９２２の少なくともいくつかを繰り返すなどによ
り、テスト結果を検証する。そして、再度、集積回路が
希望どおりに機能していないと判定された場合には、プ
ロセスはブロック９２８に進み、当該集積回路が却下さ
れる。しかしながら、集積回路が希望どおりに機能して
いると判定された場合には、プロセスはブロック９２４
に進み、プロセスが終了する。 【００４８】周知のように、ＡＴＥを使用して集積回路
をテストする場合には、正確な計測値を得ることができ
るよう、ＡＴＥを較正する必要がある。本発明では少な
くとも選択されたＡＴＥ機能を提供しているため、ドラ
イバ強度テスト回路の較正も実行するべきである。較正
問題を解決するための代表的な従来技術による解決策と
しては、自己較正型にテスト回路を設計する、プロセ
ス、電圧、及び温度（ＰＶＴ）に対して変動しないよう
にテスト回路を設計する、テスト回路をまったく較正し
ない、というものがある。しかしながら、自己較正型の
テスト回路については、そのような技法は、テスト回路
のサイズが大きくなって集積回路の内部で実際に使用す
ることができなくなるという不都合を潜在的にもたら
し、テスト回路をＰＶＴに対して変動しないように設計
するというものに関しては、そのような不変性を効果的
に実現すること自体が不可能なことであり、従来の代表
的な解決策は、例えば、ＰＶＴの変動を簡単に特徴付け
及び予測できるようにすることであった。又、この技法
の場合にも、回路のサイズが大きくなって実際に使用で
きなくなるという可能性が存在する。そして、意図的に
テスト回路を較正しないことについては、いうまでもな
いが、そのような技法は不正確な結果を生成するテスト
回路につながり、不適切に機能する集積回路の出荷が増
加したり、出荷からリジェクトされる適切に機能する集
積回路の数が増加することになる。 【００４９】本発明のドライバ強度テスト回路は較正す
ることが好ましいことから、説明を目的として（限定す
るものではない）以下の較正方法を提供する。図１０に
示すように、このドライバ強度テスト回路を較正する方
法１０００は、テスト対象集積回路の指定パッドをＡＴ
Ｅに接続するブロック１０１０から始まることが好まし
い。ＩＣ内部で１つの回路設計（例：パッド）が複数回
使用されている場合には、同一のドライバ強度テスト回
路をその回路設計の各事例（instance）と関連付けるこ
とが好ましい。このように構成した場合には、ブロック
１０１０に示すようなパッドのＡＴＥへの接続では、Ａ
ＴＥを当該回路設計の１つ又は複数のインスタンスに単
に接続することが好ましい。繰り返された回路設計の様
々なインスタンスは不良のない電気的動作においては同
一であると仮定できるため、ＡＴＥを接続した回路設計
のインスタンスに実行した計測は、当該回路設計のその
他の（接続していない）インスタンスに実行する計測と
相関関係があると仮定することができる。尚、ブロック
の各同一インスタンスは同一の不良のない電気的動作を
備えていると仮定されるため、利用する必要があるの
は、ＡＴＥに接続された各パッドタイプの１つのパッド
のみであることに留意されたい（無論、更なるパッドを
利用して更なるエラー検出及び比較を行うことは可能で
ある）。 【００５０】ブロック１０１２に進み、ドライバ強度テ
スト回路を有効にする。ＡＴＥと適切なドライバ強度テ
スト回路が有効になると、ＡＴＥ及びドライバ強度テス
ト回路のいずれか、或いは両方によって計測値を取得す
ることができる。即ち、ブロック１０１４及び１０１６
に示されているように、このプロセスには、それぞれＡ
ＴＥの計測値を受信するステップとドライバ強度テスト
回路の計測値を受信するステップが含まれている。そし
て、ブロック１０１８において、ＡＴＥ計測値とドライ
バ強度テスト回路データが適切に対応しているかどうか
について判定を行い、これによってドライバ強度テスト
回路の適切な較正が検証される。但し、計測値が対応し
ていないと判定された場合は、本プロセスは、ブロック
１０２０に進み、ＡＴＥから取得した計測値と整合する
よう、レシーバテスト回路計測値を調節する。そして、
プロセスはブロック１０１４に戻り、ドライバ強度テス
ト回路計測値が適切に較正されるまで前述のステップを
繰り返し、適切な較正が完了したら、本プロセスはブロ
ック１０２２に示すように終了する。 【００５１】以上の説明は、例示と説明のために提示し
たものであり、発明のすべてを網羅するものではなく、
開示された形態そのままに本発明を限定するものでもな
い。前述の開示内容に鑑み、様々な変更や変形が可能で
あり、説明した実施例は、本発明の原理とその実用的な
アプリケーションを最も明瞭に示し、それにより、通常
の当業者が特定の意図する使用目的に適した様々な変更
を加えて様々な実施例において本発明を利用できるよ
う、選択したものである。そのようなすべての変更及び
変形は、公正且つ合法的に権利を有するその広さに従っ
て解釈された際に添付の請求項によって規定される本発
明の範囲内に含まれている。この発明は例として、次の
実施形態を含む。 【００５２】（１）集積回路（ＩＣ）（２１０）をテス
トする方法であって、前記ＩＣは前記ＩＣの外部コンポ
ーネントに対する信号インターフェイスとして構成され
た第１パッド（２１６）を備え、前記第１パッドはドラ
イバ（６０６）とレシーバ（６１４）を備え、前記ドラ
イバは前記ＩＣの外部コンポーネントに出力信号を提供
するように構成され、前記レシーバは前記ＩＣの外部コ
ンポーネントから信号を受信しそれに応答してディジタ
ル信号を供給するように構成され、自動テスト装置（Ａ
ＴＥ）（２１８）を前記ＩＣと電気的に相互接続するス
テップと、前記ＩＣが前記第１パッドのドライバ強度を
計測するよう、少なくとも１つの刺激信号を供給するス
テップと、前記第１パッドのドライバ強度に対応する情
報を受信するステップと、を有する方法。 【００５３】（２）前記少なくとも１つの刺激信号を供
給するステップは、前記第１パッドを前記ＩＣの第２パ
ッドと電気的に相互接続するステップと、前記ＩＣが前
記第２パッドのドライバ強度を計測するよう、前記少な
くとも１つの刺激信号を供給するステップと、を有する
（１）に記載の方法。 【００５４】（３）前記ＩＣは複数のパッドを備えてお
り、前記自動テスト装置（ＡＴＥ）を前記ＩＣと電気的
に相互接続するステップは、前記ＡＴＥを前記複数のパ
ッドのサブセットに電気的に相互接続するステップを有
する（１）に記載の方法。 【００５５】（４）前記ドライバは、少なくとも第１の
ｐ型トランジスタ（３０２）と少なくとも第１のｎ型ト
ランジスタ（３０６）を備え、前記少なくとも第１のｐ
型トランジスタと少なくとも第１のｎ型トランジスタを
駆動するステップと、前記少なくとも第１のｐ型トラン
ジスタの出力が前記少なくとも第１のｎ型トランジスタ
の出力よりも大きいかどうかを判定するステップと、を
さらに有する（１）に記載の方法。 【００５６】（５）前記出力を基準値と比較するステッ
プと、結果の論理値を判定するステップと、をさらに有
する（４）に記載の方法。 【００５７】（６）前記第１のｎ型トランジスタは前記
第１のｐ型トランジスタよりも大きな抵抗値を備え、前
記少なくとも第１のｐ型トランジスタの出力が前記少な
くとも第１のｎ型トランジスタの出力よりも大きい場合
に、前記ドライバのプルアップ電流は合格である（４）
に記載の方法。 【００５８】（７）前記第１のｐ型トランジスタは、前
記第１のｎ型トランジスタの望ましい抵抗値よりも大き
な抵抗値を備えており、前記少なくとも第１のｎ型トラ
ンジスタの出力が前記少なくとも第１のｐ型トランジス
タの出力よりも大きい場合に、前記ドライバのプルダウ
ン電流は合格である（４）に記載の方法。 【００５９】（８）集積回路（ＩＣ）（２１０）であっ
て、前記ＩＣの少なくとも一部と電気的に通信すると共
に、第１パッド出力信号を前記ＩＣ外部のコンポーネン
トに供給するように構成されている第１ドライバ（６０
６）と、前記ＩＣ外部のコンポーネントから第１パッド
入力信号を受信し前記ＩＣ内部のコンポーネントに前記
第１パッド入力信号に応答して第１レシーバディジタル
出力信号を供給するように構成されている第１レシーバ
（６２４）と、を備える第１パッド（２１６）と、前記
ＩＣ内部に存在し、前記第１パッドのドライバ強度に対
応する情報を供給するように適合された第１テスト回路
（６２４）と、を有する集積回路。 【００６０】（９）前記ドライバは、少なくとも第１の
ｐ型トランジスタ（６３０）と少なくとも第１のｎ型ト
ランジスタ（６３２）を備えており、前記第１テスト回
路は、前記少なくとも第１のｐ型トランジスタと少なく
とも第１のｎ型トランジスタの出力に応答する第１入力
と基準電圧に対応する第２入力を受信する（８）に記載
のＩＣ。 【００６１】（１０）前記第１テスト回路は、前記ｐ型
トランジスタと電気的に通信する第１フリップフロップ
（６３４）と前記ｎ型トランジスタと電気的に通信する
第２フリップフロップ（６３６）を備える（８）に記載
のＩＣ。
に詳しくは集積回路の内部でパッドのドライバ強度テス
トを促進するシステム及び方法に関する。 【０００２】 【従来の技術】集積回路（ＩＣ）デバイスは、これまで
様々なテスト方法によってテスト／検証されてきた。例
えば、デバイスのピンレベルでＩＣデバイスの機能に刺
激信号を与えて検証する自動テスト装置（ＡＴＥ）によ
るものなど、機能テストベクトルを使用してＩＣデバイ
スの不良の有無をテスト／検証されてきた。しかしなが
ら、実際にＡＴＥを利用してＩＣをテストする際の制約
として、所定のＡＴＥによりテストされうるＩＣのピン
（又はパッド）数がＡＴＥの物理的な構成によって制限
されるということがある。例えば、テスト対象ＩＣのパ
ッド数がＡＴＥのテストチャネル数を上回ったり、ある
いは、プローブカードのプローブの最大数を上回るな
ど、パッド数がＡＴＥのサポートハードウェアの容量を
上回ることがある。尚、本明細書で使用するこの「パッ
ド」という用語は、ＩＣの電気的接点として機能する物
理的部分と、これに関連してＩＣ内部のコンポーネント
とＩＣ外部のコンポーネント間の電気的な通信を可能に
する回路の両方を総称するものである。 【０００３】またＡＴＥの性能上の制限により、その他
のテスト面での制約となることもある。例えば、ＩＣの
入力及び出力周波数がＡＴＥの最大周波数を上回ること
があり、この場合には、テスト対象ＩＣのテスト周波数
はＡＴＥの最大周波数に制限される。ＡＴＥに追加のテ
ストチャネルおよび／または高動作周波数をもたせるこ
とは可能ではあるが、前述の欠陥を除去するべくＡＴＥ
に適切な多くのピン数および／または特に高い動作周波
数を付与するのは、多くの場合コストの面で無理があ
る。 【０００４】 【発明が解決しようとする課題】上述及びその他の欠陥
に鑑み、当技術分野においては、様々な「間に合わせ」
のテスト手順を利用するＩＣデバイスのテスト法が知ら
れており、これには、（１）ＡＴＥをＩＣデバイスの一
部のピンに接続する、（２）ＡＴＥの１つのテストチャ
ネルにＩＣデバイスの複数のピンを接続する、（３）Ａ
ＴＥの複数のパスでＩＣデバイスをテストする（各パス
はＩＣデバイス全体のピンのサブセットをテストす
る）、（４）デバイスを最大周波数未満でテストする、
（５）既存のＡＴＥの仕様に準拠するよう、設計実装で
ＩＣデバイスのピン数及び／又は周波数を制限する、な
どが含まれる。いうまでもないが、これらの「間に合わ
せ」のテスト手順の多くはテストカバレージの損失をも
たらし、その結果、不良ＩＣデバイスの出荷が増加する
ことになる。又、既存のＡＴＥの仕様に準拠するよう、
設計実装においてＩＣデバイスのピン数および／または
周波数を制限することは、多くの場合、ＩＣ設計にとっ
て受け入れがたい制約事項である。 【０００５】従って、従来技術のこれらそしてその他の
欠点を解決する、改良されたシステム及び方法が必要と
なっている。 【０００６】 【課題を解決するための手段】すなわち本発明は、集積
回路の内部でのドライバ強度テスト機能を提供するもの
である。この観点で、本発明の実施例の中には集積回路
（ＩＣ）を提供すると解釈できるものが存在する。この
ような一実施例においては、集積回路はＩＣの少なくと
も一部と電気的に通信する第１パッドを含んでいる。こ
の第１パッドは第１ドライバ及び第２レシーバを含み、
第１ドライバは第１パッド出力信号をＩＣ外部のコンポ
ーネントに供給するように構成されている。一方、第１
レシーバはＩＣ外部のコンポーネントから第１パッド入
力信号を受信し、この第１パッド入力信号に応答してＩ
Ｃ内部のコンポーネントに対して第１レシーバディジタ
ル出力信号を供給するように構成されている。又、この
ＩＣ内部には、第１テスト回路も設けられており、この
第１テスト回路は、第１パッドのドライバ強度に対応す
る情報を供給するように適合されている。 【０００７】本発明の実施例の中には、集積回路のドラ
イバの電流ドライブ強度を計測するシステムを提供する
と解釈できるものも存在する。この観点では、このよう
な一システムはＩＣ及び自動テスト装置（ＡＴＥ）を含
んでいる。ＡＴＥはＩＣと電気的に相互接続されてお
り、少なくとも１つの刺激信号をＩＣに供給するように
構成されている。一方、ＩＣは、第１ドライバ、第１レ
シーバ、及び第１テスト回路を内蔵する第１パッドを含
んでいる。第１テスト回路は電気的にＡＴＥと通信し、
その結果、ＡＴＥからの少なくとも１つの刺激信号の受
信に応答し、第１ドライバのドライバ強度に対応する情
報をＡＴＥに供給する。 【０００８】本発明の実施例の中には、ＩＣをテストす
る方法を提供すると解釈できるものも存在する。この観
点では、このような方法の１つは、ＡＴＥをＩＣと電気
的に相互接続するステップと、ＩＣが第１パッドのドラ
イバ強度を計測するよう、少なくとも１つの刺激信号を
ＩＣに供給するステップと、第１パッドのドライバ強度
に対応する情報を受信するステップと、を含んでいる。 【０００９】本発明のその他の実施例は、コンピュータ
可読媒体を提供すると解釈できるものである。この観点
では、このようなコンピュータ可読媒体の１つは、ＩＣ
のドライバのドライバ強度の計測を促進するコンピュー
タプログラムを内蔵しており、ＡＴＥによるＩＣへの少
なくとも１つの刺激信号の供給を可能にするよう構成さ
れたロジックを含んでいる。又、ＩＣの第１ドライバの
ドライバ強度に対応する情報をＡＴＥが受信できるよう
にするべく構成されたロジックも提供されている。 【００１０】本発明のその他の特徴と利点は、以下の図
面と詳細な説明を参照することによって当業者に明らか
になるであろう。そのようなすべての特徴と利点は、添
付の請求項に規定された本発明の範囲内に含まれるもの
である。 【００１１】 【発明の実施の形態】以下に、添付の図面を参照し、本
発明について詳細に説明する（尚、添付の図面では、類
似の部分には類似の参照符号が付加されている）。先程
簡単に述べたように、組み込み型の（ディジタル）自己
テスト回路を集積回路に内蔵することが知られている。
まず、図１を参照し、本発明を十分に理解できるよう、
このような組み込み型自己テスト回路を内蔵する代表的
な集積回路１００について詳細に説明する。 【００１２】図１に示すように、集積回路１００は、ロ
ジック１１２とディジタル自己テスト回路１１４を内蔵
するコア１１０を含んでいる。このコア１１０は、例え
ば、自動テスト装置（ＡＴＥ）１１８などの集積回路外
部のデバイスと電気的に通信するように構成されたパッ
ド１１６と電気的に通信する。このような構成により、
外部デバイス（例：ＡＴＥ１１８）から供給された信号
をパッド１１６を含む送信経路を介してコア１１０に供
給することができる。 【００１３】周知のように、このディジタル自己テスト
回路１１４は、コア１１０の内部でロジック回路の機能
に基づいたディジタルテストを実行するように構成され
ている。このようなテストを実現するため、ディジタル
自己テスト回路１１４は、通常、刺激信号生成器１２０
と応答分析器１２２を内蔵している。具体的には、刺激
信号生成器１２０は、コアのロジック回路をテストする
ための１つ又は複数のテストパターンを供給するように
構成されている。ロジック回路に供給されるこれらのパ
ターンはディジタルデータ（即ち、０又は１）からなっ
ている。これらの様々なパターンに応答し、テスト用の
ロジック回路は応答信号を応答分析器１２２に供給し、
分析器がそれらの応答を解釈してテスト結果信号を供給
する。このテスト結果信号は集積回路の外部に対して供
給可能である。即ち、ディジタル自己テスト回路は、デ
ィジタルテストパターンをコアのロジック回路に適用す
ることによってコアのディジタル的な機能テストを提供
し、これにより、集積回路に刺激信号を供給しその応答
をチェックしてディジタルロジック回路のテストを行う
外部テスト装置（即ち、ＡＴＥ１１８）の必要を、これ
まで実質的になくしてきた。 【００１４】次に、この図１のディジタル自己テスト回
路を比較対象として利用し、本発明のドライバ強度テス
トシステムの実施例の概略について図２の概略図を参照
して説明する。この図２に示すように、ドライバ強度テ
ストシステム２００は、コア２１２を含む集積回路２１
０を含んでいる。このコア２１２は、ロジック２１４を
内蔵し且つパッド２１６と電気的に通信しており、パッ
ド２１６はロジックと集積回路外部の、例えば、ＡＴＥ
２１８などのデバイスを相互接続できるように構成され
ている。前述のように、パッド２１６などのパッドは、
物理的な接点部分２２０を含んでおり、この部分はＩＣ
２１０及びパッド回路２２２の電気的接点として機能
し、パッド回路は接点部分と協働してＩＣ内部のコンポ
ーネントとＩＣ外部のコンポーネント間の電気的な通信
を可能にするものである。周知のように、パッド回路は
パッドに供給される信号を受信する１つ又は複数のレシ
ーバと、信号を外部デバイスに供給するドライバとを含
むことができる。 【００１５】又、集積回路２１０は、パッド２１６と直
接又は間接的に電気的に通信するドライバ強度テスト回
路２２４を内蔵している。後程詳述するように、このド
ライバ強度テスト回路２２４は、選択されたＡＴＥ機能
を提供するべく構成されており、この結果、様々な構成
の集積回路をテストするための、外付けの専用自動テス
ト装置の必要性を潜在的に軽減するものである。尚、こ
のドライバ強度テスト回路２２４はコア２１２及びパッ
ド２１６の外部に存在するものとして図２に示している
が、このテスト回路２２４には、例えば、コアやパッド
の内部に配置するなど、その他の様々な配置法が可能で
あることに留意されたい。又、このテスト回路は、テス
ト対象のパッド以外のパッド（即ち、パッド２１６以外
のパッド）を介してＡＴＥと通信するように構成するこ
ともできる。 【００１６】前述のように、ＡＴＥは、通常、様々な集
積回路をテストする能力を有している。しかしながら、
多くの場合、特定タイプの集積回路をテストするのに、
所与のＡＴＥのすべてのテスト能力を必要とすることは
ない。又、集積回路のパッド数が所与のＡＴＥのテスト
チャネル数を上回ることがあり、この結果、更に多くの
テスタチャネルを有するＡＴＥを使用することが必要に
なったり、最適なテスト手順とは異なる使用法を余儀な
くされることもある（例えば、同時に集積回路のパッド
の一部しかテストできない）。 【００１７】ドライバ強度テスト回路を「オンチップ」
で提供することにより、集積回路２１０などの集積回路
のテストを従来のＡＴＥを利用して実施可能であり、こ
の結果、これまでのＡＴＥが通常提供していないテスト
能力をドライバ強度テスト回路により提供することがで
きる。即ち、ドライバ強度テスト回路は、所与のＡＴＥ
が提供する様々な能力を利用しつつ、所与のＡＴＥが提
供しないまたは提供できないテスト能力を提供する能力
を有しているのである。従って、本発明のテストシステ
ム２００は、潜在的に改良されたテスト性能を提供しつ
つ、従来のＡＴＥ固有の長所（例：コストの削減）の少
なくとも一部を活用する集積回路の効率的且つ効果的な
テストを促進することができる。 【００１８】本発明のドライバ強度テスト回路を利用す
れば、所与のＡＴＥのテスタチャネル構成などの場合と
は異なり、集積回路のテスト可能なピン数はＡＴＥによ
る制約を受けない。例えば、ＡＴＥは、スキャンテスト
信号やリセットなどの信号をテスト用集積回路の一部の
パッドに供給し、その他のパッドのテストをドライバ強
度テスト回路に任せることができる。又、ドライバ強度
テスト回路を利用すれば、ＡＴＥのテスト周波数限度を
上回る周波数で集積回路をテストすることも可能であ
る。 【００１９】前述のように、本発明は集積回路のパッド
のドライバ強度テストを促進するものであるが、実施例
の中には、少なくとも部分的に「オンチップ」コンポー
ネントを使用してこのようなテストを促進するものが存
在する。この観点では、代表的なパッドドライバ回路
は、パッドを電源（論理１）にプルアップできる複数の
並列トランジスタとパッドを接地（論理０）にプルダウ
ンできる複数の並列トランジスタによって具現化され
る。ＣＭＯＳプロセスでは、普通、Ｐ型トランジスタを
使用して正の電源にプルアップし、Ｎ型トランジスタを
使用して接地にプルダウンしており、並列トランジスタ
を使用することにより、ドライブ強度が大きくなるだけ
でなく、プロセス、電圧、及び温度（ＰＶＴ）に鋭敏な
制御回路に基づくドライブ強度のチューニングが可能に
なる。又、図３に示すように、ドライバの各プルアップ
及びプロダウントランジスタのＰＶＴ情報のいくつかの
ビットの１つによってドライバデータを限定することが
よく行われているが、これらのＰＶＴ信号は、中央で生
成されＩＣ周辺の各パッドに分配される。 【００２０】図３において、パッドドライバ回路３００
は、２つのP型トランジスタ３０２及び３０４並びに２
つのN型トランジスタ３０６及び３０８を含んでいる。
トランジスタ３０２及び３０４はそれぞれ電源と出力３
１０の間に接続されており、トランジスタ３０６及び３
０８はそれぞれ接地と出力３１０の間に接続されてい
る。 【００２１】パッドドライバ回路の製造と動作を適切な
ものにするには、出力ドライブ電流を計測する必要があ
り、しばしば、これは「ドライバ強度テスト」と呼ばれ
ている。ドライバ回路は、いずれかの方向（プルアップ
又はプルダウン）で不良が発生し得る。従って、ドライ
バ強度テストは、通常、２つの部分から構成されている
（即ち、プルアップデバイス電流の計測および／または
検証を行う部分とプルダウンデバイス電流の計測および
／または検証を行う部分）。 【００２２】通常、電流システムは自動テスト装置（Ａ
ＴＥ）システムによって計測される。ＡＴＥシステム
は、パッドに接続してドライブ電流が指定の下限を上回
っていることを検証可能なパラメトリック計測装置（Ｐ
ＭＵ）に電流計を採用している。しかし、残念ながら前
述のように、利用可能なテスタチャネル数を上回るピン
数を有するＩＣの場合には、ＡＴＥを使用して全パッド
のドライブ電流を計測することはできない。無論、ＡＴ
Ｅが接触するパッドのサブセットはテスト可能である
が、この技法では、多数のその他のパッドがテストされ
ない状態に放置され、不良を検出できないリスクが存在
する。本発明は、テスト回路をオンチップで提供する
（例えば、ドライバ回路内に計測回路を設け、ドライバ
強度が一定の精度で仕様を満足していることを検証でき
るようにする）ことにより、この問題を潜在的に解決し
ている。 【００２３】図４に、ドライバとレシーバを含む代表的
なパッド４００を示している。この図４に示すように、
ＰＶＴ信号４０２と個別のドライバデータ４０４が各ド
ライバ回路４０８内に存在するロジック回路４０６で合
成される。そして、このロジック回路は、出力トランジ
スタ４１０及び４１２のゲートを駆動する個別の「アッ
プ」及び「ダウン」信号を生成する。 【００２４】次に図５のフローチャートを参照すると、
本発明のテストシステムの実施形態の機能および／また
は動作が示されている。この図５に示すように、テスト
システム又は方法２００は、少なくとも１つの刺激信号
をＩＣに供給するブロック５１０から始まるものと解釈
することができる。そして、ブロック５２０において、
ＩＣのドライバのドライブ強度に対応する情報を受信す
る。 【００２５】次に図６Ａを参照すると、本発明の集積回
路の実施例が示されている。この図６Ａに示すように、
集積回路のパッド６００は、接点部分（例：接点部分６
０２）とこの接点部分に関連するパッド回路（例：パッ
ド回路６０４）を含んでいる。回路６０４は、リード６
０８などにより、接点部分６０２と電気的に通信するド
ライバ６０６を含んでいる。そして、ドライバ６０６
は、ＩＣコアからのデータ信号６１０、ＰＶＴ制御信号
６１２、及びＩＣコアからのドライバ三状態イネーブル
信号（図示されていない）を受信するように構成されて
いる。またドライバ６０６は、間に任意選択の抵抗器６
１６を介してレシーバ６１４とも電気的に相互接続され
ている。このレシーバ６１４は、リード６１８などを介
して入力を受信するように構成されると共にリード６２
０などを介して出力を集積回路のＩＣコアに供給するよ
うに構成されている。 【００２６】前述のように、ドライバ６０６は、ドライ
バ及びＰＶＴロジック６２２、並びにドライバ強度テス
ト回路６２４を含んでいる。更に、ドライバ６０６は、
１つ又は複数のＰ型トランジスタ６３０と１つ又は複数
のＮ型トランジスタ６３２を含んでいる。そして、ドラ
イバ応答６２６（「応答入力」）がドライバ強度テスト
回路６２４に供給されている。このドライバ強度テスト
回路６２４について、図６Ｂで詳細に説明する。 【００２７】図６Ｂに示すように、ドライバ内の各トラ
ンジスタのゲートは、ドライバ強度テスト回路６２４の
出力（ｐ型トランジスタ用のＵ［Ｉ］とｎ型トランジス
タ用のＤ［Ｉ］）に接続されている。マルチプレクサ６
３１及び６３３はこれらの信号を生成し、制御信号ＤＲ
＿ＳＴＲ＿ＴＥＳＴ＿ＭＯＤＥに基づいて正常なドライ
バデータとテストドライバデータ間の選択を行う。ドラ
イバ内の各トランジスタ用のテストドライバデータのソ
ースは、示されているように、スキャンレジスタであっ
てよい。具体的には、制御信号Ｕ［Ｉ］は、スキャンレ
ジスタ６３４と通信するマルチプレクサ６３１によって
駆動され、制御信号Ｄ［Ｉ］はスキャンレジスタ６３６
と通信するマルチプレクサ６３３によって駆動される。
比較器６４０は、パッドドライバの出力と基準電圧ＶＲ
ＥＦを受信し、データ信号をスキャンレジスタ６４２に
供給する。 【００２８】図６Ａ及び図６Ｂのドライバ強度テスト回
路の代表的な実施例を使用して所与のドライバにあるｐ
トランジスタ（又はｐトランジスタのセット）を選択す
ることにより、プルアップ電流に対するドライバ強度を
得ることができる。抵抗値がｐネットワークのものより
も指定マージンだけ大きい、同一ドライバにあるｎトラ
ンジスタ（又はｎトランジスタのセット）も選択され
る。選択されたトランジスタを駆動するテスト回路のス
キャンレジスタに、データが読み込まれる。ｄｒ＿ｓｔ
ｒ＿ｔｅｓｔ＿ｍｏｄｅ信号を「１」に設定することに
より、テスト回路のスキャンレジスタはドライバを制御
できる。そして、出力ノードの電圧を基準電圧（この例
ではＶＲＥＦ）と比較し、比較器の出力をスキャンレジ
スタ６４２に読み込んで出力を観測する（この例では、
論理「１」である）。 【００２９】同様に、所与のドライバにあるｎトランジ
スタ（又はｎトランジスタのセット）を選択することに
より、プルダウン電流に対するドライバ強度を得ること
ができる。抵抗値がｎネットワークのものよりも指定マ
ージンだけ大きい、同一ドライバにあるｐトランジスタ
（又はｐトランジスタのセット）も選択される。選択し
たトランジスタを駆動するテスト回路のスキャンレジス
タにデータが読み込まれる。ｄｒ＿ｓｔｒ＿ｔｅｓｔ＿
ｍｏｄｅ信号を「１」に設定することにより、テスト回
路内のスキャンレジスタはドライバを制御できる。そし
て、出力ノードの電圧を基準電圧（この例ではＶＲＥ
Ｆ）と比較し、比較器の出力をスキャンレジスタ６４２
に供給して結果を観測する（この例では、論理「０」の
はずである）。 【００３０】前述のテストは、必要に応じて、ｎ及びｐ
トランジスタのサブセット及び／又は組み合わせによっ
て繰り返すことができる。出力電圧の範囲は、提供され
ている反対のトランジスタに対する各ターゲットトラン
ジスタの強度を特徴付けできるものでなければならな
い。 【００３１】ある実施形態では、各パッド内部のドライ
バ及びＰＶＴロジック回路をテストマルチプレクサと組
み合わせたものも存在する。この場合、「ｄｒ＿ｓｔｒ
＿ｔｅｓｔ＿ｍｏｄｅ」制御（図６Ｃを参照）を、ドラ
イバを強制的にテストモードにするのに用いることがで
きる。このモードでは、ＰＶＴ制御信号が各トランジス
タ用のテストデータとして機能するため、テストデータ
用のスキャンレジスタの必要性が低下するかあるいは不
要になる。この結果、回路のエリアペナルティが格段に
小さくなる。尚、ｎ及びｐトランジスタの組み合わせを
動かすのに望ましい程度によって、ロジック及び／又は
スキャンレジスタがさらに必要になる。 【００３２】ある実施形態では、図６Ｃに示されている
ように、ドライバ回路と関連するレシーバ回路（例：レ
シーバ６１４）をエリアペナルティが生じないように比
較器として使用可能なものも存在する。この構成では、
レシーバと関連するスキャンレジスタ（例：スキャンレ
ジスタ６５０）を使用してレシーバ出力を取得すること
ができる。各レシーバは、通常、独自のスキャンレジス
タを備えているため（ＩＥＥＥ規格１１４９．１によ
る）、すべてのパッドを同時にテストすることができ
る。このような既存のスキャンレジスタを使用すれば、
図６Ｂに示すような専用の比較器（６４０）とスキャン
レジスタ（６４２）を不要にすることにより、エリアペ
ナルティも最小化される。但し、この実施形態では、レ
シーバの固定しきい値（普通、略ＶＤＤ／２）によって
論理０と論理１を区別している。 【００３３】パッドドライバの本質は、ハイで動作する
かローで動作するかであり同時に両方ではないため、パ
ッド設計には、本発明の少なくともいくつかの実施例を
サポートするために更なるロジックが必要になる場合が
ある。この代わりに、図６Ｄに示すように、テスト環境
に対して提案された１つの変更を実行し、パッド回路に
対する比較的わずかな変更で組になったパッドをテスト
できるようにすることが可能である。 【００３４】図６Ｄでは、同一回路タイプの２つのパッ
ド（例：パッド６００Ａ及び６００Ｂ）を外部でジャン
パワイヤ６６０によって接続している。この場合、所与
のドライバのｐトランジスタ（又はｐトランジスタのセ
ット）を選択することにより、プルアップ電流のパッド
間ドライバ強度を得ることができる。抵抗値がｐネット
ワークのものよりも指定マージンだけ大きい、ジャンパ
処理されたドライバにあるｎトランジスタ（又はｎトラ
ンジスタのセット）も選択される。選択されたトランジ
スタを駆動するテスト回路にあるスキャンレジスタにデ
ータが読み込まれる。ｄｒ＿ｓｔｒ＿ｔｅｓｔ＿ｍｏｄ
ｅ信号を「１」に設定することにより、テスト回路のス
キャンレジスタはドライバを制御できる。出力ノードの
電圧を基準電圧（この例ではＶＤＤ／２）と比較するこ
とができる。比較器の出力は、スキャンレジスタにサン
プリングして結果を観測することができる（この例で
は、両方とも論理「１」である）。 【００３５】所与のドライバのｎトランジスタ（又はｎ
トランジスタのセット）を選択することにより、プルダ
ウン電流のパッド間ドライバ強度を得ることができる。
抵抗値がｎネットワークのものよりも指定されたマージ
ンだけ大きいジャンパ処理されたドライバのｐトランジ
スタ（又はｐトランジスタのセット）も選択される。選
択されたトランジスタを駆動するテスト回路にあるスキ
ャンレジスタにデータが読み込まれる。ｄｒ＿ｓｔｒ＿
ｔｅｓｔ＿ｍｏｄｅ信号を「１」に設定することによ
り、テスト回路のスキャンレジスタはドライバを制御で
きる。出力ノードの電圧を基準電圧（この例ではＶＤＤ
／２）と比較することができる。比較器の出力はスキャ
ンレジスタにサンプリングして結果を観測することがで
きる（この例では、両方とも論理「０」である）。 【００３６】尚、ドライバ強度テストにより論理競合が
発生する可能性があるため、高電流で回路に損傷を与え
ないよう、慎重にドライバ設計を行う必要がある。予防
策としては、図６Ｄに関連して説明したジャンパワイヤ
を限流抵抗器で置換することができる。尚、パッド６０
０Ａ及びパッド６００Ｂノードでの出力電圧の計算で正
しい結果を予測するには、この抵抗値を考慮に入れる必
要があることに留意されたい。 【００３７】実施形態によっては通常にレシーバのトリ
ップレベルをＶＤＤ／２に略固定したものも存在し、こ
の場合、一般的な比較器による場合に比べ、収集可能な
論理競合のデータポイント数を制限できる。好適な実施
形態を拡張した簡単な１つの方法は、その他のｐ及びｎ
トランジスタの組み合わせ間の競合を解決するのに使用
可能な電圧レベル範囲を拡張するヒステリシスを有する
レシーバを使用することがある。 【００３８】ＩＣがハイピンカウントを持つ場合は、大
抵、同一のパッドドライバ回路タイプが様々な信号に使
用されている。本発明では、この事実を使用し、ドライ
バ強度計測回路の精度を評価することができる。即ち、
所与のパッドドライバ回路タイプに接続された１つの信
号にＡＴＥが接触すると、ＰＭＵを使用してプルアップ
及びプルダウントランジスタの電流ソース及びシンク能
力を正確に計測することができる。これらの値は、当該
パッドタイプのすべてのその他の複製についてもほぼ同
一であり、ＩＣプロセスの変動によってのみ左右される
が、この変動も回路の所与の領域内では小さくなる傾向
がある。従って、回路の中で互いに近接している所与の
タイプのパッドドライバ回路グループについて、ＡＴＥ
に接触する一部分の計測値を使用してその他の接触して
いない部分の値を高い信頼性で推測することが可能であ
り、この結果、接触していないパッドのパッド電圧をサ
ンプリングするスキャンレジスタからの合格／不合格の
結果が、実際の電流仕様値を表せるようになる。 【００３９】次に図７を参照し、ドライバ強度テスト回
路の実装と較正を含む本発明の様々な態様について詳細
に説明する。この図７に示すように、本発明の実施例７
００は、複数のパッドを含む集積回路７１０を内蔵して
いる。具体的には、集積回路７１０は、パッド１〜６
（それぞれ、７１２、７１４、７１６、７１８、７２
０、及び７２２）を含んでいる。そして、図７に示され
ているように、この集積回路は、テスト１（７３０）、
テスト２（７４０）、テスト３（７５０）、テスト４
（７６０）、テスト５（７７０）、及びテスト６（７８
０）などの様々なドライバ強度テスト回路をも内蔵して
いる。これらの様々なドライバ強度テスト回路は、様々
な構成でそれぞれのパッドと電気的に通信している。例
えば、回路７３０は伝搬経路７３２（実施形態によって
は、この経路７３２が２つの単一方向経路からなるもの
も存在する）を介してパッド７１２と直接通信し、回路
７４０は、伝搬経路７４２及び７４４をそれぞれ利用す
ることによりパッド７１４及び７１６のそれぞれと通信
し、回路７５０及び回路７６０は、それぞれ伝搬経路７
５２及び７６２を介してパッド７１８と電気的に通信
し、回路７７０は、伝搬経路７７２及び７７４を介して
それぞれパッド７２０及び７２２と通信し、回路７８０
も、伝搬経路７８２及び７８４を介してそれぞれパッド
７２０及び７２２と通信している。即ち、集積回路は、
様々なパッドタイプ、並びに様々なパッドと様々なドラ
イバ強度テスト回路間の様々な相互通信の構成を内蔵す
ることができる。 【００４０】制限する目的ではなく説明用の例として、
集積回路は、１つのドライバ強度テスト回路を利用して
複数のパッドをテストするように構成することができる
（例えば、１つのドライバ強度テスト回路を利用して類
似タイプの複数のパッドをテストする）。図７には、パ
ッド２及びパッド３によってこのような構成が概略的に
示されており、これらはいずれもテスト２によってテス
トされる。 【００４１】図７に示すように、ＡＴＥ７０２は、様々
な伝搬経路構成を利用することにより、集積回路７１０
のテスト回路と電気的に通信している。例えば、回路７
３０は、伝搬経路７３２、パッド７１２、及び伝搬経路
７９２を介してＡＴＥと通信し、回路７４０は、伝搬経
路７４２、パッド７１４、及び伝搬経路７９４を介して
ＡＴＥと通信し、回路７５０は、伝搬経路７５２、パッ
ド７１８、及び伝搬経路７９６を介してＡＴＥと通信
し、回路７６０は、伝搬経路７６２、パッド７１８、及
び伝搬経路７９６を介してＡＴＥと通信し、回路７７０
は、伝搬経路７７４、パッド７２２、及び送信経路７９
８を介してＡＴＥと通信し、回路７８０は、伝搬経路７
８２、パッド７２２、及び送信経路７９８を介してＡＴ
Ｅと通信している。又、様々な機能を制御システム８１
０によって有効にすることができる（詳細については後
述する）。 【００４２】前述のように、本発明は、集積回路をテス
トする自動テスト装置機能を促進するように適合されて
いる。この観点では、本発明の実施例の中には、集積回
路をテストするドライバ強度テストシステムを提供する
と解釈できるものが存在する。具体的には、ドライバ強
度テストシステムの実施例の中には、ＡＴＥ（例：図７
のＡＴＥ７０２）との組み合わせで１つ又は複数のドラ
イバ強度テスト回路と適切な制御システムを含むものが
存在し、この制御システムは、例えば、図７の制御シス
テム８１０によって実現可能である。この制御システム
は、ハードウェア、ソフトウェア、ファームウェア、又
はこれらの組み合わせで実現可能であるが、実施例の中
には、制御システムをソフトウェアパッケージとして実
現するものが存在し、このソフトウェアパッケージは、
後述するように様々なプラットフォームやオペレーティ
ングシステム上で稼動できるように適合可能である。具
体的には、この制御システムの好適な実施例は、論理的
な機能を実装する実行可能な命令の順序付けされたリス
トを有しており、命令実行システム、装置、又はデバイ
スから命令を取得して実行することができるコンピュー
タに基づいたシステム、プロセッサを格納するシステ
ム、又はその他のシステムなどの命令実行システム、装
置、又はデバイスによって或いは関連して使用されるコ
ンピュータ可読媒体内に実施することができる。尚、本
明細書の文脈において、「コンピュータ可読媒体」と
は、命令実行システム、装置、又はデバイスによって或
いは関連して使用されるプログラムを格納、保存、通
信、伝達、又は輸送することができるあらゆる手段を意
味している。 【００４３】このコンピュータ可読媒体は、例えば、電
子的、磁気的、光学的、電磁的、赤外線、又は半導体の
システム、装置、デバイス、或いは伝達媒体であってよ
い（但し、これらに限定されない）。コンピュータ可読
媒体のより具体的な例には（但し、すべてを網羅しては
いない）、１つ又は複数のワイヤを備える電気的（電子
的）接続、ポータブルコンピュータディスケット（磁
気）、ランダムアクセスメモリ（ＲＡＭ）（磁気）、読
み取り専用メモリ（ＲＯＭ）（磁気）、消去可能／プロ
グラム可能／読み取り専用メモリ（ＥＰＲＯＭ又はフラ
ッシュメモリ）（磁気）、光ファイバ（光）、及びポー
タブルコンパクトディスク読み取り専用メモリ（ＣＤＲ
ＯＭ）（光）が含まれる。尚、プログラムは、例えば、
紙やその他の媒体を光学的に走査して電子的に取得し、
コンパイル、解釈、又は必要に応じてその他の適切な方
法で処理をした後にコンピュータメモリに保存すること
ができるため、プログラムを印刷することができる紙や
その他の適切な媒体もコンピュータ可読媒体に含まれる
ことに留意されたい。 【００４４】図８は、本発明の制御システム８１０の機
能（後述する）を促進することが可能であり、それによ
り、コントローラ（例：図７の制御システム８１０）と
して使用可能な代表的なコンピュータ又はプロセッサに
基づいたシステムを示している。この図８に示すよう
に、コンピュータシステムは、通常、プロセッサ８１２
及びメモリ８１４とオペレーティングシステム８１６を
有している。ここで、メモリ８１４は、ランダムアクセ
スメモリ又は読取専用メモリなどの揮発性及び非揮発性
メモリ要素のどのような組み合わせであってもよい。プ
ロセッサ８１２は、メモリ８１４からバスなどのローカ
ルインターフェイス８１８を介して命令とデータを取得
する。又、本システムは、入力デバイス８２０と出力デ
バイス８２２をも含んでいる。入力デバイスの例には、
シリアルポート、スキャナ、ローカルアクセスネットワ
ーク接続が含まれる（但し、これらに限定されない）。
一方、出力デバイスの例には、ビデオディスプレイ、ユ
ニバーサルシリアルバス、又はプリンタポートが含まれ
る（但し、これらに限定されない）。後程その機能につ
いて説明する本発明の制御システム８１０は、メモリ８
１４内に存在し、プロセッサ８１２によって実行され
る。 【００４５】図９は、図８に示す制御システム８１０の
実施形態の機能及び動作を示している。この観点では、
このフローチャートの各ブロックは、指定された論理的
な機能を実現する１つ又は複数の実行可能な命令を有す
るモジュールセグメント、即ち、コード部分を表してい
る。尚、別の実施形態では、これらの様々なブロックに
記述されている機能が図９に示すものとは別の順序で発
生するものが存在することに留意されたい。例えば、図
９に順番に示されている２つのブロックは、実際には、
略同時に実行されたり、時には、関連する機能に応じて
逆の順番で実行されることがある。 【００４６】図９に示すように、制御システム８１０
（又は方法）は、ブロック９１０でテスト対象ＩＣを電
気的にＡＴＥと相互接続することから始まるものとして
説明することができる。ブロック９１２に進み、テスト
対象ＩＣに対応するプロファイルデータを受信する。こ
のようなプロファイルデータには、特にＩＣのタイプお
よび／またはＡＴＥとＩＣの相互接続に対応する電気的
連続性情報に関する情報などが含まれる（但し、これら
に限定されない）。このプロファイルデータは様々な方
法で提供可能である。例えば供給を、ワークステーショ
ンにおけるオペレータ入力の形態またはＡＴＥによって
アナログテスト回路に供給されたテスト開始信号への応
答として行うなどがある。尚、プロファイルデータを受
信した後にブロック９１４に進み、必要に応じて、プロ
ファイルデータを評価する（即ち、テストを進行させて
よいかどうかの判定を行う）のが好ましい。 【００４７】次に、ブロック９１６においてＡＴＥは、
ドライバ強度テストのための適切な信号を、テストを行
うＩＣに与える。ブロック９１８で、ＡＴＥなどがテス
トデータを受信する。データは適切な方法で（例えば、
テストサイクルにわたって断続的に、又はテストの完了
後に）受信される。ブロック９２０においてドライバ強
度データが評価され、ブロック９２２において、ドライ
バ及びその関連するコンポーネントが希望どおりに機能
しているかどうかについて判定される。そして、ドライ
バ強度が希望通りではないと判定された場合は、プロセ
スは、ブロック９２６に進み、前述のプロセス段階９１
０〜９２２の少なくともいくつかを繰り返すなどによ
り、テスト結果を検証する。そして、再度、集積回路が
希望どおりに機能していないと判定された場合には、プ
ロセスはブロック９２８に進み、当該集積回路が却下さ
れる。しかしながら、集積回路が希望どおりに機能して
いると判定された場合には、プロセスはブロック９２４
に進み、プロセスが終了する。 【００４８】周知のように、ＡＴＥを使用して集積回路
をテストする場合には、正確な計測値を得ることができ
るよう、ＡＴＥを較正する必要がある。本発明では少な
くとも選択されたＡＴＥ機能を提供しているため、ドラ
イバ強度テスト回路の較正も実行するべきである。較正
問題を解決するための代表的な従来技術による解決策と
しては、自己較正型にテスト回路を設計する、プロセ
ス、電圧、及び温度（ＰＶＴ）に対して変動しないよう
にテスト回路を設計する、テスト回路をまったく較正し
ない、というものがある。しかしながら、自己較正型の
テスト回路については、そのような技法は、テスト回路
のサイズが大きくなって集積回路の内部で実際に使用す
ることができなくなるという不都合を潜在的にもたら
し、テスト回路をＰＶＴに対して変動しないように設計
するというものに関しては、そのような不変性を効果的
に実現すること自体が不可能なことであり、従来の代表
的な解決策は、例えば、ＰＶＴの変動を簡単に特徴付け
及び予測できるようにすることであった。又、この技法
の場合にも、回路のサイズが大きくなって実際に使用で
きなくなるという可能性が存在する。そして、意図的に
テスト回路を較正しないことについては、いうまでもな
いが、そのような技法は不正確な結果を生成するテスト
回路につながり、不適切に機能する集積回路の出荷が増
加したり、出荷からリジェクトされる適切に機能する集
積回路の数が増加することになる。 【００４９】本発明のドライバ強度テスト回路は較正す
ることが好ましいことから、説明を目的として（限定す
るものではない）以下の較正方法を提供する。図１０に
示すように、このドライバ強度テスト回路を較正する方
法１０００は、テスト対象集積回路の指定パッドをＡＴ
Ｅに接続するブロック１０１０から始まることが好まし
い。ＩＣ内部で１つの回路設計（例：パッド）が複数回
使用されている場合には、同一のドライバ強度テスト回
路をその回路設計の各事例（instance）と関連付けるこ
とが好ましい。このように構成した場合には、ブロック
１０１０に示すようなパッドのＡＴＥへの接続では、Ａ
ＴＥを当該回路設計の１つ又は複数のインスタンスに単
に接続することが好ましい。繰り返された回路設計の様
々なインスタンスは不良のない電気的動作においては同
一であると仮定できるため、ＡＴＥを接続した回路設計
のインスタンスに実行した計測は、当該回路設計のその
他の（接続していない）インスタンスに実行する計測と
相関関係があると仮定することができる。尚、ブロック
の各同一インスタンスは同一の不良のない電気的動作を
備えていると仮定されるため、利用する必要があるの
は、ＡＴＥに接続された各パッドタイプの１つのパッド
のみであることに留意されたい（無論、更なるパッドを
利用して更なるエラー検出及び比較を行うことは可能で
ある）。 【００５０】ブロック１０１２に進み、ドライバ強度テ
スト回路を有効にする。ＡＴＥと適切なドライバ強度テ
スト回路が有効になると、ＡＴＥ及びドライバ強度テス
ト回路のいずれか、或いは両方によって計測値を取得す
ることができる。即ち、ブロック１０１４及び１０１６
に示されているように、このプロセスには、それぞれＡ
ＴＥの計測値を受信するステップとドライバ強度テスト
回路の計測値を受信するステップが含まれている。そし
て、ブロック１０１８において、ＡＴＥ計測値とドライ
バ強度テスト回路データが適切に対応しているかどうか
について判定を行い、これによってドライバ強度テスト
回路の適切な較正が検証される。但し、計測値が対応し
ていないと判定された場合は、本プロセスは、ブロック
１０２０に進み、ＡＴＥから取得した計測値と整合する
よう、レシーバテスト回路計測値を調節する。そして、
プロセスはブロック１０１４に戻り、ドライバ強度テス
ト回路計測値が適切に較正されるまで前述のステップを
繰り返し、適切な較正が完了したら、本プロセスはブロ
ック１０２２に示すように終了する。 【００５１】以上の説明は、例示と説明のために提示し
たものであり、発明のすべてを網羅するものではなく、
開示された形態そのままに本発明を限定するものでもな
い。前述の開示内容に鑑み、様々な変更や変形が可能で
あり、説明した実施例は、本発明の原理とその実用的な
アプリケーションを最も明瞭に示し、それにより、通常
の当業者が特定の意図する使用目的に適した様々な変更
を加えて様々な実施例において本発明を利用できるよ
う、選択したものである。そのようなすべての変更及び
変形は、公正且つ合法的に権利を有するその広さに従っ
て解釈された際に添付の請求項によって規定される本発
明の範囲内に含まれている。この発明は例として、次の
実施形態を含む。 【００５２】（１）集積回路（ＩＣ）（２１０）をテス
トする方法であって、前記ＩＣは前記ＩＣの外部コンポ
ーネントに対する信号インターフェイスとして構成され
た第１パッド（２１６）を備え、前記第１パッドはドラ
イバ（６０６）とレシーバ（６１４）を備え、前記ドラ
イバは前記ＩＣの外部コンポーネントに出力信号を提供
するように構成され、前記レシーバは前記ＩＣの外部コ
ンポーネントから信号を受信しそれに応答してディジタ
ル信号を供給するように構成され、自動テスト装置（Ａ
ＴＥ）（２１８）を前記ＩＣと電気的に相互接続するス
テップと、前記ＩＣが前記第１パッドのドライバ強度を
計測するよう、少なくとも１つの刺激信号を供給するス
テップと、前記第１パッドのドライバ強度に対応する情
報を受信するステップと、を有する方法。 【００５３】（２）前記少なくとも１つの刺激信号を供
給するステップは、前記第１パッドを前記ＩＣの第２パ
ッドと電気的に相互接続するステップと、前記ＩＣが前
記第２パッドのドライバ強度を計測するよう、前記少な
くとも１つの刺激信号を供給するステップと、を有する
（１）に記載の方法。 【００５４】（３）前記ＩＣは複数のパッドを備えてお
り、前記自動テスト装置（ＡＴＥ）を前記ＩＣと電気的
に相互接続するステップは、前記ＡＴＥを前記複数のパ
ッドのサブセットに電気的に相互接続するステップを有
する（１）に記載の方法。 【００５５】（４）前記ドライバは、少なくとも第１の
ｐ型トランジスタ（３０２）と少なくとも第１のｎ型ト
ランジスタ（３０６）を備え、前記少なくとも第１のｐ
型トランジスタと少なくとも第１のｎ型トランジスタを
駆動するステップと、前記少なくとも第１のｐ型トラン
ジスタの出力が前記少なくとも第１のｎ型トランジスタ
の出力よりも大きいかどうかを判定するステップと、を
さらに有する（１）に記載の方法。 【００５６】（５）前記出力を基準値と比較するステッ
プと、結果の論理値を判定するステップと、をさらに有
する（４）に記載の方法。 【００５７】（６）前記第１のｎ型トランジスタは前記
第１のｐ型トランジスタよりも大きな抵抗値を備え、前
記少なくとも第１のｐ型トランジスタの出力が前記少な
くとも第１のｎ型トランジスタの出力よりも大きい場合
に、前記ドライバのプルアップ電流は合格である（４）
に記載の方法。 【００５８】（７）前記第１のｐ型トランジスタは、前
記第１のｎ型トランジスタの望ましい抵抗値よりも大き
な抵抗値を備えており、前記少なくとも第１のｎ型トラ
ンジスタの出力が前記少なくとも第１のｐ型トランジス
タの出力よりも大きい場合に、前記ドライバのプルダウ
ン電流は合格である（４）に記載の方法。 【００５９】（８）集積回路（ＩＣ）（２１０）であっ
て、前記ＩＣの少なくとも一部と電気的に通信すると共
に、第１パッド出力信号を前記ＩＣ外部のコンポーネン
トに供給するように構成されている第１ドライバ（６０
６）と、前記ＩＣ外部のコンポーネントから第１パッド
入力信号を受信し前記ＩＣ内部のコンポーネントに前記
第１パッド入力信号に応答して第１レシーバディジタル
出力信号を供給するように構成されている第１レシーバ
（６２４）と、を備える第１パッド（２１６）と、前記
ＩＣ内部に存在し、前記第１パッドのドライバ強度に対
応する情報を供給するように適合された第１テスト回路
（６２４）と、を有する集積回路。 【００６０】（９）前記ドライバは、少なくとも第１の
ｐ型トランジスタ（６３０）と少なくとも第１のｎ型ト
ランジスタ（６３２）を備えており、前記第１テスト回
路は、前記少なくとも第１のｐ型トランジスタと少なく
とも第１のｎ型トランジスタの出力に応答する第１入力
と基準電圧に対応する第２入力を受信する（８）に記載
のＩＣ。 【００６１】（１０）前記第１テスト回路は、前記ｐ型
トランジスタと電気的に通信する第１フリップフロップ
（６３４）と前記ｎ型トランジスタと電気的に通信する
第２フリップフロップ（６３６）を備える（８）に記載
のＩＣ。
【図面の簡単な説明】
【図１】従来技術のディジタル自己テスト回路を内蔵す
る代表的な集積回路を表す概略図。 【図２】本発明のテストシステムの実施例を表す概略
図。 【図３】ドライバ回路の実施例の詳細を表す概略図。 【図４】ドライバ回路の実施例の詳細を表す概略図。 【図５】図２のテストシステムの実施例の機能を表すフ
ローチャート。 【図６Ａ】本発明のパッドの実施例の概略図。 【図６Ｂ】本発明のドライバ強度テスト回路の実施例の
概略図。 【図６Ｃ】本発明のパッドの別の実施例を表す概略図。 【図６Ｄ】本発明の実施例の電気的に絡み合ったパッド
を表す概略図。 【図７】本発明の別の実施例を表す概略図。 【図８】本発明の制御システムの実施例の実施形態に使
用可能な代表的なコンピュータ又はプロセッサに基づい
たシステムを表す概略図。 【図９】本発明の実施例の機能を表すフローチャート。 【図１０】較正の際の本発明の実施例の機能を表すフロ
ーチャート。 【符号の説明】 ２１０ 集積回路（ＩＣ） ２１６ パッド ２１８ 自動テスト装置（ＡＴＥ） ３０２、６３０ ｐ型トランジスタ ３０６、６３２ ｎ型トランジスタ ６０６ ドライバ ６１４ レシーバ ６２４ ドライバ強度テスト回路 ６３４、６３６ スキャンレジスタ
る代表的な集積回路を表す概略図。 【図２】本発明のテストシステムの実施例を表す概略
図。 【図３】ドライバ回路の実施例の詳細を表す概略図。 【図４】ドライバ回路の実施例の詳細を表す概略図。 【図５】図２のテストシステムの実施例の機能を表すフ
ローチャート。 【図６Ａ】本発明のパッドの実施例の概略図。 【図６Ｂ】本発明のドライバ強度テスト回路の実施例の
概略図。 【図６Ｃ】本発明のパッドの別の実施例を表す概略図。 【図６Ｄ】本発明の実施例の電気的に絡み合ったパッド
を表す概略図。 【図７】本発明の別の実施例を表す概略図。 【図８】本発明の制御システムの実施例の実施形態に使
用可能な代表的なコンピュータ又はプロセッサに基づい
たシステムを表す概略図。 【図９】本発明の実施例の機能を表すフローチャート。 【図１０】較正の際の本発明の実施例の機能を表すフロ
ーチャート。 【符号の説明】 ２１０ 集積回路（ＩＣ） ２１６ パッド ２１８ 自動テスト装置（ＡＴＥ） ３０２、６３０ ｐ型トランジスタ ３０６、６３２ ｎ型トランジスタ ６０６ ドライバ ６１４ レシーバ ６２４ ドライバ強度テスト回路 ６３４、６３６ スキャンレジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジェフリー・アール・リアリック
アメリカ合衆国80526コロラド州フォー
ト・コリンズ、ネスビット・コート 3206
(72)発明者 ジョン・ジー・ローバウフ
アメリカ合衆国80525コロラド州フォー
ト・コリンズ、サン・ルイス・ストリート
3173
(72)発明者 シャッド・シェプストン
アメリカ合衆国80520コロラド州ファイア
ストーン、ウースター・アヴェニュー
365
Ｆターム(参考） 2G132 AA00 AA17 AB00 AB05 AK29
AL05
4M106 AA01 AA02 AD01 BA01
5F038 BE10 DT04 DT06 DT08 DT15
EZ20
Claims (1)
- 【特許請求の範囲】 【請求項１】集積回路（ＩＣ）をテストする方法であっ
て、 前記ＩＣは前記ＩＣの外部コンポーネントに対する信号
インターフェイスとして構成された第１パッドを備え、
前記第１パッドはドライバとレシーバを備え、前記ドラ
イバは前記ＩＣの外部コンポーネントに出力信号を提供
するように構成され、前記レシーバは前記ＩＣの外部コ
ンポーネントから信号を受信しそれに応答してディジタ
ル信号を供給するように構成され、 自動テスト装置を前記ＩＣと電気的に相互接続するステ
ップと、 前記ＩＣが前記第１パッドのドライバ強度を計測するよ
う、少なくとも１つの刺激信号を供給するステップと、 前記第１パッドのドライバ強度に対応する情報を受信す
るステップと、 を有する方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/125,338 US6762614B2 (en) | 2002-04-18 | 2002-04-18 | Systems and methods for facilitating driver strength testing of integrated circuits |
| US10/125,338 | 2002-04-18 |
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| Publication Number | Publication Date |
|---|---|
| JP2003344509A true JP2003344509A (ja) | 2003-12-03 |
| JP2003344509A5 JP2003344509A5 (ja) | 2006-04-13 |
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|---|---|---|---|
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