JP2008526112A

JP2008526112A - 変換器試験のためのパラメトリック測定ユニットの使用

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Publication number: JP2008526112A
Application number: JP2007548388A
Authority: JP
Inventors: ウォーカー，アーネスト・ピー; サルトシェフ，ロナルド・エイ
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2004-12-23
Filing date: 2005-12-16
Publication date: 2008-07-17
Also published as: US7023366B1; KR20070088801A; WO2006071635A2; EP1829218A2; WO2006071635A3

Abstract

一態様では、本発明は、印加信号をアナログ−デジタル（ＡＤＣ）変換器に送信するように構成される、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルを備える、ＡＤＣ変換器の試験において使用するための集積回路（ＩＣ）である。ＩＣは、ＰＭＵの第１のチャネルに接続される第１のデジタル−アナログ変換器（ＤＡＣ）も備える。ＤＡＣは、１ミリボルトを下回る精度のＤＣレベルを有する。別の態様では、本発明は、デジタル−アナログ変換器被試験デバイス（ＤＡＣＤＵＴ）の試験において使用するための集積回路（ＩＣ）である。ＩＣは、印加信号をＤＡＣＤＵＴに送信するように構成されるとともに、測定値を取り込むための出力ポートを備える、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルと、当該ＰＭＵの第１のチャネルに接続される第１のデジタル−アナログ変換器（ＤＡＣ）と、１ｍＶを下回る精度のＤＣレベルを有する、出力ポートに接続されるＰＭＵ測定経路とを備える。

Description

本発明は、概括的にはデバイスの試験に関し、特にパラメトリック測定ユニット（ＰＭＵ）を使用した変換器の試験に関する。
関連出願
本願は、２００４年１２月２３日に出願された「USING A PARAMETRIC MEASUREMENT UNIT FOR CONVERTER TESTING」と題する仮特許出願第６０／６３９，１５０号に基づく優先権を主張し、この特許出願はその全体が本明細書に援用される。

自動試験装置（ＡＴＥ）は自動化された、通常コンピュータによって駆動される、たとえば半導体、電子回路、及びプリント回路基板アセンブリのようなデバイスを試験する手法を指す。パラメトリック測定ユニット（ＰＭＵ）は通常、ＡＴＥの一部である。ＰＭＵは、デバイス試験中に、デバイスピンにおいて電圧及び電流のようなパラメータを測定するために、またそれらのパラメータを調整するために使用される。ＰＭＵは、試験中に適切なパラメータ値が被試験デバイス（ＤＵＴ）に確実に加えられることを意図している。ＰＭＵは通常、電圧及び／又は電流をＤＵＴに強制印加する回路を含む。

変換器試験は、別個のデジタル−アナログ変換器（ＤＡＣ）からの正確な電圧を高い繰り返し率で測定することを可能にすることにより、アナログ−デジタル変換器（ＡＤＣ）及びＤＡＣを試験することを１つの機能としている。この機能は従来、別個の計器板で実施されてきた。しかしながら、ＰＭＵ回路の内部に精密なＤＡＣを追加することにより、ＰＭＵ回路をＡＤＣの変換器試験に使用することができる。精密な測定経路を追加することにより、ＰＭＵ回路をＤＡＣの試験に使用することができる。

一態様では、本発明は、アナログ−デジタル（ＡＤＣ）変換器の試験において使用するための集積回路（ＩＣ）である。ＩＣは、フォース（印加）信号をＡＤＣに送信するように構成される、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルと、当該ＰＭＵの第１のチャネルに接続される第１のデジタル−アナログ変換器（ＤＡＣ）とを備える。ＤＡＣは、１ミリボルト未満の精度のＤＣレベルを有する。

別の態様では、本発明は、デジタル−アナログ変換器被試験デバイス（ＤＡＣＤＵＴ）の試験において使用するための集積回路（ＩＣ）である。ＩＣは、印加信号をＤＡＣＤＵＴに送信するように構成されるとともに、測定値を取り込むための出力ポートを備える、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルと、当該ＰＭＵの第１のチャネルに接続される第１のデジタル−アナログ変換器（ＤＡＣ）と、１ｍＶを下回る精度のＤＣレベルを有する、出力ポートに接続されるＰＭＵ測定経路とを備える。

上記の態様は以下の特徴の１つ又は複数を含むことができる。ＩＣは、ＤＵＴからの検知信号を受け取るとともにＰＭＵの第１のチャネルへの第１の検知経路を提供する、ＰＭＵの第２のチャネルを備えることができる。ＩＣは、基準印加信号を送信するように構成される、ＰＭＵの第３のチャネルと、当該ＰＭＵの第３のチャネルに接続される第２のデジタル−アナログ変換器（ＤＡＣ）とを備えてもよい。ＩＣは、基準センス（検知）信号を受け取るとともにＰＭＵの第３のチャネルへの第２の検知経路を提供する、ＰＭＵの第４のチャネルを備えてもよい。ＩＣは、印加信号を供給するとともに１ｍＶ未満の精度のＤＣレベルを有する、ＰＭＵの第１のチャネルに接続されるフォース（印加）ラインを備えてもよい。

本明細書において説明するＰＭＵ回路は、ＰＭＵと同じＩＣ内で変換器試験機能を提供し、したがって変換器を試験する代替的な方法を提供する。１つ又は複数の実施例の詳細を添付の図面及び以下の説明において述べる。本発明のさらなる特徴、態様及び利点は、説明、図面及び特許請求の範囲から明らかになるであろう。

異なる図における同様の参照符号は、同様の要素を示す。

図１を参照すると、半導体デバイスのような被試験デバイス（ＤＵＴ）１８を試験するシステム１０は、自動試験装置（ＡＴＥ）のような試験装置１２又は他の同様の試験デバイスを含む。試験装置１２を制御するために、システム１０は、ハードワイヤ接続１６を介して試験装置１２とインタフェースするコンピュータシステム１４を含む。通常、コンピュータシステム１４は、ＤＵＴ１８を試験するルーチン及び機能の実行を開始するコマンドを試験装置１２に送出する。こうした試験ルーチンの実行により、試験信号の生成及びＤＵＴ１８への送信並びにＤＵＴからの応答の収集が開始してもよい。システム１０によって、さまざまなタイプのＤＵＴを試験することができる。たとえば、ＤＵＴは集積回路（ＩＣ）チップのような半導体デバイス（たとえば、アナログ−デジタル変換器、デジタル−アナログ変換器等）であってもよい。

ＤＵＴに試験信号を提供し且つＤＵＴから応答を収集するために、試験装置１２は、ＤＵ１８の内部回路のためのインタフェースを提供する１つ又は複数のコネクタピンに接続される。いくつかのＤＵＴを試験するために、たとえば６４個又は１２８個ほどのコネクタピン（又はそれ以上）を試験装置１２にインタフェースしてもよい。例示の目的で、この例では、半導体デバイスの試験装置１２は、ハードワイヤ接続によってＤＵＴ１８の１つのコネクタピンに接続される。１つの導体２０（たとえばケーブル）がピン２２に接続され、試験信号（たとえばＰＭＵ試験信号、ＰＥ試験信号等）をＤＵＴ１８の内部回路に送出するのに使用される。導体２０はまた、ピン２２において半導体デバイスの試験装置１２によって提供される試験信号に応答して信号を検知する。たとえば、電圧信号及び電流信号が、ピン２２において試験信号に応答して検知され、分析のために導体２０によって試験装置１２に送信される。また、こうした単一ポート試験は、ＤＵＴ１８に含まれる他のピンで実施してもよい。たとえば、試験装置１２は、試験信号を他のピンに提供し、（提供された信号を送出する）導体によって反射される関連の信号を収集してもよい。反射信号を収集することにより、ピンの入力インピーダンスを、他の単一ポート試験量とともに特徴付けることができる。他の試験シナリオでは、デジタル値をＤＵＴ１８に格納するために、デジタル信号を導体２０を介してピン２２に送信してもよい。格納されると、ＤＵＴ１８にアクセスして、格納されたデジタル値を取り出し、導体２０を介して試験装置１２に送信してもよい。そして、取り出されたデジタル値が特定されて、適切な値がＤＵＴ１８に格納されたか否かが判断される。

また、１ポート測定の実施とともに、半導体デバイスの試験装置１２によって２ポート試験を実施してもよい。たとえば、試験信号を導体２０を介してピン２２に注入してもよく、ＤＵＴ１８の１つ又は複数の他のピンから応答信号を収集することができる。この応答は半導体デバイスの試験装置１２に提供され、利得応答、位相応答及び他のスループット測定量のような量が確定される。

図２も参照すると、１つのＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンから試験信号を送出するとともに収集するために、半導体デバイスの試験装置１２は、多数のピンと通信することができるインタフェースカード２４を含む。たとえば、インタフェースカード２４は、試験信号をたとえば３２個、６４個、１２８個のピンに送信して対応する応答を収集してもよい。ピンに対する各通信リンクは通常、チャネルと呼ばれ、多数のチャネルに試験信号を供給することにより、複数の試験を同時に実行することができるため、試験時間が短縮される。インタフェースカードに多くのチャネルを有するとともに、試験装置１２に複数のインタフェースカードを含むことにより、全体のチャネル数が増大し、それによりさらに試験時間が短縮される。この例では、複数のインタフェースカードが試験装置１２に実装され得ることを例示するために、２つの追加のインタフェースカード２６及び２８が図示されている。

各インタフェースカードは、特定の試験機能を実施する専用集積回路（ＩＣ）チップ（たとえば、特定用途向け集積回路（ＡＳＩＣ））を含む。たとえば、インタフェースカード２４は、パラメトリック測定ユニット（ＰＭＵ）試験及びピン電子回路（ＰＥ）試験を実施するＩＣチップ３０を含む。ＩＣチップ３０は、それぞれ、ＰＭＵ試験を実施する回路を含むＰＭＵ段３２と、ＰＥ試験を実施する回路を含むＰＥ段３４とを有する。さらに、インタフェースカード２６及び２８は、それぞれ、ＰＭＵ回路及びＰＥ回路を含むＩＣチップ３６及び３８を含む。通常、ＰＭＵ試験は、ＤＵＴにＤＣ電圧信号又は電流信号を提供して、入出力インピーダンス、電流漏れ及び他のタイプのＤＣ性能特性のような量を決定する、ことを含む。ＰＥ試験は、ＡＣ試験信号及び波形をＤＵＴ（たとえばＤＵＴ１８）に送信すること、及び応答を収集して、ＤＵＴの性能をさらに特徴付ける、ことを含む。たとえば、ＩＣチップ３０は、２値のベクトルを表すＡＣ試験信号をＤＵＴに格納するために（ＤＵＴに）送信してもよい。格納されると、試験装置１２がＤＵＴにアクセスして、正しい２値が格納されたか否かを判断する。デジタル信号は通常急峻な電圧遷移（変化）を含むため、ＩＣチップ３０のＰＥ段３４の回路は、ＰＭＵ段３２の回路に比べて比較的高速に動作する。

ＤＣ試験信号及びＡＣ試験信号と波形との両方をインタフェースカード２４からＤＵＴ１８に送るために、導電トレース４０が、ＩＣチップ３０を、インタフェースボードコネクタ４２に接続して、信号がインタフェースボード２４に且つインタフェースボード２４から伝送されるのを可能にする。インタフェースボードコネクタ４２はまた、インタフェースコネクタ４６に接続される導体４４にも接続され、信号が試験装置１２に且つ試験装置１２から伝送されるのを可能にする。この例では、導体２０が、試験装置１２とＤＵＴ１８のピン２２との間の双方向の信号伝達のためにインタフェースコネクタ４６に接続される。構成によっては、インタフェースデバイスを使用して、１つ又は複数の導体を試験装置１２からＤＵＴに接続してもよい。たとえば、ＤＵＴ（たとえばＤＵＴ１８）を、各ＤＵＴピンへのアクセスを容易にするようにデバイスインタフェースボード（ＤＩＢ）に搭載してもよい。こうした構成では、試験信号をＤＵＴの適切なピン（複数可）（たとえばピン２２）に配置するために、導体２０をＤＩＢに接続してもよい。

この例では、導電トレース４０及び導体４４のみが、信号を送出し且つ収集するためにそれぞれＩＣチップ３０とインタフェースボード２４とを接続する。しかしながら、ＩＣチップ３０は（ＩＣチップ３６及び３８とともに）、通常、（ＤＩＢを介して）ＤＵＴに信号を提供し且つＤＵＴから信号を収集する複数の導電トレース及び対応する導体にそれぞれ接続される複数のピン（たとえば、８個、１６個等）を有する。さらに、構成によっては、試験装置１２は、インタフェースカード２４、２６及び２８によって提供されるチャネルを１つ又は複数の被試験デバイスにインタフェースするために２つ以上のＤＩＢに接続してもよい。

インタフェースカード２４、２６及び２８によって実施される試験を開始するとともに制御するために、試験装置１２は、試験信号を生成するとともにＤＵＴ応答を分析するための試験パラメータ（たとえば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を供給する、ＰＭＵ制御回路４８及びＰＥ制御回路５０を含む。試験装置１２は、コンピュータシステム１４が、試験装置１２によって実行される動作を制御することができるようにし、且つデータ（たとえば試験パラメータ、ＤＵＴ応答等）が試験装置１２とコンピュータシステム１４との間で伝達されるのをも可能にする、コンピュータインタフェース５２も含む。

図３は、ＤＵＴ１８、特にデジタル−アナログ変換器（ＤＡＣ）又はアナログ−デジタル変換器（ＡＤＣ）を試験するＰＭＵ段３２のブロック図である。図３に示されるように、ＰＭＵ段３２は、ＤＵＴ１８を試験するためのＰＭＵチャネル６０（たとえばＰＭＵチャネル６０ａ、ＰＭＵチャネル６０ｂ、ＰＭＵチャネル６０ｃ及びＰＭＵチャネル６０ｄ）と、デジタル−アナログ（ＤＡＣ）変換器（たとえばＤＡＣ７０ａ及びＤＡＣ７０ｂ）とを含む。各ＰＭＵは、測定経路９２を通じてチップ３０のワイヤード「ＯＲ」論理回路９０に結合される測定値出力ポート６２を含む（たとえば、ＰＭＵチャネル６０ａは出力ポート６２ａを有し、ＰＭＵチャネル６０ｂは出力ポート６２ｂを有し、ＰＭＵチャネル６０ｃは出力ポート６２ｃを有し、ＰＭＵチャネル６０ｄは出力ポート６２ｄを有する）。

ＤＡＣ７０ａはＰＭＵチャネル６０ａの入力ポート６２ａに接続され、ＰＭＵチャネル６０を制御してＤＵＴ１８に対する「フォース（印加）」信号を生成する。ＤＡＣ７０ｂはＰＭＵチャネル６０ｃの入力ポート６２ｃに接続され、ＰＭＵチャネル６０ｃを制御してＤＵＴ１８に対する基準「印加」信号を生成する。

ＤＡＣ７０ａは、ＰＭＵの印加電圧モードのための正確な電圧を供給し、この電圧はＰＭＵの入力に供給される。ＰＭＵチャネル６０ａには最高の精度が要求され、これはＤＡＣ７０ａによって供給されるような電圧を強制印加するのに使用される。ＤＡＣ７０ｂは、測定されるＡＤＣのための基準電圧を供給する。基準電圧に起因する誤差は較正することができるため、温度及び供給電圧の変化は安定している必要があるが、非常に正確である必要はない。

ＰＭＵチャネル６０ａは、「印加」信号を「印加」ライン７２を通じてＤＵＴ１８に送信するためのポート６６ａを含む。ＰＭＵチャネル６０ｂは、「印加」信号に基づいてＤＵＴ３８から「センス（検知）」ライン７４を通じて「検知」信号を受け取るためのポート６６ｂを含み、「検知」信号を検知経路８０を通じてＰＭＵチャネル６０ａに提供する。ＰＭＵチャネル６０ｃは、基準「印加」信号を基準「印加」ライン７６を通じてＤＵＴ１８に送信するためのポート６６ｃを有する。ＰＭＵチャネル６０ｄは、基準「印加」信号に基づいてＤＵＴ３８から基準「検知」ライン７８を通じて基準「検知」信号を受け取るためのポート６６ｄを含み、基準「検知」信号を検知経路８２を通じてＰＭＵチャネル６０ｃに提供する。

ＡＤＣであるＤＵＴ１８を試験するために、ＤＡＣ７０ａ及び７０ｂは、１ミリボルト（ｍＶ）を下回る精度のＤＣレベルを有する。さらに、「印加」ライン７２、「検知」ライン７４、検知経路８０、基準「印加」ライン７６、基準印加ライン７８、及び検知経路８２は、１ｍＶを下回る精度のＤＣレベルを有する。

ＤＡＣであるＤＵＴ１８を試験するために、出力ポート６２ｂ及び６２ｄからのＰＭＵ測定経路９２は、１ｍＶを下回る精度のＤＣレベルを有する。測定経路９２は、チップ３０外で（オフチップで）測定されるワイヤード「ＯＲ」論理ポート９０を通過することになる。他の実施形態では、ＰＭＵ測定経路９２は、チップ３０上に（オンチップ）測定回路を含んでもよい。さらに、「検知」ライン７４及び「検知」ライン７８は、１ｍＶを下回る精度のＤＣレベルを有する。

本明細書において説明する試験装置は、上記のハードウェア及びソフトウェアとともに使用することには限定されない。試験装置はデジタル電子回路、若しくは、コンピュータハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせにおいて実施することができる。

試験装置は、少なくとも一部には、コンピュータプログラム製品、すなわち、情報担体、たとえば、データ処理装置、たとえばプログラマブルプロセッサ、コンピュータ、若しくは複数のコンピュータによる実行のための、又はそれらの動作を制御するための機械可読記憶デバイス或いは伝搬信号において明確に具体化されるコンピュータプログラムを介して実施することができる。コンピュータプログラムは、コンパイルされた言語又は翻訳された言語を含む任意の形態のプログラミング言語で書き込むことができ、独立プログラム、又は、モジュール、コンポーネント、サブルーチン、若しくはコンピューティング環境における使用に適した他のユニットを含む任意の形態で展開することができる。コンピュータプログラムは、１つのコンピュータ上で、又は、１つの場所にあるか、若しくは複数の場所にわたって分散されて通信ネットワークによって相互接続される複数のコンピュータ上で実行されるように展開することができる。

ＡＴＥの実施に関連する方法ステップは、ＡＴＥの機能を実施するために１つ又は複数のコンピュータプログラムを実行している１つ又は複数のプログラマブルプロセッサによって実施することができる。ＡＴＥの全て又は一部は、専用論理回路、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）として実施することができる。

コンピュータプログラムの実行に適したプロセッサは、一例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの両方と、任意の種類のデジタルコンピュータの任意の１つ又は複数のプロセッサとを含む。一般に、プロセッサは、読み取り専用メモリ若しくはランダムアクセスメモリ又はその両方から命令及びデータを受け取る。コンピュータの要素は、命令を実行するプロセッサと、命令及びデータを格納する１つ又は複数のメモリデバイスとを含む。

回路は、本明細書において説明される特定の実施例には限定されない。たとえば、本明細書は自動試験装置内の回路を説明しているが、本明細書において説明する回路は、変換器試験を必要とする任意の回路環境において使用してもよい。

本明細書において説明する種々の実施形態の要素を組み合わせて、上記で具体的に述べられていない他の実施形態を形成してもよい。本明細書に具体的に説明していない他の実施形態も、特許請求の範囲含まれる。

デバイスを試験するシステムの概略図である。

試験装置の概略図である。

デジタル−アナログ変換器（ＤＡＣ）を有するパラメトリック測定ユニット（ＰＭＵ）段の概略図である。

Claims

アナログ−デジタル変換器の試験において使用するための集積回路（ＩＣ）であって、
印加信号を送信するように構成される、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルと、
前記ＰＭＵの前記第１のチャネルに接続され、１ミリボルト未満の精度のＤＣレベルを有する、第１のデジタル−アナログ変換器（ＤＡＣ）と、
を備える集積回路。
検知信号を受け取るとともに前記ＰＭＵの前記第１のチャネルへの第１の検知経路を提供する、前記ＰＭＵの第２のチャネルをさらに備える、請求項１に記載の集積回路。
基準印加信号を被試験デバイス（ＤＵＴ）に送信するように構成される、前記ＰＭＵの第３のチャネルと、
前記ＰＭＵの前記第３のチャネルに接続される第２のデジタル−アナログ変換器（ＤＡＣ）と、
をさらに備える、請求項２に記載の集積回路。
前記ＤＵＴからの基準検知信号を受け取るとともに前記ＰＭＵの前記第３のチャネルへの第２の検知経路を提供する、前記ＰＭＵの第４のチャネルをさらに備える、請求項３に記載の集積回路。
前記印加信号を供給するとともに１ｍＶ未満の精度のＤＣレベルを有する、前記ＰＭＵの前記第１のチャネルに接続される印加ラインをさらに備える、請求項１に記載の集積回路。
デジタル−アナログ変換器被試験デバイス（ＤＡＣＤＵＴ）の試験において使用するための集積回路（ＩＣ）であって、
印加信号を送信するように構成されるとともに、測定値を取り込むための出力ポートを備える、パラメトリック測定ユニット（ＰＭＵ）の第１のチャネルと、
前記ＰＭＵの前記第１のチャネルに接続される第１のデジタル−アナログ変換器（ＤＡＣ）と、
１ｍＶ未満の精度のＤＣレベルを有する、前記出力ポートに接続されるＰＭＵ測定経路と、
を備える集積回路。
検知ラインを通じて検知信号を受け取るとともに前記ＰＭＵの前記第１のチャネルへの第１の検知経路を提供する、前記ＰＭＵの第２のチャネルをさらに備える、請求項６に記載の集積回路。
基準印加信号を被試験デバイス（ＤＵＴ）に送信するように構成される、前記ＰＭＵの第３のチャネルと、
前記ＰＭＵの前記第３のチャネルに接続される第２のＤＡＣと、
をさらに備える、請求項７に記載の集積回路。
基準検知信号を受け取るとともに前記ＰＭＵの前記第３のチャネルへの第２の検知経路を提供する、前記ＰＭＵの第４のチャネルをさらに備える、請求項８に記載の集積回路。
前記検知ラインは１ｍＶ未満の精度のＤＣレベルを有する、請求項７に記載の集積回路。