JP2002323938A - 集積回路 - Google Patents
集積回路Info
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- JP2002323938A JP2002323938A JP2001126113A JP2001126113A JP2002323938A JP 2002323938 A JP2002323938 A JP 2002323938A JP 2001126113 A JP2001126113 A JP 2001126113A JP 2001126113 A JP2001126113 A JP 2001126113A JP 2002323938 A JP2002323938 A JP 2002323938A
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- integrated circuit
- circuit
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Abstract
(57)【要約】
【課題】 テスト専用の外部端子を設けることなく内部
クロック生成手段の初期化を行って、ピン・オーバヘッ
ドを解消した集積回路を提供すること。 【解決手段】 外部端子Ｔ２を介して入力される外部リ
セット信号＃ＲＥＳ、即ち、分周回路１０１を除く内部
回路を初期状態に設定するための信号について、その変
化を検出するべく、内部リセット信号生成回路１０２に
より内部動作クロックＣＰ４８ｉで微分して内部リセッ
ト信号＃ＴＳＴｉを生成し、該内部リセット信号＃ＴＳ
Ｔｉにより分周回路１０１を初期化する。これにより、
分周回路１０１だけを初期化するための外部リセット信
号が不要となり、テスト専用の外部端子を設けることな
く分周回路１０１の初期化を行って、集積回路における
ピン・オーバヘッドを解消する。
クロック生成手段の初期化を行って、ピン・オーバヘッ
ドを解消した集積回路を提供すること。 【解決手段】 外部端子Ｔ２を介して入力される外部リ
セット信号＃ＲＥＳ、即ち、分周回路１０１を除く内部
回路を初期状態に設定するための信号について、その変
化を検出するべく、内部リセット信号生成回路１０２に
より内部動作クロックＣＰ４８ｉで微分して内部リセッ
ト信号＃ＴＳＴｉを生成し、該内部リセット信号＃ＴＳ
Ｔｉにより分周回路１０１を初期化する。これにより、
分周回路１０１だけを初期化するための外部リセット信
号が不要となり、テスト専用の外部端子を設けることな
く分周回路１０１の初期化を行って、集積回路における
ピン・オーバヘッドを解消する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
る外部クロックに基づき内部クロックを生成する内部ク
ロック生成手段を備えた集積回路に係り、特に、当該集
積回路のテスト時に、テスト専用の外部端子を設けるこ
となく内部クロック生成手段の初期化を行うことがで
き、ピン・オーバヘッドを解消した集積回路に関する。
る外部クロックに基づき内部クロックを生成する内部ク
ロック生成手段を備えた集積回路に係り、特に、当該集
積回路のテスト時に、テスト専用の外部端子を設けるこ
となく内部クロック生成手段の初期化を行うことがで
き、ピン・オーバヘッドを解消した集積回路に関する。
【０００２】
【従来の技術】従来より、ＣＰＵ等の処理回路を備えた
ＡＳＩＣ（特定用途向け集積回路：Application Specif
ic Integrated Circuit）等の集積回路を構成する場合
には、同一の水晶発振器から各構成要素（回路）の動作
クロックを作成すると、コストの低減や信頼性向上の観
点からのメリットが多いことから、集積回路内に外部基
準クロックから任意の周波数の動作クロックを生成する
分周回路を搭載することは、良く用いられる設計手法で
ある。集積回路の設計・製造において回路のテストは重
要な工程であるが、上述のような分周回路を備えた集積
回路についてテストを行う場合、他の回路と同様に該分
周回路も外部からのリセット信号により初期状態に設定
する必要がある。ところが、ＣＰＵ等の処理回路につい
ては、外部リセット信号がアクティブ（有効）である時
に分周回路により生成される動作クロックを必要とする
ので、同一の外部リセット信号によって分周回路を初期
化することはできない。集積回路のテストパターンを作
成するためには分周回路の初期状態を確定する必要があ
るが、そのためには、テスト専用に分周回路を初期化す
るためのリセット信号を別途外部から供給する必要があ
る。図３に、従来のＣＰＵ等の内部回路を備えた集積回
路（ＡＳＩＣ）の回路構成図を示す。同図において、本
従来例の集積回路は、外部端子Ｔ１から供給される基準
クロックＣＰ４８を１／３および２／３分周して内部動
作クロックＣＰ１６ｉおよびＣＰ３６ｉを生成する分周
回路１０１と、内部動作クロックＣＰ１６ｉ，ＣＰ３６
ｉおよびＣＰ４８ｉに基づき動作する内部回路（ＣＰＵ
等）１０３とを備えた構成である。本従来例の集積回路
のテスト時には、内部回路（ＣＰＵ等）１０３について
は、外部端子Ｔ２から供給される外部リセット信号＃Ｒ
ＥＳにより初期化され、分周回路１０１については、外
部端子Ｔ３から供給されるテスト用外部リセット信号＃
ＴＳＴにより初期化され、当該集積回路のテストパター
ンが作成されることになる。
ＡＳＩＣ（特定用途向け集積回路：Application Specif
ic Integrated Circuit）等の集積回路を構成する場合
には、同一の水晶発振器から各構成要素（回路）の動作
クロックを作成すると、コストの低減や信頼性向上の観
点からのメリットが多いことから、集積回路内に外部基
準クロックから任意の周波数の動作クロックを生成する
分周回路を搭載することは、良く用いられる設計手法で
ある。集積回路の設計・製造において回路のテストは重
要な工程であるが、上述のような分周回路を備えた集積
回路についてテストを行う場合、他の回路と同様に該分
周回路も外部からのリセット信号により初期状態に設定
する必要がある。ところが、ＣＰＵ等の処理回路につい
ては、外部リセット信号がアクティブ（有効）である時
に分周回路により生成される動作クロックを必要とする
ので、同一の外部リセット信号によって分周回路を初期
化することはできない。集積回路のテストパターンを作
成するためには分周回路の初期状態を確定する必要があ
るが、そのためには、テスト専用に分周回路を初期化す
るためのリセット信号を別途外部から供給する必要があ
る。図３に、従来のＣＰＵ等の内部回路を備えた集積回
路（ＡＳＩＣ）の回路構成図を示す。同図において、本
従来例の集積回路は、外部端子Ｔ１から供給される基準
クロックＣＰ４８を１／３および２／３分周して内部動
作クロックＣＰ１６ｉおよびＣＰ３６ｉを生成する分周
回路１０１と、内部動作クロックＣＰ１６ｉ，ＣＰ３６
ｉおよびＣＰ４８ｉに基づき動作する内部回路（ＣＰＵ
等）１０３とを備えた構成である。本従来例の集積回路
のテスト時には、内部回路（ＣＰＵ等）１０３について
は、外部端子Ｔ２から供給される外部リセット信号＃Ｒ
ＥＳにより初期化され、分周回路１０１については、外
部端子Ｔ３から供給されるテスト用外部リセット信号＃
ＴＳＴにより初期化され、当該集積回路のテストパター
ンが作成されることになる。
【０００３】
【発明が解決しようとする課題】以上のように、従来の
ＣＰＵ等の内部回路を備えた集積回路（ＡＳＩＣ）にあ
っては、当該集積回路内に外部基準クロックから任意の
周波数の動作クロックを生成する分周回路を搭載する場
合に、分周回路のテスト専用のリセット信号を別途外部
から供給する必要があり、それに伴ってテスト専用の外
部端子を設ける必要があった。本発明は、上記従来の問
題点に鑑みてなされたものであって、外部から供給され
る外部クロックに基づき内部クロックを生成する内部ク
ロック生成手段を備えた集積回路において、テスト専用
の外部端子を設けることなく内部クロック生成手段の初
期化を行うことができ、ピン・オーバヘッドを解消した
集積回路を提供することを目的としている。
ＣＰＵ等の内部回路を備えた集積回路（ＡＳＩＣ）にあ
っては、当該集積回路内に外部基準クロックから任意の
周波数の動作クロックを生成する分周回路を搭載する場
合に、分周回路のテスト専用のリセット信号を別途外部
から供給する必要があり、それに伴ってテスト専用の外
部端子を設ける必要があった。本発明は、上記従来の問
題点に鑑みてなされたものであって、外部から供給され
る外部クロックに基づき内部クロックを生成する内部ク
ロック生成手段を備えた集積回路において、テスト専用
の外部端子を設けることなく内部クロック生成手段の初
期化を行うことができ、ピン・オーバヘッドを解消した
集積回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係る集積回路は、外部から供給
される外部クロックに基づき内部クロックを生成する内
部クロック生成手段を備えた集積回路において、当該集
積回路の前記内部生成クロック生成手段を除く回路を初
期状態に設定するための外部リセット信号を入力する外
部リセット信号端子と、前記外部リセット信号の変化を
検出して前記内部クロック生成手段を初期化する内部リ
セット信号生成手段とを具備するものである。また、請
求項２に係る集積回路は、請求項１に記載の集積回路に
おいて、前記内部リセット信号生成手段は、前記外部リ
セット信号の時間的変化を検出して内部リセット信号を
生成し、該内部リセット信号により前記内部クロック生
成手段をリセットするものである。
に、本発明の請求項１に係る集積回路は、外部から供給
される外部クロックに基づき内部クロックを生成する内
部クロック生成手段を備えた集積回路において、当該集
積回路の前記内部生成クロック生成手段を除く回路を初
期状態に設定するための外部リセット信号を入力する外
部リセット信号端子と、前記外部リセット信号の変化を
検出して前記内部クロック生成手段を初期化する内部リ
セット信号生成手段とを具備するものである。また、請
求項２に係る集積回路は、請求項１に記載の集積回路に
おいて、前記内部リセット信号生成手段は、前記外部リ
セット信号の時間的変化を検出して内部リセット信号を
生成し、該内部リセット信号により前記内部クロック生
成手段をリセットするものである。
【０００５】本発明の請求項１に係る集積回路では、外
部リセット信号端子を介して入力される外部リセット信
号、即ち、当該集積回路の内部生成クロック生成手段を
除く回路を初期状態に設定するための信号について、内
部リセット信号生成手段により該外部リセット信号の変
化を検出して、該変化に基づき内部クロック生成手段を
初期化するようにしている。また特に、請求項２に係る
集積回路では、内部リセット信号生成手段において、外
部リセット信号の時間的変化を検出して内部リセット信
号を生成し、該内部リセット信号により内部クロック生
成手段をリセットするようにしている。このように、外
部から供給される外部クロックに基づき内部クロックを
生成する内部クロック生成手段を備えた集積回路におい
て、他の内部回路を初期状態に設定するための外部リセ
ット信号の変化を検出して内部クロック生成手段を初期
化するので、内部クロック生成手段だけを初期化するた
めの外部リセット信号が不要となり、テスト専用の外部
端子を設けることなく内部クロック生成手段の初期化を
行うことができ、集積回路におけるピン・オーバヘッド
を解消することができる。
部リセット信号端子を介して入力される外部リセット信
号、即ち、当該集積回路の内部生成クロック生成手段を
除く回路を初期状態に設定するための信号について、内
部リセット信号生成手段により該外部リセット信号の変
化を検出して、該変化に基づき内部クロック生成手段を
初期化するようにしている。また特に、請求項２に係る
集積回路では、内部リセット信号生成手段において、外
部リセット信号の時間的変化を検出して内部リセット信
号を生成し、該内部リセット信号により内部クロック生
成手段をリセットするようにしている。このように、外
部から供給される外部クロックに基づき内部クロックを
生成する内部クロック生成手段を備えた集積回路におい
て、他の内部回路を初期状態に設定するための外部リセ
ット信号の変化を検出して内部クロック生成手段を初期
化するので、内部クロック生成手段だけを初期化するた
めの外部リセット信号が不要となり、テスト専用の外部
端子を設けることなく内部クロック生成手段の初期化を
行うことができ、集積回路におけるピン・オーバヘッド
を解消することができる。
【０００６】
【発明の実施の形態】以下、本発明の集積回路の実施の
形態について、図面を参照して詳細に説明する。図１は
本発明の一実施形態に係る集積回路の回路構成図であ
る。同図において、図３（従来例）と重複する部分には
同一の符号を附する。なお、以下の説明において、信号
名の先頭に記号＃が付加されている信号については、該
信号が負論理信号であることを示している。図１におい
て、本実施形態の集積回路は、従来例と同様にＣＰＵ等
の内部回路１０３を備えたＡＳＩＣであり、外部から供
給される外部クロックに基づき内部クロックを生成する
内部クロック生成手段として、外部端子Ｔ１から供給さ
れる基準クロックＣＰ４８を１／３および２／３分周し
て内部動作クロックＣＰ１６ｉおよびＣＰ３６ｉを生成
する分周回路１０１を備え、内部回路（ＣＰＵ等）１０
３は、内部動作クロックＣＰ１６ｉ，ＣＰ３６ｉおよび
ＣＰ４８ｉに基づき動作する。なお、内部動作クロック
ＣＰ１６ｉ，ＣＰ３６ｉおよびＣＰ４８ｉの数値１６，
３６，４８は、クロック周波数がそれぞれ１６，３６，
４８［ＭＨｚ］であることを示している。分周回路１０
１は、Ｄ型フリップフロップ１１１，１１２，１１３
と、ドライバＤＲ１と、ＮＯＴゲートＮＴ１と、ＮＯＲ
ゲートＮＯ１，ＮＯ２と、ＸＯＲ（排他的論理和）ゲー
トＸＯ１とを備えた構成であるが、構成およびその動作
については周知であるので、説明を省略する。本実施形
態の集積回路の特徴は、テスト時に、分周回路１０１を
初期化するためのテスト用外部リセット信号＃ＴＳＴ、
即ち外部端子Ｔ３を不要とした点であり、従来例の構成
において外部から分周回路１０１のテスト専用のリセッ
ト信号を入力していた代わりに、外部リセット信号＃Ｒ
ＥＳの変化を検出して分周回路１０１を初期化する内部
リセット信号＃ＴＳＴｉを生成する内部リセット信号生
成回路１０２を、集積回路内に備えた構成としている。
なお、外部リセット信号＃ＲＥＳは外部リセット信号端
子Ｔ２から供給され、テスト時に、当該集積回路の分周
回路１０１を除く回路、例えば内部回路（ＣＰＵ等）１
０３などを初期状態に設定する。内部リセット信号生成
回路１０２は、Ｄ型フリップフロップ１２１，１２２
と、ＮＡＮＤゲートＮＡ１とを備えた構成である。内部
動作クロックＣＰ４８ｉによりＤ型フリップフロップ１
２１，１２２のセットタイミングをとっており、現タイ
ミングにおける外部リセット信号＃ＲＥＳの反転状態と
１回前のタイミングにおける外部リセット信号＃ＲＥＳ
の状態との２つの状態について、ＮＡＮＤゲートＮＡ１
によって論理積をとって反転することで、負論理の内部
リセット信号＃ＴＳＴｉを生成している。つまり、外部
リセット信号＃ＲＥＳが“Ｈ”レベル（無効）から
“Ｌ”レベル（有効）に変化すると、内部動作クロック
ＣＰ４８ｉの次の１周期の間、内部リセット信号＃ＴＳ
Ｔｉが“Ｌ”レベル（有効）になる。
形態について、図面を参照して詳細に説明する。図１は
本発明の一実施形態に係る集積回路の回路構成図であ
る。同図において、図３（従来例）と重複する部分には
同一の符号を附する。なお、以下の説明において、信号
名の先頭に記号＃が付加されている信号については、該
信号が負論理信号であることを示している。図１におい
て、本実施形態の集積回路は、従来例と同様にＣＰＵ等
の内部回路１０３を備えたＡＳＩＣであり、外部から供
給される外部クロックに基づき内部クロックを生成する
内部クロック生成手段として、外部端子Ｔ１から供給さ
れる基準クロックＣＰ４８を１／３および２／３分周し
て内部動作クロックＣＰ１６ｉおよびＣＰ３６ｉを生成
する分周回路１０１を備え、内部回路（ＣＰＵ等）１０
３は、内部動作クロックＣＰ１６ｉ，ＣＰ３６ｉおよび
ＣＰ４８ｉに基づき動作する。なお、内部動作クロック
ＣＰ１６ｉ，ＣＰ３６ｉおよびＣＰ４８ｉの数値１６，
３６，４８は、クロック周波数がそれぞれ１６，３６，
４８［ＭＨｚ］であることを示している。分周回路１０
１は、Ｄ型フリップフロップ１１１，１１２，１１３
と、ドライバＤＲ１と、ＮＯＴゲートＮＴ１と、ＮＯＲ
ゲートＮＯ１，ＮＯ２と、ＸＯＲ（排他的論理和）ゲー
トＸＯ１とを備えた構成であるが、構成およびその動作
については周知であるので、説明を省略する。本実施形
態の集積回路の特徴は、テスト時に、分周回路１０１を
初期化するためのテスト用外部リセット信号＃ＴＳＴ、
即ち外部端子Ｔ３を不要とした点であり、従来例の構成
において外部から分周回路１０１のテスト専用のリセッ
ト信号を入力していた代わりに、外部リセット信号＃Ｒ
ＥＳの変化を検出して分周回路１０１を初期化する内部
リセット信号＃ＴＳＴｉを生成する内部リセット信号生
成回路１０２を、集積回路内に備えた構成としている。
なお、外部リセット信号＃ＲＥＳは外部リセット信号端
子Ｔ２から供給され、テスト時に、当該集積回路の分周
回路１０１を除く回路、例えば内部回路（ＣＰＵ等）１
０３などを初期状態に設定する。内部リセット信号生成
回路１０２は、Ｄ型フリップフロップ１２１，１２２
と、ＮＡＮＤゲートＮＡ１とを備えた構成である。内部
動作クロックＣＰ４８ｉによりＤ型フリップフロップ１
２１，１２２のセットタイミングをとっており、現タイ
ミングにおける外部リセット信号＃ＲＥＳの反転状態と
１回前のタイミングにおける外部リセット信号＃ＲＥＳ
の状態との２つの状態について、ＮＡＮＤゲートＮＡ１
によって論理積をとって反転することで、負論理の内部
リセット信号＃ＴＳＴｉを生成している。つまり、外部
リセット信号＃ＲＥＳが“Ｈ”レベル（無効）から
“Ｌ”レベル（有効）に変化すると、内部動作クロック
ＣＰ４８ｉの次の１周期の間、内部リセット信号＃ＴＳ
Ｔｉが“Ｌ”レベル（有効）になる。
【０００７】次に、本実施形態の集積回路のテスト時の
動作について説明する。図２は本実施形態の集積回路の
各信号のタイミングチャートであり、図２（ａ）は基準
クロックＣＰ４８、図２（ｂ）は外部リセット信号＃Ｒ
ＥＳ、図２（ｃ）は内部リセット信号＃ＴＳＴｉの波形
を示す。本実施形態の集積回路のテスト時には、当該集
積回路の分周回路１０１を除く回路、例えば内部回路
（ＣＰＵ等）１０３については、外部端子Ｔ２から供給
される外部リセット信号＃ＲＥＳにより初期化される。
一方、分周回路１０１については、内部リセット信号生
成回路１０２において、外部リセット信号＃ＲＥＳの時
間的変化を検出して内部リセット信号＃ＴＳＴｉを一定
時間有効として、分周回路１０１をリセットする。つま
り、内部リセット信号生成回路１０２では、外部リセッ
ト信号＃ＲＥＳを４８［ＭＨｚ］の内部動作クロックＣ
Ｐ４８ｉ（図２（ａ）参照）で微分しており、外部リセ
ット信号＃ＲＥＳの“Ｈ”レベル（無効）から“Ｌ”レ
ベル（有効）への変化（図２（ｂ）参照）を微分して、
内部動作クロックＣＰ４８ｉの１周期の間だけ、内部リ
セット信号＃ＴＳＴｉを“Ｌ”レベル（有効）として
（図２（ｃ）参照）いる。この時、分周回路１０１内の
Ｄ型フリップフロップ１１１，１１２，１１３はリセッ
トされて、分周回路１０１が初期化される。なお、図２
に示すように、その後、外部リセット信号＃ＲＥＳがそ
のまま“Ｌ”レベル（有効）を維持していても、分周回
路１０１内のＤ型フリップフロップ１１１，１１２，１
１３のリセットは解除されているので、分周回路１０１
から内部動作クロックＣＰ１６ｉおよびＣＰ３６ｉが出
力されることになる。以上のように、本実施形態の集積
回路では、外部端子Ｔ２を介して入力される外部リセッ
ト信号＃ＲＥＳ、即ち、当該集積回路の分周回路１０１
を除く内部回路を初期状態に設定するための信号につい
て、該外部リセット信号＃ＲＥＳの変化を検出するべ
く、内部リセット信号生成回路１０２により内部動作ク
ロックＣＰ４８ｉで微分して内部リセット信号＃ＴＳＴ
ｉを生成し、該内部リセット信号＃ＴＳＴｉにより分周
回路１０１を初期化することとしたので、従来例のよう
に、分周回路１０１だけを初期化するための外部リセッ
ト信号（＃ＴＳＴ）が不要となり、テスト専用の外部端
子（Ｔ３）を設けることなく分周回路１０１の初期化を
行うことができ、集積回路におけるピン・オーバヘッド
を解消することができる。
動作について説明する。図２は本実施形態の集積回路の
各信号のタイミングチャートであり、図２（ａ）は基準
クロックＣＰ４８、図２（ｂ）は外部リセット信号＃Ｒ
ＥＳ、図２（ｃ）は内部リセット信号＃ＴＳＴｉの波形
を示す。本実施形態の集積回路のテスト時には、当該集
積回路の分周回路１０１を除く回路、例えば内部回路
（ＣＰＵ等）１０３については、外部端子Ｔ２から供給
される外部リセット信号＃ＲＥＳにより初期化される。
一方、分周回路１０１については、内部リセット信号生
成回路１０２において、外部リセット信号＃ＲＥＳの時
間的変化を検出して内部リセット信号＃ＴＳＴｉを一定
時間有効として、分周回路１０１をリセットする。つま
り、内部リセット信号生成回路１０２では、外部リセッ
ト信号＃ＲＥＳを４８［ＭＨｚ］の内部動作クロックＣ
Ｐ４８ｉ（図２（ａ）参照）で微分しており、外部リセ
ット信号＃ＲＥＳの“Ｈ”レベル（無効）から“Ｌ”レ
ベル（有効）への変化（図２（ｂ）参照）を微分して、
内部動作クロックＣＰ４８ｉの１周期の間だけ、内部リ
セット信号＃ＴＳＴｉを“Ｌ”レベル（有効）として
（図２（ｃ）参照）いる。この時、分周回路１０１内の
Ｄ型フリップフロップ１１１，１１２，１１３はリセッ
トされて、分周回路１０１が初期化される。なお、図２
に示すように、その後、外部リセット信号＃ＲＥＳがそ
のまま“Ｌ”レベル（有効）を維持していても、分周回
路１０１内のＤ型フリップフロップ１１１，１１２，１
１３のリセットは解除されているので、分周回路１０１
から内部動作クロックＣＰ１６ｉおよびＣＰ３６ｉが出
力されることになる。以上のように、本実施形態の集積
回路では、外部端子Ｔ２を介して入力される外部リセッ
ト信号＃ＲＥＳ、即ち、当該集積回路の分周回路１０１
を除く内部回路を初期状態に設定するための信号につい
て、該外部リセット信号＃ＲＥＳの変化を検出するべ
く、内部リセット信号生成回路１０２により内部動作ク
ロックＣＰ４８ｉで微分して内部リセット信号＃ＴＳＴ
ｉを生成し、該内部リセット信号＃ＴＳＴｉにより分周
回路１０１を初期化することとしたので、従来例のよう
に、分周回路１０１だけを初期化するための外部リセッ
ト信号（＃ＴＳＴ）が不要となり、テスト専用の外部端
子（Ｔ３）を設けることなく分周回路１０１の初期化を
行うことができ、集積回路におけるピン・オーバヘッド
を解消することができる。
【０００８】
【発明の効果】以上説明したように、本発明の集積回路
によれば、外部リセット信号端子を介して入力される外
部リセット信号、即ち、当該集積回路の内部生成クロッ
ク生成手段を除く内部回路を初期状態に設定するための
信号について、内部リセット信号生成手段により該外部
リセット信号の変化を検出して、該変化に基づき内部ク
ロック生成手段を初期化することとしたので、内部クロ
ック生成手段だけを初期化するための外部リセット信号
が不要となり、テスト専用の外部端子を設けることなく
内部クロック生成手段の初期化を行うことができ、集積
回路におけるピン・オーバヘッドを解消した集積回路を
提供することができる。
によれば、外部リセット信号端子を介して入力される外
部リセット信号、即ち、当該集積回路の内部生成クロッ
ク生成手段を除く内部回路を初期状態に設定するための
信号について、内部リセット信号生成手段により該外部
リセット信号の変化を検出して、該変化に基づき内部ク
ロック生成手段を初期化することとしたので、内部クロ
ック生成手段だけを初期化するための外部リセット信号
が不要となり、テスト専用の外部端子を設けることなく
内部クロック生成手段の初期化を行うことができ、集積
回路におけるピン・オーバヘッドを解消した集積回路を
提供することができる。
【図１】本発明の一実施形態に係る集積回路の回路構成
図である。
図である。
【図２】実施形態の集積回路の各信号のタイミングチャ
ートであり、図２（ａ）は基準クロックＣＰ４８、図２
（ｂ）は外部リセット信号＃ＲＥＳ、図２（ｃ）は内部
リセット信号＃ＴＳＴｉの波形を示す。
ートであり、図２（ａ）は基準クロックＣＰ４８、図２
（ｂ）は外部リセット信号＃ＲＥＳ、図２（ｃ）は内部
リセット信号＃ＴＳＴｉの波形を示す。
【図３】従来のＣＰＵ等の内部回路を備えた集積回路
（ＡＳＩＣ）の回路構成図である。
（ＡＳＩＣ）の回路構成図である。
１０１ 分周回路 １０２ 内部リセット信号生成回路 １０３ 内部回路（ＣＰＵ等） １１１〜１１３，１２１，１２２ Ｄ型フリップフロ
ップ ＤＲ１ ドライバ ＮＴ１ ＮＯＴゲート ＮＯ１，ＮＯ２ ＮＯＲゲート ＸＯ１ ＸＯＲ（排他的論理和）ゲート ＮＡ１ ＮＡＮＤゲート Ｔ１〜Ｔ３ 外部端子 ＣＰ４８ 基準クロック ＃ＲＥＳ 外部リセット信号 ＣＰ１６ｉ，ＣＰ３６ｉ，ＣＰ４８ｉ 内部動作クロ
ック ＃ＴＳＴｉ 内部リセット信号 ＃ＴＳＴ テスト用外部リセット信号
ップ ＤＲ１ ドライバ ＮＴ１ ＮＯＴゲート ＮＯ１，ＮＯ２ ＮＯＲゲート ＸＯ１ ＸＯＲ（排他的論理和）ゲート ＮＡ１ ＮＡＮＤゲート Ｔ１〜Ｔ３ 外部端子 ＣＰ４８ 基準クロック ＃ＲＥＳ 外部リセット信号 ＣＰ１６ｉ，ＣＰ３６ｉ，ＣＰ４８ｉ 内部動作クロ
ック ＃ＴＳＴｉ 内部リセット信号 ＃ＴＳＴ テスト用外部リセット信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA03 AA13 AG01 AG08 AH07 AK12 AL05 5B054 AA11 AA13 CC10 DD01 DD25
Claims (2)
- 【請求項１】 外部から供給される外部クロックに基づ
き内部クロックを生成する内部クロック生成手段を備え
た集積回路において、 当該集積回路の前記内部生成クロック生成手段を除く回
路を初期状態に設定するための外部リセット信号を入力
する外部リセット信号端子と、 前記外部リセット信号の変化を検出して前記内部クロッ
ク生成手段を初期化する内部リセット信号生成手段と、
を有することを特徴とする集積回路。 - 【請求項２】 前記内部リセット信号生成手段は、前記
外部リセット信号の時間的変化を検出して内部リセット
信号を生成し、該内部リセット信号により前記内部クロ
ック生成手段をリセットすることを特徴とする請求項１
に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126113A JP2002323938A (ja) | 2001-04-24 | 2001-04-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001126113A JP2002323938A (ja) | 2001-04-24 | 2001-04-24 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002323938A true JP2002323938A (ja) | 2002-11-08 |
Family
ID=18975205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001126113A Pending JP2002323938A (ja) | 2001-04-24 | 2001-04-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002323938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842759B1 (ko) | 2007-01-03 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체메모리소자 및 그의 구동 방법 |
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
-
2001
- 2001-04-24 JP JP2001126113A patent/JP2002323938A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842759B1 (ko) | 2007-01-03 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체메모리소자 및 그의 구동 방법 |
| US7619937B2 (en) | 2007-01-03 | 2009-11-17 | Hynix Semiconductor, Inc. | Semiconductor memory device with reset during a test mode |
| JP2014153260A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Epson Corp | 半導体集積回路、発振器、電子機器、移動体および半導体集積回路の検査方法 |
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