JPH01236732A - リセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はリセット回路に関し、特にＶＴＲなどに用い
られるクロック周期式の回路のリセット回路に関する。

（従来の技術） 第３図は従来のクロック周期式の回路のリセット回路を
示すブロック図である。図において、Ａは半導体集積回
路チップであり、第１および第２の信号入力端子１．２
ならびに外部リセット信号入力端子３を有している。第
１の信号入力端子１には例えばセラミック発振子による
発振信号などの第１の発振信号×１が入力され、第２の
信号入力端子２には例えば水晶発振子による発振信号な
どの第２の発振信号×２が入力される。第２の発振信号
×２の立上りは第１の発振信号×１より遅いものとする
。外部リセット信号入力端子３には外部リセット信号Ｒ
ＥＳＥＴが入力される。第１の発振信号×１はタイミン
グ発生回路４に入力され、タイミング発生回路４は第１
の発振信号×１を信号源として、システムクロックφお
よびこのシステムクロックφとデユーティ−の相違する
クロック信号を発生する。例えばＣＰＵなどのクロック
周期式の内部回路５は、タイミング発生回路４により生
成されたシステムクロックφを周期信号として動作する
。なお、内部回路５の正常動作には第１の発振信号×１
の他に第２の発振信号×２が必要であるものとする。

分周器６は外部リセット信号ＲＥＳＥＴがＬ″どなると
リセットされ、”　Ｈ”となるとタイミング発生回路４
からの信号を１／ｎに分周する。分周数ｎは通常２〜３
２程度である。分周器６はタイミング発生回路４からの
信号の発振回数がｎ回になるとオーバフロー信号として
Ｌ′°を出力し、それ以外の場合はＨ”を出力する。以
下、分周器６が発生ずる信号をＶとする。この信号Ｖは
、外部リセット信号ＲＥＳＥＴがセット端子Ｓに入力さ
れている″Ｌ　”レベル動作のリセット・セット・フリ
ップ７０ツブ７（以下Ｒ−３−ＦＦと略す。）のリセッ
ト端子Ｒに入力される。Ｒ−３−ＦＦ７の出力Ｑは周期
回路８に与えられ、周期回路８はこの出力Ｑをシステム
クロックφに周期させ、内部リセット信＠Ｒ８Ｔとして
内部回路５へ与える。内部回路５は、内部リセット信号
Ｒ３Ｔの′Ｌ″に応答してリセット状態となる。

次に動作について説明する。まず、外部リセット信号入
力端子３に入力される外部リセット信号ＲＥＳＥＴが１
１　Ｌ　１１の場合について説明する。このＬ゛′はＲ
−８−ＦＦ７のセット端子Ｓ及び分周器６に入力される
。分周器６はＬ″の入力によりリセットされ、分周器６
には初期値がセットされる。このため、分周器６の信号
■は“トド′となり、このＨＩＩがＲ−８−ＦＦ７のリ
セット端子Ｒに入力される。そして、Ｒ−８−ＦＦ７は
セット端子Ｓに与えられた°“し″の信号に応答してセ
ットされ、出力Ｑは“Ｌ″となる。周期回路８は該ＩＩ
　Ｌ　１１をシステムクロックφに周期させ、内部リセ
ット信号Ｒ８Ｔとして内部回路５に与える。

内部回路５は内部リセット信号Ｒ８Ｔの“Ｌ″に応答し
てリセット状態となる。

その後、外部リセット信号ＲＥＳＥＴがＬ′′から“Ｈ
ＩＩに変化した場合について説明する。まず、Ｒ−３−
ＦＦ７のセット端子Ｓには“”　ｌ−１”が入力される
。また、分周器６にも゛′トドが入力されるので分周器
６は、第１の発振信号×１を信号源としてタイミング発
生回路４から発生される信号の分周を開始する。タイミ
ング発生回路４がらの信号の発振回数がｎ回に達してい
なければ信号Ｖｌ；ｉ　”Ｈ”　であるｋめＲ−８−Ｆ
Ｆ７は保持状態であり、出力Ｑは°Ｌ″のままなので、
内部回路５はリセット状態を維持する。タイミング発生
回路４からの信号の発振回数がｎ回に達すると、分周器
６はオーバフローとなり信号Ｖは“Ｌ′となり、Ｒ−８
−ＦＦ７のリセット端子ＲにはＬ”が入力される。従っ
て、Ｒ−３−ＦＦ７はリセット状態となり、出力ＱがＬ
　ＩＩから゛Ｈパに変化する。そして、この゛１−ビ′
が周期回路８によりシステムクロックφと周期がとられ
、内部リセット信号Ｒ８Ｔとして内部回路５に与えられ
る。内部回路５は内部リセット信号Ｒ３Ｔの°゛Ｈ″に
応答してリセット解除状態となり、システムクロックφ
を周期信号とする動作を開始する。第２の発振信号×２
はこの内部回路５の動作に用いられる。

〔発明が解決しようとする課題〕

従来のリセット回路は以上のように構成され、内部回路
５の正常動作に第２の発振信号×２が必要であるにも拘
らず、内部回路５のリセット状態は、第１の発振信号×
１及び外部リセット信号ＲＥＳＥＴにのみ依存し第２の
発撮信＠×２には無関係に解除されるので、第２の発振
信号ｘ２の立上りが遅い場合や発振が安定するまでの時
間が長い場合などに内部回路５の正常動作が保障できな
いという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、内部回路のリセット解除が第１、第２の発振
信号及び外部リセット信号などの第１のリセット信号に
依存して行われるリセット回路を得ることを目的とする
。

〔課題を解決するための手段〕 この発明にかかるリセット回路は、クロック信号と発振
信号がその正常動作に必要な内部回路と、前記発振信号
が与えられ、該発振信号の発振回数が所定数に達すると
検出信号を出力する発振回数検出手段と、前記クロック
信号、前記検出信号および、前記内部回路のリセットを
指示する第１のリセット信号が与えられ、前記検出信号
と前記第１のリセッｉ・信号との組合せに応じた第２の
リセット信号を前記クロック信号に周期させて生成し前
記内部回路に供給するリセット信号生成手段とを備えた
構成としている。

〔作用〕

この発明における発振回数検出手段は、発振信号の発振
回数が所定数になると検出信号を出力し、リセット信号
生成手段はこの検出信号と第１のリセット信号の組合せ
により、第２のリセット信号をクロック信号に周期させ
て生成し内部回路に与え、内部回路は第２のリセット信
号に応じり廿ツ（−およびリセット解除される。

〔実施例〕

１１図は、この発明の一実施例を示すブロック図である
。図において、第３図に示す従来例との相違点は、分周
器６で分周する信号をタイミング発生回路４からの信号
ではなく第２の発振信＠Ｘ２としたことである。なお、
分周器６の分周数ｎは第２の発振信号×２の発振が安定
になるまでのサイクル数に依存して決定すればよいと考
えられるが、あまり大きすぎると内部回路５の動作開始
まで時間が掛りすぎるので実際の応用システムの条件に
より決定する。分周数ｎは通常２５６〜４０９６程度で
ある。

次に、第１図に示した回路の動作を第２図に示すタイミ
ング図を用いて説明する。外部リセッ１−入力端子３に
入力される外部リセット信号ＲＥＳＥＴＩｆｉ時刻ｔ１
に“Ｌ′′となると、分周器６は時刻ｔ１においてリセ
ットされ初期値がセットされ、分周器６の発生する信号
Ｖは°゛Ｈ″となる。そして、Ｒ−８−ＦＦ７のリセッ
ト端子Ｒには’　ｌ−１”、セット端子ＳにはＬ　ＩＴ
が各々入力されるのでＲ−８−ＦＦ７はセット状態とな
り、出力ＱはＬ″となる。そしてこの“Ｌ”は、周期回
路８によりタイミング発生回路４で作成されたシステム
クロックφに周期され内部リセット信号Ｒ８Ｔとなり内
部回路５に与えられる。この内部リセット信号Ｒ３Ｔの
“Ｌ”に応答して内部回路５はリセット状態となる。

次に時刻ｔ２のタイミングで外部リセット信号ＲＥＳＥ
Ｔが“Ｌ　１１から“Ｈ”になると、分周器６はセット
状態となる。しかし、時刻ｔ２では図に示すように第２
の発振信＠Ｘ２は発振を開始していないため、分周器６
は初期値がセットされたままであり、信号■も“Ｈ１１
のままである。このとき、Ｒ−８−ＦＦ７のセット端子
Ｓ及びリセット端子Ｒに”Ｈ″が入力されているので、
Ｒ−８−ＦＦ７はセット状態を維持し出力ＱはＬ°′の
ままであり、内部リセット信号Ｒ３Ｔも“Ｌ″のままで
ある。従って、時刻ｔ２では内部回路５はリセット状態
のままである。

時刻ｔ３で第２の発振信＠×２の発振が開始されたとす
る。この時点で分局器６は分周動作を開始する。第２の
発振信号×２の発振が安定するまで時間がかかる場合、
発ｌｌ１ｉ開始直後は発振波形が安定せず振幅が小さか
ったり、高周波成分で発振したりするため、分周動作に
ミスカウントが生ずる。また、この不安定な状態で１Ｓ
号ＶがＬ″になり、内部回路５がリセット解除状態にな
ることは、内部回路５が不安定な動作を行なうことにな
るので妥当でない。そこで分周数ｎを十分に大きく取り
、第２の発振信号×２が安定な発振に至る時刻ｔ４で分
周器６がオーバフローになるようにした。つまり、時間
ｔ３〜ｔ４の期間すで実際の分周動作が行われるように
分周数ｎを設定している。そして、時刻ｔ４で信号ｖが
“Ｈ１１から“Ｌ　ＩＩに変化し、Ｒ−３−ＦＦ７はセ
ット状態からりセット状態に変化し、出力ＱはＬ″から
°“Ｈ″”に変化する。この゛Ｈ′ルベルの信号が周期
回路８に入力される。周期回路８はこの゛“Ｈ１１レベ
ルの信号をシステムクロックφに周期させる。この場合
の周期持ち時間が第２図中に示したａである。

時刻ｔ４から周期待ち時間ａ経過後の時刻ｔ５において
、内部リセット信号Ｒ８Ｔはｌ　Ｈ１″となり、これに
応答して内部回路５は、システムクロックφを周期信号
として動作を開始する。このように、内部回路５は、第
２の発振信号×２の発振が十分に安定した後に、内部リ
セット信号ＲＳ　Ｔが“’　ｌ−１”になりリセツ１へ
されるので、内部回路５の正常動作は保障される。

なお、上記実施例では第２の発振信号×２の発振回数を
検出するのに分周器６を用いたが、発振回数が検出でき
る手段（例えばカウンター）であればどのような手段で
もよい。

また、上記実施例では第２の発振信号×２の発振が安定
した時刻ｔ４で分周器６がオーバフローになるように分
周数ｎを設定したが、分周数ｎをさらに大きくすること
により１１５　＆’Ｊ　Ｌ４以陪に分周器６がオーバフ
ローになるようにし、余裕をもって内部回路５をリセッ
ト解除しても同様の効果が得られる。

さらに上記実施例では第２の発振信号×２の発振が安定
するまでの時間が比較的長い場合（時刻ｔ３〜ｔ４）に
ついて説明したが、発振が瞬時に安定する場合は分周数
ｎを小さくすることにより上記実施例と同様の効果が得
られる。

〔発明の効果〕

以上のようにこの発明によれば、発振信号の発振回数が
所定数に達すると検出信号を出力する発振回数検出手段
を設け、内部回路に与えられる第２のリセット信号がこ
の検出信号に基づいて生成されるようにしたので、発振
信号の発振が安定した後に内部回路の動作を開始させる
ことができ、内部回路の正常動作が保障できるという効
果がある。

特に当該リセット回路を半導体集積回路として形成する
時には、オンチップでクローズドなシステムとして構成
することができ、コストを低減できるという効果もある
。

【図面の簡単な説明】

第１図はこの発明の一実滴例を示すブロック図、第２図
は第１図に示した回路の動作を説明するためのタイミン
グ図、第３図は従来のリセット回路を示すブロック図で
ある。 図において、５は内部回路、６は分周器、７はＲ−５−
ＦＦ、８は周期回路、φはシステムクロック、×２は第
２の発振信号、■はオーバフロー１ご弓、ｌ（Ｌ　Ｓヒ
１は外部リセット信号、Ｒ３王は内部リセット信号であ
る。 なお、各図中同一符号は同一または相当部分を示ず。

Claims (1)

【特許請求の範囲】
1. （１）クロック信号と発振信号がその正常動作に必要な
   内部回路と、 前記発振信号が与えられ、該発振信号の発振回数が所定
   数に達すると検出信号を出力する発振回数検出手段と、 前記クロック信号、前記検出信号および、前記内部回路
   のリセットを指示する第１のリセット信号が与えられ、
   前記検出信号と前記第１のリセット信号との組合せに応
   じた第２のリセット信号を前記クロック信号に周期させ
   て生成し前記内部回路に供給するリセット信号生成手段
   とを備えたリセット回路。