JP2002202828A

JP2002202828A - クロック発生回路

Info

Publication number: JP2002202828A
Application number: JP2000400516A
Authority: JP
Inventors: Minoru Aikawa; 稔相川
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2002-07-19
Also published as: US6353351B1

Abstract

(57)【要約】【課題】周波数の補正精度を高め、微妙な調整も可能
で、消費電力を低減するクロック発生回路を得ることで
ある。【解決手段】クロック信号φ１を発生する発振回路５
と、クロック信号φ１をカウントするタイマー１と、ク
ロック信号φ２を発生するリングオシレータ６と、クロ
ック信号φ２をカウントするタイマー２と、クロック信
号φ３を発生するタイマー３とで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はクロック発生回路
に係り、特に半導体装置に用いられ、低消費電力で周波
数の補正精度が高いクロック発生回路に関するものであ
る。

【０００２】

【従来の技術】図８は、例えば、特開平１１−１８６８
９９号公報に示す従来のクロック発生回路のブロック図
である。図８を参照して、このクロック発生回路１００
は発振器１０２と、ロード値変化タイミング生成部１０
３と、可変カウンタ１０４と、ロード値制御部１０５と
で構成する。

【０００３】また、発振器１０２は、原振クロック１０
２ａを生成し、ロード値変化タイミング生成部１０３及
び可変カウンタ１０４に出力する。

【０００４】また、ロード値変化タイミング生成部１０
３は、発振器１０２からクロック入力端子に入力される
原振クロック１０２ａに同期してカウントを実行し、カ
ウント値に基づいて、可変カウンタ１０４に指示すべき
ロード値を判断して、この結果をロード値制御部１０５
にロード値変化タイミング１０３ａとして出力する。

【０００５】また、可変カウンタ１０４は、発振器１０
２からクロック入力端子に入力される原振クロック１０
２ａに同期してカウントを行い、所定のカウント値に達
するとキャリー信号１０４ａを出力する。

【０００６】

【発明が解決しようとする課題】上記のような従来のク
ロック発生回路では、動作環境変化（例えば、温度変
化、電圧変化等）によって発振器の周期が変動すると、
それに伴いキャリー信号１０４ａの出力周期も変動して
しまい、必要とする周期を得ることが困難となる。

【０００７】また、発振器の周波数によって周波数の補
正精度が決まり、微妙な調整も不可能である。

【０００８】また、発振器は常時動作するので無駄な電
力消費ともなるという問題がある。

【０００９】

【課題を解決するための手段】この発明に係るクロック
発生回路は、第１のクロック信号を発生する発振回路
と、第１のクロック信号をカウントする第１のタイマー
と、第２のクロック信号を発生するリングオシレータと
を設ける。

【００１０】また、第１のタイマーのオーバーフロー信
号が入力され、第２のクロック信号をカウントする第２
のタイマーと、第２のタイマーの各ビットを反転させた
値が格納され、カウントし、カウント値をセットするリ
ロードレジスタを設け、第３のクロック信号を発生する
第３のタイマーとを備えるものである。

【００１１】また、第３のクロック信号をカウントし、
カウント値をセットするリロードレジスタを設け、発振
回路の動作を制御するオーバーフロー信号を出力する第
４のタイマーを備える請求項１記載のものである。

【００１２】また、第１のクロック信号が入力され、第
１のタイマーに信号を出力するシュミット回路と、シュ
ミット回路の出力信号及び第１のタイマーのオーバーフ
ロー信号が入力され、第２のタイマーに信号を出力する
ラッチ回路とを備える請求項２記載のものである。

【００１３】また、カウント値を任意に設定できる第１
のタイマーを備える請求項１乃至３記載のものである。

【００１４】さらに、、カウント値を任意に設定できる
第４のタイマーを備える請求項２または３記載のもので
ある。

【００１５】

【発明の実施の形態】実施の形態１．以下、この発明に
ついて図面を参照して説明する。図１は実施の形態１に
よるクロック発生回路のブロック図である。図１を参照
して、このクロック発生回路１０は、例えばセラミック
発振子あるいは水晶発振子等が接続され、クロック信号
φ１を発生する発振回路５を設ける。

【００１６】また、発振回路５から出力するクロック信
号φ１をカウントするタイマー１と、クロック信号φ２
を発生するリングオシレータ６と、リングオシレータ６
から出力するクロック信号φ２をカウントするタイマー
２とを設ける。

【００１７】また、タイマー２の各ビットを反転させた
値が格納され、それをカウントし、そのカウント値をセ
ットするリロードレジスタ（図示せず。）を備え、クロ
ック信号φ３を発生するタイマー３を設けることにより
構成する。

【００１８】また、７はタイマー１のオーバーフロー信
号であり、８はタイマー２のカウント値をタイマー３に
セットするための信号である。

【００１９】次に、クロック発生回路１０の動作につい
て説明する。図２はクロック発生回路１０のタイミング
チャートである。図２を参照して、タイマー１〜３は、
例えば、４ビットタイマーとする。

【００２０】また、タイマー１はリセット解除（リセッ
ト信号“Ｈ”→“Ｌ”）後、クロック信号φ１をカウン
トソースとしてアップカウントする。タイマー１のカウ
ント値が、“Ｆ16”となったときにオーバーフロー信号
７を出力する。

【００２１】また、タイマー２は、タイマー１と同時に
リングオシレータ６をカウントソースとしてアップカウ
ントし、オーバーフロー信号７の立ち上がりエッジに同
期して、タイマー３及びリロードレジスタにカウント値
をセットする。

【００２２】また、その際、各ビット毎に反転した値が
セットされ、オーバーフロー信号７の立ち下がりエッジ
でタイマー２を停止させて、タイマー２のカウント値を
“０”に初期化する。同時に発振回路５を停止する。

【００２３】また、タイマー３は、オーバーフロー信号
７の立ち上がりでカウント動作を開始し、タイマー２の
カウント値をセットした後、クロック信号φ２をカウン
トソースとしてアップカウントする。タイマー３がオー
バーフローする毎に、タイマー３のリロードレジスタの
値がセットされる。

【００２４】また、クロック信号φ３は内部動作クロッ
クとしても使用される。

【００２５】また、タイマー１がオーバーフローする時
点でタイマー２のカウント値“４16”（０１００2）で
ある場合、タイマー３には“Ｂ16”（１０１１2）がセ
ットされる。

【００２６】また、タイマー３がアップカウントし、
“Ｆ16”となったときにクロック信号φ３を出力し、リ
ロードレジスタの値“Ｂ16”（１０１１2）が再度セッ
トされてカウントを継続する。

【００２７】また、以降、定期的にクロック信号φ３が
出力され、周期はクロック信号φ１の１５クロック分と
なる。

【００２８】即ち、この実施の形態１によると、周波数
精度の低いリングオシレータ６においてもセラミック発
振子あるいは水晶発振子と同程度の精度を持ったパルス
信号を得ることができる。

【００２９】また、発振回路５を停止するので低消費電
力ともなる。

【００３０】また、クロック発生回路１０の各タイマー
は４ビットタイマーとして説明したが、タイマーのビッ
ト数が多い程、微妙な調整が可能となるので、ｎビット
のタイマーを用いてもよい。

【００３１】さらに、動作環境変化にも強いクロック発
生回路を得ることが可能である。

【００３２】実施の形態２．図３は実施の形態２による
クロック発生回路のブロック図である。図３を参照し
て、このクロック発生回路３０は、例えばセラミック発
振子あるいは水晶発振子等が接続され、クロック信号φ
１を発生する発振回路３５を設ける。

【００３３】また、発振回路３５から出力するクロック
信号φ１をカウントし、そのカウント値をセットするリ
ロードレジスタ（図示せず。）を備えるタイマー３１を
設ける。

【００３４】また、クロック信号φ２を発生するリング
オシレータ３６と、リングオシレータ３６から出力する
クロック信号φ２をカウントするタイマー３２とを設け
る。

【００３５】また、タイマー３２の各ビットを反転させ
た値が格納され、それをカウントし、そのカウント値を
セットするリロードレジスタ（図示せず。）を備え、ク
ロック信号φ３を発生するタイマー３３を設ける。

【００３６】また、クロック信号φ３をカウントし、そ
のカウント値をセットするリロードレジスタ（図示せ
ず。）を備えるタイマー３４を設けることにより構成す
る。

【００３７】また、３７はタイマー３１のオーバーフロ
ー信号であり、３８はタイマー３２のカウント値をタイ
マー３３にセットするための信号である。３９はタイマ
ー３４のオーバーフロー信号であり、発振回路３５の動
作を制御する。

【００３８】次に、クロック発生回路３０の動作につい
て説明する。図４はクロック発生回路３０のタイミング
チャートである。図４を参照して、タイマー３１〜３４
は、例えば、４ビットタイマーとする。

【００３９】また、タイマー３１はリセット解除（リセ
ット信号“Ｈ”→“Ｌ”）後、クロック信号φ１をカウ
ントソースとしてアップカウントする。タイマー３１の
カウント値が、“Ｆ16”となったときにオーバーフロー
信号３７を出力する。

【００４０】また、タイマー３２は、タイマー３１と同
時にリングオシレータ３６をカウントソースとしてアッ
プカウントし、オーバーフロー信号３７の立ち上がりエ
ッジに同期して、タイマー３３及びリロードレジスタに
カウント値をセットする。

【００４１】また、その際、各ビット毎に反転した値が
セットされ、オーバーフロー信号３７の立ち下がりエッ
ジでタイマー３２を停止させて、タイマー３２のカウン
ト値を“０”に初期化する。同時に発振回路３５を停止
する。

【００４２】また、タイマー３３は、オーバーフロー信
号３７の立ち上がりでカウント動作を開始し、タイマー
３２のカウント値をセットした後、クロック信号φ２を
カウントソースとしてアップカウントする。タイマー３
３がオーバーフローする毎に、タイマー３３のリロード
レジスタの値がセットされる。

【００４３】また、クロック信号φ３は内部動作クロッ
クとしても使用される。

【００４４】また、タイマー３１がオーバーフローする
時点でタイマー３２のカウント値“４16”（０１００
2）である場合、タイマー３３には“Ｂ16”（１０１１
2）がセットされる。

【００４５】また、タイマー３３がアップカウントし、
“Ｆ16”となったときにクロック信号φ３を出力し、リ
ロードレジスタの値“Ｂ16”（１０１１2）が再度セッ
トされてカウントを継続する。

【００４６】また、以降、定期的にクロック信号φ３が
出力され、周期はクロック信号φ１の１５クロック分と
なる。

【００４７】また、タイマー３４は、クロック信号φ３
をカウントソースとしてアップカウントし、“Ｆ16”と
なったときに、オーバーフロー信号３９を出力して発振
回路３５を動作する。

【００４８】また、以降、オーバーフロー信号３９のパ
ルスに同期して補正動作を自動的に繰り返す。

【００４９】この実施の形態２によると、タイマー３４
のカウント値を任意に設定する構成あるいはリロードレ
ジスタを備えることで、補正動作の周期を変更すること
ができ、使用者の条件に沿った柔軟な補正周期を設定す
ることが可能となる。

【００５０】また、クロック発生回路３０の各タイマー
は４ビットタイマーとして説明したが、タイマーのビッ
ト数が多い程、微妙な調整が可能となるので、ｎビット
のタイマーを用いてもよい。

【００５１】また、周波数精度の低いリングオシレータ
３６においてもセラミック発振子あるいは水晶発振子と
同程度の精度を持ったパルス信号を得ることができる。

【００５２】また、発振回路３５は間欠動作を行うので
低消費電力ともなる。

【００５３】さらに、自動的に補正動作を行うことでソ
フトウエアの負荷の軽減ともなる。

【００５４】実施の形態３．図５は実施の形態３による
クロック発生回路のブロック図である。図５を参照し
て、このクロック発生回路５０は、例えばセラミック発
振子あるいは水晶発振子等が接続され、クロック信号φ
１を発生する発振回路５５を設ける。

【００５５】また、発振回路５５から出力するクロック
信号φ１が入力されるシュミット回路７１と、シュミッ
ト回路７１からの出力信号７２をカウントし、そのカウ
ント値をセットするリロードレジスタ（図示せず。）を
備えるタイマー５１とを設ける。

【００５６】また、タイマー５１のオーバーフロー信号
５７が入力されるラッチ回路７３と、クロック信号φ２
を発生するリングオシレータ５６と、ラッチ回路７３の
出力信号７４が入力され、リングオシレータ５６から出
力するクロック信号φ２をカウントするタイマー５２と
を設ける。

【００５７】また、タイマー５２の各ビットを反転させ
た値が格納され、それをカウントし、そのカウント値を
セットするリロードレジスタ（図示せず。）を備え、ク
ロック信号φ３を発生するタイマー５３を設ける。

【００５８】また、クロック信号φ３をカウントし、そ
のカウント値をセットするリロードレジスタ（図示せ
ず。）を備えるタイマー５４を設けることにより構成す
る。

【００５９】また、５８はタイマー５２のカウント値を
タイマー５３にセットするための信号である。５９はタ
イマー５４のオーバーフロー信号であり、発振回路５５
の動作を制御する。

【００６０】また、図６はシュミット回路７１の回路図
である。図６を参照して、このシュミット回路７１は、
０．７Ｖｄｄのしきい値を有すインバータ回路７７と、
０．３Ｖｄｄのしきい値を有すインバータ回路７８とを
設ける。

【００６１】また、インバータ回路７７の出力が入力さ
れるインバータ回路７９と、インバータ回路７８の出力
が入力されるＮＯＲ回路８０とを設ける。

【００６２】また、インバータ回路７９及びＮＯＲ回路
８０の出力が入力されるＮＯＲ回路８１と、ＮＯＲ回路
８１の出力が入力されるインバータ回路８２とを設ける
ことにより構成する。

【００６３】また、ＮＯＲ回路８１の出力はＮＯＲ回路
８０にも入力される。

【００６４】また、シュミット回路７１の動作は、０．
３Ｖｄｄ以下のレベルの信号Ａが入力されると“Ｌ”の
信号Ｂが出力される。

【００６５】また、０．７Ｖｄｄ以上のレベルの信号Ａ
が入力されると“Ｈ”の信号Ｂが出力される。

【００６６】また、０．３〜０．７Ｖｄｄのレベルの信
号Ａが入力されると信号Ｂは前の状態を出力保持すると
いうヒステリシス幅を有す。

【００６７】また、０．３Ｖｄｄ以下及び０．７Ｖｄｄ
以上の振幅を有すクロックである信号Ａが入力されると
パルスである信号Ｂが出力される。

【００６８】また、インバータ回路７７及び７８のしき
い値は０．７Ｖｄｄあるいは０．３Ｖｄｄに限らないこ
とは言うまでもない。

【００６９】次に、クロック発生回路５０の動作につい
て説明する。図７はクロック発生回路５０のタイミング
チャートである。図７を参照して、クロック信号φ１は
オーバーフロー信号５９による発振の起動がかかってか
ら、発振が成長するまでを示す。

【００７０】また、クロック信号φ１はシュミット回路
７１に入力され、その振幅がシュミット回路７１のヒス
テリシス幅（０．３〜０．７Ｖｄｄ）を超過する場合、
出力信号７２のパルスが出力される。

【００７１】また、このパルスはタイマー５１のカウン
トソースとなり、タイマー５１のカウントが開始され
る。同時に出力信号７２はラッチ回路７３に入力され、
ラッチ回路７３は出力信号７２の立ち上がりに同期して
出力信号７４に“Ｈ”を出力する。出力信号７４はタイ
マー５２を起動する。

【００７２】即ち、シュミット回路７１で発振の振幅が
十分広くなったことを確認した後、タイマー５１及び５
２がカウントを開始し、補正動作を行うことで発振が成
長中の不安定な期間での補正を回避することができる。

【００７３】また、タイマー５１〜５４は、例えば、４
ビットタイマーとする。タイマー５１はリセット解除
（リセット信号“Ｈ”→“Ｌ”）後、クロック信号φ１
をカウントソースとしてアップカウントする。タイマー
５１のカウント値が、“Ｆ16”となったときにオーバー
フロー信号５７を出力する。

【００７４】また、タイマー５２は、タイマー５１と同
時にリングオシレータ５６をカウントソースとしてアッ
プカウントし、オーバーフロー信号５７の立ち上がりエ
ッジに同期して、タイマー５３及びリロードレジスタに
カウント値をセットする。

【００７５】また、その際、各ビット毎に反転した値が
セットされ、オーバーフロー信号５７の立ち下がりエッ
ジでタイマー５２を停止させて、タイマー５２のカウン
ト値を“０”に初期化する。同時に発振回路５５を停止
する。

【００７６】また、タイマー５３は、オーバーフロー信
号５７の立ち上がりでカウント動作を開始し、タイマー
５２のカウント値をセットした後、クロック信号φ２を
カウントソースとしてアップカウントする。タイマー５
３がオーバーフローする毎に、タイマー５３のリロード
レジスタの値がセットされる。

【００７７】また、クロック信号φ３は内部動作クロッ
クとしても使用される。

【００７８】また、タイマー５１がオーバーフローする
時点でタイマー５２のカウント値“４16”（０１００
2）である場合、タイマー５３には“Ｂ16”（１０１１
2）がセットされる。

【００７９】また、タイマー５３がアップカウントし、
“Ｆ16”となったときにクロック信号φ３を出力し、リ
ロードレジスタの値“Ｂ16”（１０１１2）が再度セッ
トされてカウントを継続する。

【００８０】また、以降、定期的にクロック信号φ３が
出力され、周期はクロック信号φ１の１５クロック分と
なる。

【００８１】また、タイマー５４は、クロック信号φ３
をカウントソースとしてアップカウントし、“Ｆ16”と
なったときに、オーバーフロー信号５９を出力して発振
回路５５を動作する。

【００８２】また、以降、オーバーフロー信号５９のパ
ルスに同期して補正動作を自動的に繰り返す。

【００８３】この実施の形態３によると、シュミット回
路７１により発振安定な期間を確保することで、より安
定した補正動作が可能となる。

【００８４】また、タイマー５４のカウント値を任意に
設定する構成あるいはリロードレジスタを備えること
で、補正動作の周期を変更することができ、使用者の条
件に沿った柔軟な補正周期を設定することが可能とな
る。

【００８５】また、クロック発生回路５０の各タイマー
は４ビットタイマーとして説明したが、タイマーのビッ
ト数が多い程、微妙な調整が可能となるので、ｎビット
のタイマーを用いてもよい。

【００８６】また、周波数精度の低いリングオシレータ
５６においてもセラミック発振子あるいは水晶発振子と
同程度の精度を持ったパルス信号を得ることができる。

【００８７】また、発振回路５５は間欠動作を行うので
低消費電力ともなる。

【００８８】さらに、自動的に補正動作を行うことでソ
フトウエアの負荷の軽減ともなる。

【００８９】

【発明の効果】この発明に係るクロック発生回路は、第
１のクロック信号を発生する発振回路と、第１のクロッ
ク信号をカウントする第１のタイマーと、第２のクロッ
ク信号を発生するリングオシレータとを設ける。

【００９０】また、第１のタイマーのオーバーフロー信
号が入力され、第２のクロック信号をカウントする第２
のタイマーを設ける。

【００９１】また、第２のタイマーの各ビットを反転さ
せた値が格納され、カウントし、カウント値をセットす
るリロードレジスタを設け、第３のクロック信号を発生
する第３のタイマーを備えるので、周波数精度の低いリ
ングオシレータにおいてもセラミック発振子あるいは水
晶発振子と同程度の精度を持ったパルス信号を得ること
ができる。

【００９２】また、発振回路を停止するので低消費電力
ともなる。

【００９３】さらに、動作環境変化にも強いクロック発
生回路を得ることが可能である。

【００９４】また、第３のクロック信号をカウントし、
カウント値をセットするリロードレジスタを設け、発振
回路の動作を制御するオーバーフロー信号を出力する第
４のタイマーを備える請求項１記載のものであるので、
補正動作の周期を変更することができ、使用者の条件に
沿った柔軟な補正周期を設定することが可能となる。

【００９５】また、周波数精度の低いリングオシレータ
においてもセラミック発振子あるいは水晶発振子と同程
度の精度を持ったパルス信号を得ることができる。

【００９６】また、発振回路は間欠動作を行うので低消
費電力ともなる。

【００９７】さらに、自動的に補正動作を行うことでソ
フトウエアの負荷の軽減ともなる。

【００９８】また、第１のクロック信号が入力され、第
１のタイマーに信号を出力するシュミット回路と、シュ
ミット回路の出力信号及び第１のタイマーのオーバーフ
ロー信号が入力され、第２のタイマーに信号を出力する
ラッチ回路とを備える請求項２記載のものであるので、
シュミット回路により発振安定な期間を確保すること
で、より安定した補正動作が可能となる。

【００９９】また、周波数精度の低いリングオシレータ
においてもセラミック発振子あるいは水晶発振子と同程
度の精度を持ったパルス信号を得ることができる。

【０１００】また、発振回路は間欠動作を行うので低消
費電力ともなる。

【０１０１】さらに、自動的に補正動作を行うことでソ
フトウエアの負荷の軽減ともなる。

【０１０２】また、カウント値を任意に設定できる第１
のタイマーを備える請求項１乃至３記載のものであるの
で、第１のタイマーのオーバーフローするまでの期間を
可変にでき、使用者の条件に沿った柔軟な補正周期を設
定することが可能となる。

【０１０３】また、カウント値を任意に設定できる第４
のタイマーを備える請求項２または３記載のものである
ので、さらに補正動作の周期を変更することができ、使
用者の条件に沿った柔軟な補正周期を設定することが可
能となる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるクロック発生
回路のブロック図である。

【図２】この発明の実施の形態１によるクロック発生
回路のタイミングチャートである。

【図３】この発明の実施の形態２によるクロック発生
回路のブロック図である。

【図４】この発明の実施の形態２によるクロック発生
回路のタイミングチャートである。

【図５】この発明の実施の形態３によるクロック発生
回路のブロック図である。

【図６】この発明の実施の形態３によるシュミット回
路の回路図である。

【図７】この発明の実施の形態３によるクロック発生
回路のタイミングチャートである。

【図８】従来のクロック発生回路のブロック図であ
る。

【符号の説明】

１、２、３タイマー５発振回
路６リングオシレータ３１、３２、３３、３４タイマー３５発振
回路３６リングオシレータ５１、５２、５３、５４タイマー５５発振
回路５６リングオシレータ７１シュミット回路７３ラッ
チ回路 φ１、φ２、φ３クロック信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B011 EA09 LL13 5B079 BA03 BA11 BA13 BA16 BB05 BC01 DD02 DD08 5J106 AA01 AA03 CC03 CC15 DD17 DD38 DD42 HH09 KK05 KK40

Claims

【特許請求の範囲】

【請求項１】第１のクロック信号を発生する発振回路
と、前記第１のクロック信号をカウントする第１のタイマー
と、第２のクロック信号を発生するリングオシレータと、前記第１のタイマーのオーバーフロー信号が入力され、
前記第２のクロック信号をカウントする第２のタイマー
と、前記第２のタイマーの各ビットを反転させた値が格納さ
れ、カウントし、前記カウント値をセットするリロード
レジスタを設け、第３のクロック信号を発生する第３の
タイマーとを備えるクロック発生回路。
【請求項２】第３のクロック信号をカウントし、前記
カウント値をセットするリロードレジスタを設け、発振
回路の動作を制御するオーバーフロー信号を出力する第
４のタイマーを備える請求項１記載のクロック発生回
路。
【請求項３】第１のクロック信号が入力され、第１の
タイマーに信号を出力するシュミット回路と、前記シュミット回路の出力信号及び前記第１のタイマー
のオーバーフロー信号が入力され、第２のタイマーに信
号を出力するラッチ回路とを備える請求項２記載のクロ
ック発生回路。
【請求項４】カウント値を任意に設定できる第１のタ
イマーを備える請求項１乃至３記載のクロック発生回
路。
【請求項５】カウント値を任意に設定できる第４のタ
イマーを備える請求項２または３記載のクロック発生回
路。