JP4535170B2 - マイクロコンピュータシステム - Google Patents

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Description

本発明は、メインCPU部に供給されるメインクロック信号よりも低い周波数のサブクロック信号が供給されて動作することで、メインCPU部の動作制御を行う構成部を備えるマイクロコンピュータシステムに関する。
マイクロコンピュータにおいては、消費電力の低減を図るため、処理すべきイベントが発生しない状態になると、動作クロックの供給を停止して内部状態を保持するいわゆるスリープモードに移行するように構成されるものがある。例えば特許文献1には、CPUにクロック信号を供給するメイン発振回路の動作を、前記クロック信号よりも低い周波数のCR発振信号により動作するハードウエアロジックにより制御する構成が開示されている。すなわち、マイクロコンピュータをスリープモードに移行させると、CR発振信号をタイマによりカウントして、所定時間が経過するとメイン発振回路を再起動し、マイクロコンピュータをウェイクアップさせる。
特開平8−76873号公報
ところで、近年マイクロコンピュータ(マイコン)のプロセスの微細化が進んだ結果、電源が供給されている回路に発生するリーク電流が増加する傾向にある。そのため、CPUに対するクロック信号の供給のみを停止しても、上記のようなリーク電流(オフリーク)が存在することで低消費電力化を図ることが困難になりつつある。そこで、マイコン
を動作させる必要がない場合には、極力電源を遮断することで低消費電力化を図る技術が検討されている。
マイコンに供給する電源を遮断して低消費電力化を図るには、適切なタイミングでマイコンに電源を供給し、再起動する構成が必要となる。しかしながら、特許文献1のように上記の機能をハードウエアロジックで構成すると、所定時間が経過すればマイクロコンピュータに電源を投入して起動させることになり、消費電力の低減効果が小さくなるという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、メインCPU部に対する電源の供給制御をより適切に行い、低消費電力化を図ることができるマイクロコンピュータシステムを提供することにある。
請求項記載のマイクロコンピュータシステムによれば、メインCPUは、自身の動作停止条件が成立したと判断するとサブCPUに対して動作停止通知を行い、サブCPUは、その通知を認識するとメインCPU部への電源供給を停止させ、その時点でメイン揮発性記憶素子に記憶されている制御情報をメイン不揮発性記憶素子に書き込んで記憶させると共に、メインCPU部の電源供給停止期間に使用するI/O制御情報をサブ揮発性記憶素子に書き込んで記憶させてから、各メイン記憶素子に対する電源供給を停止させる。更に、サブ発振回路を間欠モードに設定し、サブクロック信号が供給されている期間にメインCPU部の動作開始条件が成立したか否かを判断する。
そして、サブCPUは、前記動作開始条件が成立するとサブ発振回路を連続モードに切り替えて各メイン記憶素子への電源供給を再開させ、メイン不揮発性記憶素子に記憶されている制御情報をメイン揮発性記憶素子に書き戻すと共に、サブ揮発性記憶素子に記憶されているメインCPU部の電源供給停止期間に使用したI/O制御情報をメイン揮発性記憶素子に書き戻してからメインCPU部への電源供給を再開させ、メインCPUは、電源供給が再開されて起動すると制御情報に基づく処理を実行する。
したがって、メイン側の揮発性記憶素子−不揮発性記憶素子間の情報転送をサブCPUが行うので、メインCPU部への電源供給をより早く停止させ、またより遅く再開させることができる。
請求項記載のマイクロコンピュータシステムによれば、メインCPUは、自身の動作停止条件が成立したと判断するとサブCPUに対して動作停止通知を行い、サブCPUは、その通知を認識するとメインCPU部への電源供給を停止させ、その時点でメイン揮発性記憶素子に記憶されている制御情報をメイン不揮発性記憶素子に書き込んで記憶させると共に、メインCPU部の電源供給停止期間に使用するI/O制御情報をサブ揮発性記憶素子に書き込んで記憶させてから、各メイン記憶素子に対する電源供給を停止させる。
したがって、メインCPU部への電源供給を停止させた場合に、メイン側における揮発性記憶素子から不揮発性記憶素子間の情報転送をサブCPUが行うので、メインCPU部への電源供給をより早く停止させることができる。
請求項記載のマイクロコンピュータシステムによれば、サブCPUは、メインCPU部,及び前記各メイン記憶素子に対する電源供給が停止されている間にメインCPU部の動作開始条件が成立したか否かを判断する。そして、動作開始条件が成立すると各メイン記憶素子への電源供給を再開させ、メイン不揮発性記憶素子に記憶されている制御情報をメイン揮発性記憶素子に書き戻すと共に、サブ揮発性記憶素子に記憶されているメインCPU部の電源供給停止期間に使用したI/O制御情報をメイン揮発性記憶素子に書き戻してからメインCPU部への電源供給を再開させ、メインCPUは、電源供給が再開されて起動すると制御情報に基づく処理を実行する。
したがって、メインCPU部の動作開始条件が成立した場合に、メイン側の不揮発性記憶素子−揮発性記憶素子間の情報転送をサブCPUが行うので、メインCPU部への電源供給をより遅く再開させることができる。
請求項記載のマイクロコンピュータシステムによれば、サブCPUは、メイン不揮発性記憶素子に制御情報を全て書き込むと、「書込み完了情報」をメイン不揮発性記憶素子に併せて書き込み、電源供給が再開されて起動した場合に、メイン不揮発性記憶素子に「書込み完了情報」が記憶されていない場合は、制御情報を読み出すことなく初期化を実行する。したがって、メイン不揮発性記憶素子に記憶されている制御情報が不完全である場合に、メインCPUがその情報に基づき誤動作することを回避できる
請求項記載のマイクロコンピュータシステムによれば、メイン不揮発性記憶素子をフラッシュメモリとする。すなわち、フラッシュメモリは、データの読み書きに要する時間が比較的長いので、そのようなメモリと揮発性記憶素子との間のデータ転送をサブCPUが行うシステムに本発明を適用すれば、メインCPU部に電源を供給する期間をより短くすることができる。
請求項記載のマイクロコンピュータシステムによれば、メインCPUは、電源電圧の低下が検出された場合に動作停止条件が成立したと判断するので、例えば瞬時停電などが発生することで処理の継続が困難となる蓋然性が高い場合に、メインCPU部側の動作を停止させて消費電力を低減し、電源のバックアップに寄与することができる。
請求項記載のマイクロコンピュータシステムによれば、サブCPUは、メインCPU部に対する電源供給が停止されている間にI/O制御を行うので、メインCPUの動作が停止している間もI/O制御を継続することができる。
請求項記載のマイクロコンピュータシステムによれば、サブCPU部に、外部の車載機器との間で入出力を行うためのI/O制御部と通信を行うための通信制御部を備え、サブCPUは、メインCPU部に対する電源供給を停止させる場合は通信制御部の通信速度を低速に設定し、メインCPU部に電源供給を行っている間は通信速度を高速に設定する。すなわち、メインCPU部が動作しない期間は、低周波数のサブクロック信号によりサブCPUのみが動作するので、通信速度を低速にしても処理効率が低下する問題がなく、消費電力を低減することができる。
請求項記載のマイクロコンピュータシステムによれば、通信制御部は、メインCPU部に対する電源供給が停止されている間は、I/O制御部に記憶されている制御情報を周期的に取得する。したがって、メインCPUが起動した場合は、最新のI/O制御情報を直ちに取得することができる。
請求項1記載のマイクロコンピュータシステムによれば、サブCPUは、メインCPU部に対する電源供給を停止させている期間に、通信制御部を介して取得した制御情報に基づいてメインCPU部の動作開始条件が成立したか否かを判断する。したがって、外部との通信を介してメインCPU部の動作を再開させることができる。
(第1実施例)
以下、本発明の第1実施例について図1乃至図7を参照して説明する。図1は、例えば車載機器の電子制御を行うために適用したマイクロコンピュータシステムの構成を概略的に示す機能ブロック図である。マイクロコンピュータシステム1は、メインマイクロコンピュータ(メインCPU部)2と、サブマイクロコンピュータ(サブCPU部)3とで構成されている。
メインマイコン2は、メインCPU4,メインクロック部5,(メイン)不揮発性記憶素子6,(メイン)揮発性記憶素子7等で構成されている。メインCPU4は、メインクロック部5より供給される例えば周波数100MHz程度のメインクロック信号により動作するもので、例えば32ビットCPUであり、マイコンシステム1における処理の主たる部分を実行する。メインクロック部5は、具体的には図示しないが、外付けの発振子を含む発振回路より出力される基準クロック信号を、逓倍回路により逓倍することでメインクロック信号を生成する。
不揮発性記憶素子6は、例えばフラッシュメモリであり、メインCPU4の制御プログラムやデータ等が記憶されている。揮発性記憶素子7は、例えばSRAM,DRAM,レジスタ,フリップフロップなどであり、メインCPU4が制御プログラムを実行する場合のワークエリアとして使用される。
サブマイコン3は、サブCPU8,サブクロック部(サブ発振回路)9,通信制御部10等で構成されている。サブCPU8は、サブクロック部9より供給される例えば周波数数MHz程度のサブクロック信号により動作するもので、例えば8ビット,或いは16ビットCPUであり、マイコンシステム1の低消費電力制御や通信制御、その他の補助的な処理を実行する。また、通信制御部10は、メインマイコン2の内部ともバスを介して接続されている。
I/O部11は、I/O制御部12,通信制御部13で構成されており、I/O制御部12は、外部との間で、例えば操作スイッチなどに関する信号の入出力を制御し、また、それらの信号を、通信制御部13を介してマイコンシステム1側の通信制御部10との間で通信(例えば全二重シリアル通信)を行う。
図2は、サブマイコン3のより詳細な構成を示すものである。サブクロック部9は、サブクロック発振回路21,発振制御回路22及び発振停止回路23で構成されている。サブクロック発振回路21は、例えばCR発振回路,或いは複数の論理反転回路をリング状に接続して構成されるリングオシレータなどで構成されている。サブCPU8は、発振制御回路22を介して、サブクロック発振回路21の発振動作を間欠的に停止させる制御が可能となっている。例えば、サブCPU8が発振動作の停止を設定指示すると、発振制御回路22はサブクロック発振回路21の発振動作を停止させるが、一定時間が経過すると発振動作を自動的に再開させるようになっている。また、発振停止回路23は、発振回路21が出力するサブクロック信号を阻止するゲートロジックである。そして、通信制御部10及び電源制御部24に対しては、サブCPU8と共に、発振停止回路23を介してサブクロック信号が供給されている。
電源VDDは、図示しないバックアップコンデンサ等のバックアップ手段によりバックアップされてサブマイコン3に供給されている。電源制御部(電源供給制御回路)24は、サブCPU8により制御され、電源VDDをメインマイコン2側に対して供給,遮断する(図1の「内部電源」に相当する)。電圧低下検出部25は、電源VDDの電圧が所定レベルを下回ったか否かを検出するためのコンパレータ,或いはA/D変換回路を備えて構成されている。そして、メインCPU4,サブCPU8,通信制御部10,発振停止回路23,電源制御部24は、バスを介して相互に接続されている。
尚、メインマイコン2については、図示を省略しているが、実際には複数の周辺回路が搭載されている。したがって、サブマイコン3は、メインマイコン2を構成している回路ゲート数よりも少ない回路ゲート数で構成されている。
次に、本実施例の作用について図3乃至図7を参照して説明する。図3は、通常動作状態(電源正常時)においてメインマイコン2に対する電源供給を停止させた後、電源供給を再開させる場合の処理を示すタイミングチャートである。また、図4は、電源(電圧)降下時における図3相当図である。そして、図5はメインマイコン2に対する電源供給を停止させる場合の(a)メインマイコン2側,(b)サブマイコン3側の処理を示すフローチャートである。
<間欠動作モードへの移行処理>
図5(a)において、メインCPU4は、リセットが解除されると、揮発性記憶素子7等の初期化処理を行った後(ステップM1)、制御プログラムに応じた通常の動作を実行する(ステップM2)。その通常動作の実行中は、電圧低下検出部25が電源VDDの電圧低下を検出したか否かを判断すると共に(ステップM3)、マイコンシステム1として間欠動作への移行が可能か否かを判断する(ステップM4)。ここで、マイコンシステム1の「間欠動作」とは、メインマイコン2に対する電源供給は停止させ、サブマイコン3側のみがサブクロック信号によって間欠的に動作している状態を言う。
ステップM4においては、間欠動作への移行が可能か否の判断条件として、例えばI/O部11を介したECU間の通信や、外部スイッチの入力操作などが発生していないか、等である。ステップM2〜M4のループを回っている間に、ステップM3,M4の何れか一方において「YES」と判断すると、メインCPU4は、不揮発性記憶素子6の書き込み状態情報を格納するアドレスに、「書き込み中」を示すデータを書き込む(ステップM5)。尚、ステップM3で「YES」と判断した場合には、サブCPU8によるアクセスが可能な領域に設定されるフラグ格納領域に「電源降下フラグ」をセットしてから(ステップM3a)ステップM5に移行する。
それから、メインCPU4は、その時点の制御情報を例えば内部レジスタ等から読み出すと(ステップM6)、読み出した制御情報を不揮発性記憶素子6の所定領域に書き込んで記憶させる(ステップM7)。そして、全ての制御情報(全領域)の格納が完了するまで(ステップM8:NO)ステップM6,M7の処理を繰り返し、格納が完了すると(ステップM8:YES)、不揮発性記憶素子6の書き込み状態情報の格納アドレスに、「書き込み完了」を示すデータを書き込む(ステップM9)。それから、制御情報の格納が完了したことをサブマイコン3に通知すると(ステップM10)、電源が遮断されるまで待機する。
尚、ステップM10における通知は、例えばメインCPU4,サブCPU8の双方がアクセス可能なメモリやレジスタが共有バスに接続されており、メインCPU4がそれらの特定領域にデータを書き込んだことをサブCPU8がポーリングにより検出することで行うようにする。また、メインCPU4がサブCPU8に対して直接割り込みを発生させて行っても良い。
図5(b)において、サブCPU8は、リセットが解除されるとメインCPU4と同様に初期化を行い(ステップS1)、続いて、通信制御部10の通信速度を高速側(例えば数10Mbps程度)に設定する(ステップS2)。それから、制御プログラムに応じた通常の動作を実行する(ステップS3)。その通常動作の実行中は、電源VDDの電圧低下が検出されており、且つステップM10における通知があったか否か(ステップS4)、また、メインCPU4側における間欠動作への移行可能条件が成立し、且つステップM10における通知があったか否かを判断する(ステップS5)。
ステップS4,S5の何れかの要因に対応して、メインCPU4より上記「通知」があると(YES)、サブCPU8は、通信制御部10の通信速度を低速側(例えば1Mbps程度)に設定する(ステップS6)。そして、電源制御部24内部のレジスタに、メインマイコン2側に対する電源供給を停止させるためのデータを書き込むと(ステップS7)、発振制御回路22に対してサブクロック発振回路21の発振動作を停止させる設定を行い(すなわち、サブマイコン3は間欠的に動作を停止している間にSLEEP状態となる,ステップS8)、マイコンシステム1の間欠動作モードに移行する。
ここで、図3のタイミングチャートでは、(d)のメインマイコン状態と、(h)のサブマイコン状態に、図5のフローチャートにおける各ステップの実行タイミングを示している。図5の処理が完了すると、メインマイコン2は電源供給が遮断されて動作を停止し、サブマイコン3は、サブクロック信号が間欠的に供給されて動作する(図3(g)参照)。
<間欠動作モード中におけるサブマイコン3の処理>
図6は、サブマイコン3に対し、サブクロック信号が間欠的に供給されて動作する場合の処理を示すフローチャートである。サブCPU8は、通信制御部10,13を介してI/O制御部12と低速通信を行い(ステップS11)、I/O制御部12に対する外部からの信号入力状態(メインマイコン2側の復帰要因に関するもの)を確認する(ステップS12)。
更に、図示しない過電流や過電圧,異常発熱等の検出回路による検出状態を確認すると(ステップS13)、サブCPU8は、フラグ格納領域に「電源降下フラグ」がセットされているか否かを判断し(ステップS14)、上記フラグがセットされていなければ(NO)続くステップS15,S16の判断を行う。上記フラグがセットされている場合は(YES)、メインマイコン2側を通常動作に復帰させる条件として電源VDDの電圧降下が解消した(未検出)か否かを判断する(ステップS18)。
ステップS15で判断する通常動作復帰条件は、例えばECU間通信や外部スイッチ入力等のイベントが発生していたり、ステップS13における電流異常や電源電圧の異常等が検出された場合である。
続くステップS16では、もう1つの通常動作復帰条件として、予め仕様で定められた間欠動作の設定時間が終了したか否かを判断する。ここでの時間計測は、例えばサブCPU8が間欠動作中における起動の回数(図6のフローを何回実行したか)をカウントすることで行っても良い。
ステップS14〜S16の何れでも「NO」と判断した場合、またステップS18で「NO」と判断した場合、サブCPU8は、発振制御回路22に対してサブクロック発振回路21の発振動作を停止させる設定を再度行い(ステップS17)、SLEEP状態に移行する。一方、ステップS15,S16,S18の何れかで「YES」と判断すると、電源制御部24内部のレジスタに、メインマイコン2側に対する電源供給を再開させるためのデータを書き込んで(ステップS20)電源復帰動作→通常動作モードに移行する。尚、ステップS18で「YES」と判断した場合は、「電源降下フラグ」をリセットしてから(ステップS19)ステップS20に移行する。
<通常動作モードへの移行処理>
図7は、間欠動作からメインマイコン2側に対する電源供給を再開して通常動作モードに移行する場合の(a)メインマイコン2側,(b)サブマイコン3側の処理を示すフローチャートである。図7(a)において、メインCPU4は、不揮発性記憶素子6の書き込み状態情報の格納アドレスよりデータを読み出すと(ステップM11)、そのデータが「書き込み完了」を示すデータか否かを判断する(ステップM12)。「書き込み完了」を示すデータであれば(YES)、ステップM7において不揮発性記憶素子6に記憶させた制御情報を読み出して(ステップM14)、揮発性記憶素子7に書き戻す(ステップM15)。そして、制御情報を全領域について書き戻すと(ステップM16:YES)通常動作に移行する。
一方、ステップM12において、書き込み状態情報の格納アドレスより読み出したデータが「書き込み中」を示す場合は(NO)、間欠動作モードに移行する場合の制御情報の書き込みが全て完了しなかったことを示す。この制御情報に基づいて処理を継続しようとすると誤動作する可能性が極めて高いので、この場合は、ステップM1と同様の初期化を実行する(ステップM13)。
尚、メインCPU4は、電源が投入されて起動した場合に、最初にステップM1の初期化を実行するか、ステップM11を実行するかの処理分岐についても、例えばステップM1を一度実行済みであるか否かを判断するためのフラグを参照した結果に応じて行うようになっている。
図7(b)に示すサブマイコン3側の処理は、この場合ステップS2と同様に、通信制御部10の通信速度を高速側に設定する処理のみであり(ステップS21)、その後、通常動作を実行する。
尚、図3,図4のタイミングチャートは、実質的な処理内容は略同じであり、図4(a)に示す電源VDDの電圧が変化している点が異なっている。すなわち、メインマイコン2側では、図4(d)に示すように、通常動作している間に電源VDDの電圧降下が検出された時点がステップM3で「YES」と判断されるタイミングとなる。また、サブマイコン3側では、図4(h)に示すように、間欠動作中に電源VDDの電圧降下が検出されなくなった時点がステップS18で「YES」と判断されるタイミングとなる。
以上のように本実施例のマイコンシステム1では、メインCPU4を含んで構成されるメインマイコン2とは別に、サブCPU8と、メインマイコン2に対する電源供給を制御する電源制御部24とを備えるサブマイコン3を設ける。また、サブマイコン3に低周波数のサブクロック信号を供給するサブクロック部9を、連続モードと間欠モードとに切り替え可能に構成した。
そして、メインCPU4が、自身の動作停止条件が成立したと判断してサブCPU8に動作停止通知を行うと、サブCPU8は、その通知を認識し、メインマイコン2に対する電源供給を停止させると共にサブクロック部9を間欠モードに設定する。また、サブCPU8は、間欠モードにおいてサブクロック信号が供給されている期間にメインマイコン2の動作開始条件が成立したか否かを判断し、条件が成立するとサブクロック部9を連続モードに切り替えてメインマイコン2に対する電源供給を再開させる。
すなわち、メインマイコン2に対する電源供給を停止させている期間はサブCPUが間欠的に動作し、その動作期間にメインマイコン2の動作開始条件が成立したと判断すればメインマイコン2に電源を供給して起動させることで、メインマイコン2の起動の要否をサブCPU8によって確実に判断することができる。更に、サブCPU8が間欠的に動作することで、総じて消費電力の低減を図ることができる。
また、メインCPU4は、自身の動作停止条件が成立したと判断すると、その時点で記憶されている制御情報を不揮発性記憶素子6に書き込んで記憶させてからサブCPU8に動作停止通知を行い、メインCPU5は、電源供給が再開されて起動すると、不揮発性記憶素子6に記憶されている制御情報を揮発性記憶素子7に書き戻して制御情報に基づく処理を実行する。したがって、メインマイコン2の電源供給が停止されても、制御情報は不揮発性記憶素子6に記憶されるので、電源供給が再開された場合に、メインCPU4は、記憶された制御情報に基づいて処理を継続することができる。
また、メインCPU4は、不揮発性記憶素子6に制御情報を全て書き込むと、「書込み完了情報」を不揮発性記憶素子6に併せて書き込み、電源供給が再開されて起動した場合、不揮発性記憶素子6に「書込み完了情報」が記憶されていなければ制御情報を読み出さずに初期化を実行する。したがって、不揮発性記憶素子6に記憶されている制御情報が不完全である場合に、その情報に基づき誤動作することを回避できる。
更に、メインCPU4は、電源VDDの電圧低下が検出された場合に動作停止条件が成立したと判断するので、例えば瞬時停電などが発生することで処理の継続が困難となる蓋然性が高い場合に、メインマイコン2の動作を停止させて消費電力を低減し、電源のバックアップに寄与することができる。
加えて、サブマイコン3に、外部との入出力を行うためのI/O制御部12と通信を行うための通信制御部10を備え、サブCPU8は、メインマイコン2に対する電源供給を停止させる場合は通信制御部10の通信速度を低速に設定し、メインマイコン2に電源供給を行っている間は通信速度を高速に設定する。すなわち、メインマイコン2が動作しない期間は、低周波数のサブクロック信号によりサブCPUのみが動作するので、通信速度を低速にしても処理効率が低下する問題がなく、消費電力を低減することができる。
そして、サブCPU8は、メインマイコン2に対する電源供給を停止させている期間に、通信制御部10を介して取得した制御情報に基づいてメインマイコン2の動作開始条件が成立したか否かを判断するので、外部(例えば他のマイコンなど)との通信を介してメインマイコン2の動作を再開させることができる。
(第2実施例)
図8乃至図15は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図8は、第2実施例のマイクロコンピュータシステム31の構成を示す。マイコンシステム31は、メインマイクロコンピュータ(メインCPU部)32と、サブマイクロコンピュータ(サブCPU部)33と、記憶素子部34とで構成されている。記憶素子部34は、第1実施例ではメインマイコン3に搭載されていた記憶素子6,7を独立させたチップであり、メインマイコン32側,サブマイコン33側の何れからもアクセスが可能に構成されている。
メインマイコン32は、メインCPU4に替わるメインCPU35と、その周辺回路であるロジック回路36(A〜D,例えばゲートアレイ等)とを備えており、これらのロジック回路36も、メインクロック信号が供給されて動作する。
また、サブマイコン33は、サブCPU8,通信制御部10,電源制御部24に替わるサブCPU37,通信制御部38,電源制御部(電源供給制御回路)39と、(サブ)揮発性記憶素子40と、セレクタ41とを備えている。電源制御部39は、メインマイコン32に対する電源供給制御だけでなく、記憶素子部34に対する電源供給制御も行うように構成されている。
揮発性記憶素子40は、メインマイコン側の揮発性記憶素子7と同様に、SRAM,DRAM,レジスタ,フリップフロップなどで構成され、サブCPU37が制御プログラムを実行する場合のワークエリアとして使用されるが、その容量は、揮発性記憶素子7よりも小さく設定されている。セレクタ41は、記憶素子部34に対して、メインクロック信号とサブクロック信号とを切替えて供給するもので、その切り替え制御はサブCPU37によって行われる。尚、サブマイコン33が間欠動作モードで動作している場合でも、揮発性記憶素子40には常に電源が供給されるようになっており、その記憶内容は揮発することなく保持されている。
図9は、第1実施例の図2相当図であり、サブマイコン33の詳細な構成を示すものである。電源制御部39は、サブCPU37により制御され、電源VDDをメインマイコン32側にメイン電源として供給,遮断すると共に、記憶素子部34に記憶素子電源として供給,遮断する。これらは、互いに独立に制御されるようになっている。また、電源制御部39及び揮発性記憶素子40に対しては、発振停止回路23を介してサブクロック信号が供給されており、通信制御部38に対しては、サブクロック発振回路21よりサブクロック信号が直接供給されている。
そして、メインCPU35,サブCPU37,通信制御部38,発振停止回路23,電源制御部39,各記憶素子6,7,40は、バスを介して相互に接続されている。尚、図9では、セレクタ41の図示を省略している。
図10は、通信制御部38の内部構成を示す機能ブロック図である。通信制御部38は、通信レート設定レジスタ42,通信モード設定レジスタ43,通信開始レジスタ44の各種制御レジスタと、通信完了フラグ45の格納領域とを備えている。通信クロック生成部46は、通信レート設定レジスタ42により設定されたデータ値に応じて、サブクロック信号に同期した通信クロック信号を生成して送受信シーケンサ47に供給する。
送信バッファ48には、サブCPU37により送信データがセットされ、受信バッファ49には、I/O部11側より受信したデータがセットされる。送受信シーケンサ47は、通信開始レジスタ44によって通信開始信号が与えられると、通信クロック信号に同期して、バッファ48,49を介してデータを送信,受信する通信処理を行い、その処理が完了すると通信完了フラグ45をセットする。
ANDゲート50の入力端子の一方には、通信シーケンサ47からの通信完了フラグセット信号が与えられ、入力端子の他方(負論理)には、通信モード設定レジスタ43からのモード設定データが与えられており、ANDゲート50の出力信号は、通信開始レジスタ44にクリア信号として出力される。
図11は、通信制御部38の動作(受信処理)を示すタイミングチャートであり、(a)は通常動作モードの場合、(b)は自動リフレッシュモードの場合を示す。また、図中に示す丸数字は、図10に示す各部の信号に対応している。サブCPU37が、通信モード設定レジスタ43にデータ「0」をセットすると通常動作モード,データ「1」をセットすると自動リフレッシュモードとなる。
図11(a)の通常動作モードの場合は、サブCPU37が、通信開始レジスタ44に対して通信開始を指示するデータ「1」を書き込むと、送受信シーケンサ47が起動されて通信処理が開始され、「通信中」にデータの受信処理が行われる。そして、通信が終了すると、送受信シーケンサ47が通信完了フラグ45をセットし、その際のセット信号の出力によって通信開始レジスタ44がクリアされる。それと同時に、受信バッファ49のデータが更新される。
一方、図11(b)の自動リフレッシュモードの場合は、サブCPU37が通信開始レジスタ44に通信開始の指示データを書き込むと、上記と同様にして通信処理が開始される。そして、通信が終了すると、送受信シーケンサ47が通信完了フラグ45をセットするが、ANDゲート50により阻止されて通信開始レジスタ44はクリアされない。したがって、通信シーケンサ47は、直ちに次の通信処理を開始するので、受信バッファ49のデータは周期的に更新(自動リフレッシュ)される。
次に、第2実施例の作用について図12乃至図15も参照して説明する。図12乃至図15は、第1実施例の図3,図5乃至図7相当図である。
<間欠動作モードへの移行処理>
図13(a)において、メインCPU35は、リセットが解除されると、ステップM1,M2に続いてステップM4を実行し、「YES」と判断すると間欠動作への移行が可能であることをサブマイコン33側に通知して(ステップM21)電源遮断待ち状態となる(ステップM22)。
図13(b)において、サブCPU37は、リセットが解除されてステップS1〜S3を実行すると、メインCPU35からのステップM21による通知を待ち、間欠動作が可能か否かを判断する(ステップS22)。そして、メインCPU35より上記「通知」があると(YES)、電源制御部39内部のレジスタに、メインマイコン32側に対する電源供給を停止させるためのデータを書き込む(ステップS23)。それから、第1実施例ではメインCPU4が行った、ステップM5〜M9に相当する処理を実行する(ステップS24〜S28)。この時、サブCPU37は、セレクタ41をサブクロック信号側に切り替えて記憶素子部34に供給する。
すなわち、サブCPU37は、メインマイコン32に対する電源供給が停止されている間に、記憶素子部34の不揮発性記憶素子6,揮発性記憶素子7にアクセスし、揮発性記憶素子7に記憶されている制御情報を不揮発性記憶素子6に転送して記憶させる。そして、ステップS28を実行すると、揮発性記憶素子7より、メインマイコン32の動作が停止している間(間欠動作モード中)に行うI/O制御に使用する制御情報を、サブマイコン33側の揮発性記憶素子40にコピーする(ステップS29)。
それから、サブCPU37は、通信制御部38のレジスタ42,43に書き込みを行い、通信速度を「低速」に設定すると共に自動リフレッシュモードを設定すると(ステップS30)、電源制御部39の、記憶素子部34に対する電源供給を遮断するためのレジスタに書き込みを行い(ステップS31)、自身をスリープモード(間欠動作モード)に設定する(ステップS8)。
<間欠動作モード中におけるサブマイコン33の処理>
図14において、サブCPU37は、ステップS11〜S17を同様に実行する(但し図3に対応するケースのため、ステップS14を除く)。そして、ステップS15,S16の何れかで「YES」と判断すると、電源制御部39内部のレジスタに、記憶素子部34に対する電源供給を再開させるためのデータを書き込んで(ステップS32)電源復帰動作→通常動作モードに移行する。
尚、サブCPU37が間欠動作モードで動作している期間においても、通信制御部38にはサブクロック信号が供給され続けており、図11(b)に示す自動リフレッシュモードで通信処理が行われ、受信データが周期的にオーバーライトされている。
<通常動作モードへの移行処理>
図15(a)において、メインCPU35は、ステップM13の初期化処理を行うだけである。一方、図15(b)において、サブCPU37は、通信制御部38の通信速度を高速側に設定すると共に、通常動作モードに設定すると(ステップS33)、第1実施例ではメインCPU4が行った、ステップM11〜M16に相当する処理を実行する(ステップS34〜S39)。
すなわち、記憶素子部34には電源が供給されているので、サブCPU37は、不揮発性記憶素子6に記憶させた制御情報を揮発性記憶素子7に書き戻す。そして、ステップS39を実行すると、揮発性記憶素子40より、間欠動作モード中のI/O制御に使用した制御情報を、揮発性記憶素子7にコピーする(ステップS40)。それから、電源制御部39内部のレジスタに、メインマイコン32に対する電源供給を再開させるためのデータを書き込んで(ステップS41)通常動作モードに移行する。尚、ステップS41の事項前に、セレクタ41をメインクロック信号側に切り替える。
ここで、図12(i)には、上述した一連の処理を行う場合におけるマイコンシステム31の電流消費状態の変化を示している。システム34全体が通常モードで動作している期間(1)及び(6)では電流消費が最大となっており、その内訳は、
・(A)メインマイコン32の動作電流及びリーク電流
・(B)記憶素子部34の動作電流及びリーク電流
・(C)サブマイコン33の動作電流及びリーク電流
となっている。
通常モードから間欠動作モードに移行する過程では、先ずメインマイコン32の電源が遮断されるため、期間(2)では(B),(C)の和となる。そして、間欠動作モードに移行した期間(3)では記憶素子部34の電源が遮断されて(C)のみとなり、サブマイコン33内でサブクロック信号の供給が停止されている期間はサブマイコン33のリーク電流のみとなり、電流消費は最小となる。
間欠動作モードから通常動作モードに移行する過程では、先ずサブCPU37が連続モードで動作するため期間(4)では(C)となり、サブCPU37が各記憶素子6,7,40間のデータ転送を行う期間(5)では(B),(C)の和となる。そして、通常動作モードに復帰した期間(6)では(A)〜(C)の和となる。
以上のように第2実施例によれば、メインCPU35は、自身の動作停止条件が成立したと判断するとサブCPU37に動作停止通知を行い、サブCPU37は、その通知を認識するとメインマイコン32への電源供給を停止させ、その時点で揮発性記憶素子7に記憶されている制御情報を不揮発性記憶素子6に書き込んで記憶させると共に、メインマイコン32の電源供給停止期間に使用するI/O制御情報を、サブマイコン33側の揮発性記憶素子41に書き込んで記憶させてから記憶素子部34に対する電源供給を停止させる。それから、サブ発振回路21を間欠モードに設定し、サブクロック信号が供給されている期間にメインマイコン33の動作開始条件が成立したか否かを判断する。
そして、サブCPU37は、動作開始条件が成立するとサブ発振回路21を連続モードに切り替えて記憶素子部34への電源供給を再開させ、不揮発性記憶素子6に記憶されている制御情報を揮発性記憶素子7に書き戻すと共に、サブ側の揮発性記憶素子41に記憶されているメインマイコン32の電源供給停止期間に使用したI/O制御情報も揮発性記憶素子7に書き戻してからメインマイコン32への電源供給を再開させ、メインCPU33は、電源供給が再開されて起動すると制御情報に基づく処理を実行する。
したがって、第1実施例ではメインCPU4が行っていた揮発性記憶素子7−不揮発性記憶素子6間のデータ転送をサブCPU37が行うので、メインマイコン32への電源供給をより早く停止させることができる。この場合、不揮発性記憶素子6を、データの読み書きに要する時間が比較的長いフラッシュメモリとするので、そのデータ転送を、消費電力が比較的小さいサブマイコン33に行わせて、電力消費を抑制することができる。
また、サブCPU37は、不揮発性記憶素子6に制御情報を全て書き込むと、「書込み完了情報」も併せて書き込み、電源供給が再開されて起動した場合に、不揮発性記憶素子6に「書込み完了情報」が記憶されていない場合は、制御情報を読み出すことなく初期化を実行するので、第1実施例と同様の効果が得られる。
更に、通信制御部38は、メインマイコン32に対する電源供給が停止されており、サブCPU37が間欠動作モードで動作している間に、I/O制御部11に記憶されている制御情報を周期的に受信するので、メインCPU35が起動した場合は、その情報を取得すれば直ちに最新のI/O制御情報を取得できる。
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
メインマイコン2について、構成要素の少なくとも一部に対する電源供給を制御するようにしても良い。
サブマイコン3側が間欠的に動作する構成は必要に応じて設ければ良く、メインマイコン2の動作が停止している期間は、サブマイコン3は連続的に動作するように構成しても良い。
メインマイコン2とサブマイコン3とで動作用電源電圧が異なっても良い。その場合、電源制御部24に替えて、それぞれに対応する電源電圧を生成するシリーズレギューレータを備え、その動作を制御することでメインマイコン2に対する電源供給を制御しても良い。
I/O制御部12がマイコンシステムの一部として搭載されている場合には、通信制御部10は不要である。
不揮発性記憶素子6に「書き込み中」を示すデータを格納する処理は、必要に応じて行えば良い。
不揮発性記憶素子6には、その他、EEPROM,FROM(登録商標)などのメモリを用いても良い。
また、メインマイコン2に対する電源供給を停止させる場合に、不揮発性記憶素子6に制御情報を記憶させる処理についても必要に応じて行えば良く、電源供給が再開された場合には、毎回ステップM1の「初期化」から処理を開始しても良い。
電源制御部24の入力側にチャージポンプ回路を設け、電源VDDの電圧降下が発生した場合にチャージポンプ回路を動作させて昇圧を行い、メインマイコン2側の処理時間を確保するように構成しても良い。
電源電圧の低下を検出した場合に対応する処理は、必要に応じて行えば良い。また、電源電圧の低下検出のみを、動作停止条件としても良い。
マイコンシステム1とI/O部11との間の通信は、半二重シリアル通信でも良い。
第2実施例において、通信制御部38の自動リフレッシュ処理は、必要に応じて行えば良い。
また、第2実施例において、間欠動作モードへの移行処理,通常動作モードへの移行処理の何れか一方を、メインCPU35が行うようにしても良い。
車載機器の電子制御を行うものに限ることなく、低消費電力化を図る必要があるアプリケーションについて広く適用することができる。
本発明の第1実施例であり、マイクロコンピュータシステムの構成を概略的に示す機能ブロック図 サブマイコンのより詳細な構成を示す図 電源正常時においてメインマイコンに対する電源供給を停止させた後、電源供給を再開させる場合の処理を示すタイミングチャート 電源電圧の低下を検出した場合の図3相当図 メインマイコンに対する電源供給を停止させる場合の(a)メインマイコン側,(b)サブマイコン側の処理を示すフローチャート サブマイコンが間欠的に動作する場合の処理を示すフローチャート メインマイコンに対する電源供給を再開させる場合の図5相当図 本発明の第2実施例を示す図1相当図 図2相当図 通信制御部の構成を示す機能ブロック図 通信制御部の動作を示すタイミングチャートで、(a)は通常動作モードの場合、(b)は自動リフレッシュモードの場合を示す図 図3相当図 図5相当図 図6相当図 図7相当図
符号の説明
図面中、1はマイクロコンピュータシステム、2はメインマイクロコンピュータ(メインCPU部)、3はサブマイクロコンピュータ(サブCPU部)、4はメインCPU、6はメイン不揮発性記憶素子、7はメイン揮発性記憶素子、8はサブCPU、9はサブクロック部(サブ発振回路)、10は通信制御部、12はI/O制御部、24は電源制御部(電源供給制御回路)、31はマイクロコンピュータシステム、32はメインマイクロコンピュータ(メインCPU部)、33はサブマイクロコンピュータ(サブCPU部)、35はメインCPU、6は不揮発性記憶素子、38は通信制御部、39は電源制御部(電源供給制御回路)、41はサブ揮発性記憶素子を示す。

Claims (10)

  1. メインクロック信号が供給されて動作するメインCPUを含んで構成されるメインCPU部と、
    サブCPUを含み、前記メインCPU部よりも少ない回路ゲート数で構成されるサブCPU部と、
    前記サブCPU部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力すると共に、前記発振出力を連続的に行う連続モードと間欠的に行う間欠モードとに切り替え可能に構成されるサブ発振回路と、
    前記サブCPU部に搭載され、前記メインCPU部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と
    前記メインCPUによって制御情報が記憶され、前記サブCPUによるアクセスも可能であるメイン揮発性記憶素子と、
    前記メインCPUと前記サブCPUとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
    前記サブCPUによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
    前記メインCPUは、自身の動作停止条件が成立したと判断すると、前記サブCPUに対して動作停止通知を行い、
    前記サブCPUは、
    前記動作停止通知を認識すると、前記メインCPU部に対する電源供給を停止させ、その時点で前記メイン揮発性記憶素子に記憶されている制御情報を前記メイン不揮発性記憶素子に書き込んで記憶させると共に、前記メインCPU部に対する電源供給が停止されている間に使用するI/O制御情報を前記サブ揮発性記憶素子に書き込んで記憶させてから、前記各メイン記憶素子に対する電源供給を停止させると共に、前記サブ発振回路を間欠モードに設定し、前記サブクロック信号が供給されている期間に前記メインCPU部の動作開始条件が成立したか否かを判断し、
    前記動作開始条件が成立すると、前記サブ発振回路を連続モードに切り替えて、前記各メイン記憶素子に対する電源供給を再開させ、前記メイン不揮発性記憶素子に記憶されている制御情報を前記メイン揮発性記憶素子に書き戻すと共に、前記サブ揮発性記憶素子に記憶されている、前記メインCPU部に対する電源供給が停止されている間に使用したI/O制御情報を前記メイン揮発性記憶素子に書き戻してから前記メインCPU部に対する電源供給を再開させ
    前記メインCPUは、電源供給が再開されて起動すると、前記制御情報に基づく処理を実行することを特徴とするマイクロコンピュータシステム。
  2. メインクロック信号が供給されて動作するメインCPUを含んで構成されるメインCPU部と、
    ブCPUを含み、前記メインCPU部よりも少ない回路ゲート数で構成されるサブCPU部と、
    前記サブCPU部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力するサブ発振回路と、
    前記サブCPU部に搭載され、前記メインCPU部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と
    前記メインCPUによって制御情報が記憶され、前記サブCPUによるアクセスも可能であるメイン揮発性記憶素子と、
    前記メインCPUと前記サブCPUとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
    前記サブCPUによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
    前記メインCPUは、自身の動作停止条件が成立したと判断すると、前記サブCPUに対して動作停止通知を行い、
    前記サブCPUは、
    前記動作停止通知を認識すると、前記メインCPU部に対する電源供給を停止させ、その時点で前記メイン揮発性記憶素子に記憶されている制御情報を前記メイン不揮発性記憶素子に書き込んで記憶させると共に、前記メインCPU部に対する電源供給が停止されている間に使用するI/O制御情報を前記サブ揮発性記憶素子に書き込んで記憶させてから、前記各メイン記憶素子に対する電源供給を停止させることを特徴とするマイクロコンピュータシステム。
  3. メインクロック信号が供給されて動作するメインCPUを含んで構成されるメインCPU部と、
    サブCPUを含み、前記メインCPU部よりも少ない回路ゲート数で構成されるサブCPU部と、
    前記サブCPU部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力するサブ発振回路と、
    前記サブCPU部に搭載され、前記メインCPU部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と、
    前記メインCPUによって制御情報が記憶され、前記サブCPUによるアクセスも可能であるメイン揮発性記憶素子と、
    前記メインCPUと前記サブCPUとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
    前記サブCPUによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
    記サブCPUは、前記メインCPU部,及び前記各メイン記憶素子に対する電源供給が停止されている間に前記メインCPU部の動作開始条件が成立したか否かを判断し、
    前記動作開始条件が成立すると、前記各メイン記憶素子に対する電源供給を再開させ、前記メイン不揮発性記憶素子に記憶されている制御情報を前記メイン揮発性記憶素子に書き戻すと共に、前記サブ揮発性記憶素子に記憶されている、前記メインCPU部に対する電源供給が停止されている間に使用したI/O制御情報を前記メイン揮発性記憶素子に書き戻してから前記メインCPU部に対する電源供給を再開させ、
    前記メインCPUは、電源供給が再開されて起動すると、前記制御情報に基づく処理を実行することを特徴とするマイクロコンピュータシステム。
  4. 記サブCPUは
    前記メイン不揮発性記憶素子に前記制御情報を全て書き込むと、「書込み完了情報」を前記メイン不揮発性記憶素子に併せて書き込み、
    電源供給が再開されて起動した場合に、前記メイン不揮発性記憶素子に前記「書込み完了情報」が記憶されていない場合は、前記制御情報を読み出すことなく初期化を実行することを特徴とする請求項1乃至3の何れかに記載のマイクロコンピュータシステム。
  5. 前記メイン不揮発性記憶素子は、フラッシュメモリであることを特徴とする請求項1乃至4の何れかに記載のマイクロコンピュータシステム。
  6. 前記電源電圧の低下を検出する電圧低下検出回路を備え、
    前記メインCPUは、前記電源電圧の低下が検出された場合に、前記動作停止条件が成立したと判断することを特徴とする請求項1乃至5の何れかに記載のマイクロコンピュータシステム。
  7. 前記サブCPUは、前記メインCPU部に対する電源供給が停止されている間に、I/O制御を行うことを特徴とする請求項1乃至6の何れかに記載のマイクロコンピュータシステム。
  8. 前記サブCPU部に搭載され、外部の車載機器との間で入出力を行うためのI/O制御部と通信を行うための通信制御部を備え、
    前記サブCPUは、前記メインCPU部に対する電源供給を停止させる場合には、前記通信制御部における通信速度を低速に設定し、前記メインCPU部に電源供給を行っている間は、前記通信速度を高速に設定することを特徴とする請求項7記載のマイクロコンピュータシステム。
  9. 前記通信制御部は、前記メインCPU部に対する電源供給が停止されている間は、前記I/O制御部に記憶されている制御情報を、周期的に取得することを特徴とする請求項8記載のマイクロコンピュータシステム。
  10. 前記サブCPUは、前記メインCPU部に対する電源供給を停止させている間に、前記通信制御部を介して取得した制御情報に基づいて、前記メインCPU部の動作開始条件が成立したか否かを判断することを特徴とする請求項8又は9記載のマイクロコンピュータシステム。
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