JP4535170B2 - マイクロコンピュータシステム - Google Patents

Description

本発明は、メインＣＰＵ部に供給されるメインクロック信号よりも低い周波数のサブクロック信号が供給されて動作することで、メインＣＰＵ部の動作制御を行う構成部を備えるマイクロコンピュータシステムに関する。

マイクロコンピュータにおいては、消費電力の低減を図るため、処理すべきイベントが発生しない状態になると、動作クロックの供給を停止して内部状態を保持するいわゆるスリープモードに移行するように構成されるものがある。例えば特許文献１には、ＣＰＵにクロック信号を供給するメイン発振回路の動作を、前記クロック信号よりも低い周波数のＣＲ発振信号により動作するハードウエアロジックにより制御する構成が開示されている。すなわち、マイクロコンピュータをスリープモードに移行させると、ＣＲ発振信号をタイマによりカウントして、所定時間が経過するとメイン発振回路を再起動し、マイクロコンピュータをウェイクアップさせる。
特開平８−７６８７３号公報

ところで、近年マイクロコンピュータ（マイコン）のプロセスの微細化が進んだ結果、電源が供給されている回路に発生するリーク電流が増加する傾向にある。そのため、ＣＰＵに対するクロック信号の供給のみを停止しても、上記のようなリーク電流（オフリーク）が存在することで低消費電力化を図ることが困難になりつつある。そこで、マイコン
を動作させる必要がない場合には、極力電源を遮断することで低消費電力化を図る技術が検討されている。

マイコンに供給する電源を遮断して低消費電力化を図るには、適切なタイミングでマイコンに電源を供給し、再起動する構成が必要となる。しかしながら、特許文献１のように上記の機能をハードウエアロジックで構成すると、所定時間が経過すればマイクロコンピュータに電源を投入して起動させることになり、消費電力の低減効果が小さくなるという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、メインＣＰＵ部に対する電源の供給制御をより適切に行い、低消費電力化を図ることができるマイクロコンピュータシステムを提供することにある。

請求項１記載のマイクロコンピュータシステムによれば、メインＣＰＵは、自身の動作停止条件が成立したと判断するとサブＣＰＵに対して動作停止通知を行い、サブＣＰＵは、その通知を認識するとメインＣＰＵ部への電源供給を停止させ、その時点でメイン揮発性記憶素子に記憶されている制御情報をメイン不揮発性記憶素子に書き込んで記憶させると共に、メインＣＰＵ部の電源供給停止期間に使用するＩ／Ｏ制御情報をサブ揮発性記憶素子に書き込んで記憶させてから、各メイン記憶素子に対する電源供給を停止させる。更に、サブ発振回路を間欠モードに設定し、サブクロック信号が供給されている期間にメインＣＰＵ部の動作開始条件が成立したか否かを判断する。

そして、サブＣＰＵは、前記動作開始条件が成立するとサブ発振回路を連続モードに切り替えて各メイン記憶素子への電源供給を再開させ、メイン不揮発性記憶素子に記憶されている制御情報をメイン揮発性記憶素子に書き戻すと共に、サブ揮発性記憶素子に記憶されているメインＣＰＵ部の電源供給停止期間に使用したＩ／Ｏ制御情報をメイン揮発性記憶素子に書き戻してからメインＣＰＵ部への電源供給を再開させ、メインＣＰＵは、電源供給が再開されて起動すると制御情報に基づく処理を実行する。
したがって、メイン側の揮発性記憶素子−不揮発性記憶素子間の情報転送をサブＣＰＵが行うので、メインＣＰＵ部への電源供給をより早く停止させ、またより遅く再開させることができる。

請求項２記載のマイクロコンピュータシステムによれば、メインＣＰＵは、自身の動作停止条件が成立したと判断するとサブＣＰＵに対して動作停止通知を行い、サブＣＰＵは、その通知を認識するとメインＣＰＵ部への電源供給を停止させ、その時点でメイン揮発性記憶素子に記憶されている制御情報をメイン不揮発性記憶素子に書き込んで記憶させると共に、メインＣＰＵ部の電源供給停止期間に使用するＩ／Ｏ制御情報をサブ揮発性記憶素子に書き込んで記憶させてから、各メイン記憶素子に対する電源供給を停止させる。
したがって、メインＣＰＵ部への電源供給を停止させた場合に、メイン側における揮発性記憶素子から不揮発性記憶素子間の情報転送をサブＣＰＵが行うので、メインＣＰＵ部への電源供給をより早く停止させることができる。

請求項３記載のマイクロコンピュータシステムによれば、サブＣＰＵは、メインＣＰＵ部，及び前記各メイン記憶素子に対する電源供給が停止されている間にメインＣＰＵ部の動作開始条件が成立したか否かを判断する。そして、動作開始条件が成立すると各メイン記憶素子への電源供給を再開させ、メイン不揮発性記憶素子に記憶されている制御情報をメイン揮発性記憶素子に書き戻すと共に、サブ揮発性記憶素子に記憶されているメインＣＰＵ部の電源供給停止期間に使用したＩ／Ｏ制御情報をメイン揮発性記憶素子に書き戻してからメインＣＰＵ部への電源供給を再開させ、メインＣＰＵは、電源供給が再開されて起動すると制御情報に基づく処理を実行する。
したがって、メインＣＰＵ部の動作開始条件が成立した場合に、メイン側の不揮発性記憶素子−揮発性記憶素子間の情報転送をサブＣＰＵが行うので、メインＣＰＵ部への電源供給をより遅く再開させることができる。

請求項４記載のマイクロコンピュータシステムによれば、サブＣＰＵは、メイン不揮発性記憶素子に制御情報を全て書き込むと、「書込み完了情報」をメイン不揮発性記憶素子に併せて書き込み、電源供給が再開されて起動した場合に、メイン不揮発性記憶素子に「書込み完了情報」が記憶されていない場合は、制御情報を読み出すことなく初期化を実行する。したがって、メイン不揮発性記憶素子に記憶されている制御情報が不完全である場合に、メインＣＰＵがその情報に基づき誤動作することを回避できる。

請求項５記載のマイクロコンピュータシステムによれば、メイン不揮発性記憶素子をフラッシュメモリとする。すなわち、フラッシュメモリは、データの読み書きに要する時間が比較的長いので、そのようなメモリと揮発性記憶素子との間のデータ転送をサブＣＰＵが行うシステムに本発明を適用すれば、メインＣＰＵ部に電源を供給する期間をより短くすることができる。

請求項６記載のマイクロコンピュータシステムによれば、メインＣＰＵは、電源電圧の低下が検出された場合に動作停止条件が成立したと判断するので、例えば瞬時停電などが発生することで処理の継続が困難となる蓋然性が高い場合に、メインＣＰＵ部側の動作を停止させて消費電力を低減し、電源のバックアップに寄与することができる。

請求項７記載のマイクロコンピュータシステムによれば、サブＣＰＵは、メインＣＰＵ部に対する電源供給が停止されている間にＩ／Ｏ制御を行うので、メインＣＰＵの動作が停止している間もＩ／Ｏ制御を継続することができる。

請求項８記載のマイクロコンピュータシステムによれば、サブＣＰＵ部に、外部の車載機器との間で入出力を行うためのＩ／Ｏ制御部と通信を行うための通信制御部を備え、サブＣＰＵは、メインＣＰＵ部に対する電源供給を停止させる場合は通信制御部の通信速度を低速に設定し、メインＣＰＵ部に電源供給を行っている間は通信速度を高速に設定する。すなわち、メインＣＰＵ部が動作しない期間は、低周波数のサブクロック信号によりサブＣＰＵのみが動作するので、通信速度を低速にしても処理効率が低下する問題がなく、消費電力を低減することができる。

請求項９記載のマイクロコンピュータシステムによれば、通信制御部は、メインＣＰＵ部に対する電源供給が停止されている間は、Ｉ／Ｏ制御部に記憶されている制御情報を周期的に取得する。したがって、メインＣＰＵが起動した場合は、最新のＩ／Ｏ制御情報を直ちに取得することができる。

請求項１０記載のマイクロコンピュータシステムによれば、サブＣＰＵは、メインＣＰＵ部に対する電源供給を停止させている期間に、通信制御部を介して取得した制御情報に基づいてメインＣＰＵ部の動作開始条件が成立したか否かを判断する。したがって、外部との通信を介してメインＣＰＵ部の動作を再開させることができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図７を参照して説明する。図１は、例えば車載機器の電子制御を行うために適用したマイクロコンピュータシステムの構成を概略的に示す機能ブロック図である。マイクロコンピュータシステム１は、メインマイクロコンピュータ（メインＣＰＵ部）２と、サブマイクロコンピュータ（サブＣＰＵ部）３とで構成されている。

メインマイコン２は、メインＣＰＵ４，メインクロック部５，（メイン）不揮発性記憶素子６，（メイン）揮発性記憶素子７等で構成されている。メインＣＰＵ４は、メインクロック部５より供給される例えば周波数１００ＭＨｚ程度のメインクロック信号により動作するもので、例えば３２ビットＣＰＵであり、マイコンシステム１における処理の主たる部分を実行する。メインクロック部５は、具体的には図示しないが、外付けの発振子を含む発振回路より出力される基準クロック信号を、逓倍回路により逓倍することでメインクロック信号を生成する。
不揮発性記憶素子６は、例えばフラッシュメモリであり、メインＣＰＵ４の制御プログラムやデータ等が記憶されている。揮発性記憶素子７は、例えばＳＲＡＭ，ＤＲＡＭ，レジスタ，フリップフロップなどであり、メインＣＰＵ４が制御プログラムを実行する場合のワークエリアとして使用される。

サブマイコン３は、サブＣＰＵ８，サブクロック部（サブ発振回路）９，通信制御部１０等で構成されている。サブＣＰＵ８は、サブクロック部９より供給される例えば周波数数ＭＨｚ程度のサブクロック信号により動作するもので、例えば８ビット，或いは１６ビットＣＰＵであり、マイコンシステム１の低消費電力制御や通信制御、その他の補助的な処理を実行する。また、通信制御部１０は、メインマイコン２の内部ともバスを介して接続されている。
Ｉ／Ｏ部１１は、Ｉ／Ｏ制御部１２，通信制御部１３で構成されており、Ｉ／Ｏ制御部１２は、外部との間で、例えば操作スイッチなどに関する信号の入出力を制御し、また、それらの信号を、通信制御部１３を介してマイコンシステム１側の通信制御部１０との間で通信（例えば全二重シリアル通信）を行う。

図２は、サブマイコン３のより詳細な構成を示すものである。サブクロック部９は、サブクロック発振回路２１，発振制御回路２２及び発振停止回路２３で構成されている。サブクロック発振回路２１は、例えばＣＲ発振回路，或いは複数の論理反転回路をリング状に接続して構成されるリングオシレータなどで構成されている。サブＣＰＵ８は、発振制御回路２２を介して、サブクロック発振回路２１の発振動作を間欠的に停止させる制御が可能となっている。例えば、サブＣＰＵ８が発振動作の停止を設定指示すると、発振制御回路２２はサブクロック発振回路２１の発振動作を停止させるが、一定時間が経過すると発振動作を自動的に再開させるようになっている。また、発振停止回路２３は、発振回路２１が出力するサブクロック信号を阻止するゲートロジックである。そして、通信制御部１０及び電源制御部２４に対しては、サブＣＰＵ８と共に、発振停止回路２３を介してサブクロック信号が供給されている。

電源ＶＤＤは、図示しないバックアップコンデンサ等のバックアップ手段によりバックアップされてサブマイコン３に供給されている。電源制御部（電源供給制御回路）２４は、サブＣＰＵ８により制御され、電源ＶＤＤをメインマイコン２側に対して供給，遮断する（図１の「内部電源」に相当する）。電圧低下検出部２５は、電源ＶＤＤの電圧が所定レベルを下回ったか否かを検出するためのコンパレータ，或いはＡ／Ｄ変換回路を備えて構成されている。そして、メインＣＰＵ４，サブＣＰＵ８，通信制御部１０，発振停止回路２３，電源制御部２４は、バスを介して相互に接続されている。
尚、メインマイコン２については、図示を省略しているが、実際には複数の周辺回路が搭載されている。したがって、サブマイコン３は、メインマイコン２を構成している回路ゲート数よりも少ない回路ゲート数で構成されている。

次に、本実施例の作用について図３乃至図７を参照して説明する。図３は、通常動作状態（電源正常時）においてメインマイコン２に対する電源供給を停止させた後、電源供給を再開させる場合の処理を示すタイミングチャートである。また、図４は、電源（電圧）降下時における図３相当図である。そして、図５はメインマイコン２に対する電源供給を停止させる場合の（ａ）メインマイコン２側，（ｂ）サブマイコン３側の処理を示すフローチャートである。

＜間欠動作モードへの移行処理＞
図５（ａ）において、メインＣＰＵ４は、リセットが解除されると、揮発性記憶素子７等の初期化処理を行った後（ステップＭ１）、制御プログラムに応じた通常の動作を実行する（ステップＭ２）。その通常動作の実行中は、電圧低下検出部２５が電源ＶＤＤの電圧低下を検出したか否かを判断すると共に（ステップＭ３）、マイコンシステム１として間欠動作への移行が可能か否かを判断する（ステップＭ４）。ここで、マイコンシステム１の「間欠動作」とは、メインマイコン２に対する電源供給は停止させ、サブマイコン３側のみがサブクロック信号によって間欠的に動作している状態を言う。

ステップＭ４においては、間欠動作への移行が可能か否の判断条件として、例えばＩ／Ｏ部１１を介したＥＣＵ間の通信や、外部スイッチの入力操作などが発生していないか、等である。ステップＭ２〜Ｍ４のループを回っている間に、ステップＭ３，Ｍ４の何れか一方において「ＹＥＳ」と判断すると、メインＣＰＵ４は、不揮発性記憶素子６の書き込み状態情報を格納するアドレスに、「書き込み中」を示すデータを書き込む（ステップＭ５）。尚、ステップＭ３で「ＹＥＳ」と判断した場合には、サブＣＰＵ８によるアクセスが可能な領域に設定されるフラグ格納領域に「電源降下フラグ」をセットしてから（ステップＭ３ａ）ステップＭ５に移行する。

それから、メインＣＰＵ４は、その時点の制御情報を例えば内部レジスタ等から読み出すと（ステップＭ６）、読み出した制御情報を不揮発性記憶素子６の所定領域に書き込んで記憶させる（ステップＭ７）。そして、全ての制御情報（全領域）の格納が完了するまで（ステップＭ８：ＮＯ）ステップＭ６，Ｍ７の処理を繰り返し、格納が完了すると（ステップＭ８：ＹＥＳ）、不揮発性記憶素子６の書き込み状態情報の格納アドレスに、「書き込み完了」を示すデータを書き込む（ステップＭ９）。それから、制御情報の格納が完了したことをサブマイコン３に通知すると（ステップＭ１０）、電源が遮断されるまで待機する。

尚、ステップＭ１０における通知は、例えばメインＣＰＵ４，サブＣＰＵ８の双方がアクセス可能なメモリやレジスタが共有バスに接続されており、メインＣＰＵ４がそれらの特定領域にデータを書き込んだことをサブＣＰＵ８がポーリングにより検出することで行うようにする。また、メインＣＰＵ４がサブＣＰＵ８に対して直接割り込みを発生させて行っても良い。

図５（ｂ）において、サブＣＰＵ８は、リセットが解除されるとメインＣＰＵ４と同様に初期化を行い（ステップＳ１）、続いて、通信制御部１０の通信速度を高速側（例えば数１０Ｍｂｐｓ程度）に設定する（ステップＳ２）。それから、制御プログラムに応じた通常の動作を実行する（ステップＳ３）。その通常動作の実行中は、電源ＶＤＤの電圧低下が検出されており、且つステップＭ１０における通知があったか否か（ステップＳ４）、また、メインＣＰＵ４側における間欠動作への移行可能条件が成立し、且つステップＭ１０における通知があったか否かを判断する（ステップＳ５）。

ステップＳ４，Ｓ５の何れかの要因に対応して、メインＣＰＵ４より上記「通知」があると（ＹＥＳ）、サブＣＰＵ８は、通信制御部１０の通信速度を低速側（例えば１Ｍｂｐｓ程度）に設定する（ステップＳ６）。そして、電源制御部２４内部のレジスタに、メインマイコン２側に対する電源供給を停止させるためのデータを書き込むと（ステップＳ７）、発振制御回路２２に対してサブクロック発振回路２１の発振動作を停止させる設定を行い（すなわち、サブマイコン３は間欠的に動作を停止している間にＳＬＥＥＰ状態となる，ステップＳ８）、マイコンシステム１の間欠動作モードに移行する。

ここで、図３のタイミングチャートでは、（ｄ）のメインマイコン状態と、（ｈ）のサブマイコン状態に、図５のフローチャートにおける各ステップの実行タイミングを示している。図５の処理が完了すると、メインマイコン２は電源供給が遮断されて動作を停止し、サブマイコン３は、サブクロック信号が間欠的に供給されて動作する（図３（ｇ）参照）。

＜間欠動作モード中におけるサブマイコン３の処理＞
図６は、サブマイコン３に対し、サブクロック信号が間欠的に供給されて動作する場合の処理を示すフローチャートである。サブＣＰＵ８は、通信制御部１０，１３を介してＩ／Ｏ制御部１２と低速通信を行い（ステップＳ１１）、Ｉ／Ｏ制御部１２に対する外部からの信号入力状態（メインマイコン２側の復帰要因に関するもの）を確認する（ステップＳ１２）。

更に、図示しない過電流や過電圧，異常発熱等の検出回路による検出状態を確認すると（ステップＳ１３）、サブＣＰＵ８は、フラグ格納領域に「電源降下フラグ」がセットされているか否かを判断し（ステップＳ１４）、上記フラグがセットされていなければ（ＮＯ）続くステップＳ１５，Ｓ１６の判断を行う。上記フラグがセットされている場合は（ＹＥＳ）、メインマイコン２側を通常動作に復帰させる条件として電源ＶＤＤの電圧降下が解消した（未検出）か否かを判断する（ステップＳ１８）。

ステップＳ１５で判断する通常動作復帰条件は、例えばＥＣＵ間通信や外部スイッチ入力等のイベントが発生していたり、ステップＳ１３における電流異常や電源電圧の異常等が検出された場合である。
続くステップＳ１６では、もう１つの通常動作復帰条件として、予め仕様で定められた間欠動作の設定時間が終了したか否かを判断する。ここでの時間計測は、例えばサブＣＰＵ８が間欠動作中における起動の回数（図６のフローを何回実行したか）をカウントすることで行っても良い。

ステップＳ１４〜Ｓ１６の何れでも「ＮＯ」と判断した場合、またステップＳ１８で「ＮＯ」と判断した場合、サブＣＰＵ８は、発振制御回路２２に対してサブクロック発振回路２１の発振動作を停止させる設定を再度行い（ステップＳ１７）、ＳＬＥＥＰ状態に移行する。一方、ステップＳ１５，Ｓ１６，Ｓ１８の何れかで「ＹＥＳ」と判断すると、電源制御部２４内部のレジスタに、メインマイコン２側に対する電源供給を再開させるためのデータを書き込んで（ステップＳ２０）電源復帰動作→通常動作モードに移行する。尚、ステップＳ１８で「ＹＥＳ」と判断した場合は、「電源降下フラグ」をリセットしてから（ステップＳ１９）ステップＳ２０に移行する。

＜通常動作モードへの移行処理＞
図７は、間欠動作からメインマイコン２側に対する電源供給を再開して通常動作モードに移行する場合の（ａ）メインマイコン２側，（ｂ）サブマイコン３側の処理を示すフローチャートである。図７（ａ）において、メインＣＰＵ４は、不揮発性記憶素子６の書き込み状態情報の格納アドレスよりデータを読み出すと（ステップＭ１１）、そのデータが「書き込み完了」を示すデータか否かを判断する（ステップＭ１２）。「書き込み完了」を示すデータであれば（ＹＥＳ）、ステップＭ７において不揮発性記憶素子６に記憶させた制御情報を読み出して（ステップＭ１４）、揮発性記憶素子７に書き戻す（ステップＭ１５）。そして、制御情報を全領域について書き戻すと（ステップＭ１６：ＹＥＳ）通常動作に移行する。

一方、ステップＭ１２において、書き込み状態情報の格納アドレスより読み出したデータが「書き込み中」を示す場合は（ＮＯ）、間欠動作モードに移行する場合の制御情報の書き込みが全て完了しなかったことを示す。この制御情報に基づいて処理を継続しようとすると誤動作する可能性が極めて高いので、この場合は、ステップＭ１と同様の初期化を実行する（ステップＭ１３）。
尚、メインＣＰＵ４は、電源が投入されて起動した場合に、最初にステップＭ１の初期化を実行するか、ステップＭ１１を実行するかの処理分岐についても、例えばステップＭ１を一度実行済みであるか否かを判断するためのフラグを参照した結果に応じて行うようになっている。
図７（ｂ）に示すサブマイコン３側の処理は、この場合ステップＳ２と同様に、通信制御部１０の通信速度を高速側に設定する処理のみであり（ステップＳ２１）、その後、通常動作を実行する。

尚、図３，図４のタイミングチャートは、実質的な処理内容は略同じであり、図４（ａ）に示す電源ＶＤＤの電圧が変化している点が異なっている。すなわち、メインマイコン２側では、図４（ｄ）に示すように、通常動作している間に電源ＶＤＤの電圧降下が検出された時点がステップＭ３で「ＹＥＳ」と判断されるタイミングとなる。また、サブマイコン３側では、図４（ｈ）に示すように、間欠動作中に電源ＶＤＤの電圧降下が検出されなくなった時点がステップＳ１８で「ＹＥＳ」と判断されるタイミングとなる。

以上のように本実施例のマイコンシステム１では、メインＣＰＵ４を含んで構成されるメインマイコン２とは別に、サブＣＰＵ８と、メインマイコン２に対する電源供給を制御する電源制御部２４とを備えるサブマイコン３を設ける。また、サブマイコン３に低周波数のサブクロック信号を供給するサブクロック部９を、連続モードと間欠モードとに切り替え可能に構成した。
そして、メインＣＰＵ４が、自身の動作停止条件が成立したと判断してサブＣＰＵ８に動作停止通知を行うと、サブＣＰＵ８は、その通知を認識し、メインマイコン２に対する電源供給を停止させると共にサブクロック部９を間欠モードに設定する。また、サブＣＰＵ８は、間欠モードにおいてサブクロック信号が供給されている期間にメインマイコン２の動作開始条件が成立したか否かを判断し、条件が成立するとサブクロック部９を連続モードに切り替えてメインマイコン２に対する電源供給を再開させる。

すなわち、メインマイコン２に対する電源供給を停止させている期間はサブＣＰＵが間欠的に動作し、その動作期間にメインマイコン２の動作開始条件が成立したと判断すればメインマイコン２に電源を供給して起動させることで、メインマイコン２の起動の要否をサブＣＰＵ８によって確実に判断することができる。更に、サブＣＰＵ８が間欠的に動作することで、総じて消費電力の低減を図ることができる。

また、メインＣＰＵ４は、自身の動作停止条件が成立したと判断すると、その時点で記憶されている制御情報を不揮発性記憶素子６に書き込んで記憶させてからサブＣＰＵ８に動作停止通知を行い、メインＣＰＵ５は、電源供給が再開されて起動すると、不揮発性記憶素子６に記憶されている制御情報を揮発性記憶素子７に書き戻して制御情報に基づく処理を実行する。したがって、メインマイコン２の電源供給が停止されても、制御情報は不揮発性記憶素子６に記憶されるので、電源供給が再開された場合に、メインＣＰＵ４は、記憶された制御情報に基づいて処理を継続することができる。

また、メインＣＰＵ４は、不揮発性記憶素子６に制御情報を全て書き込むと、「書込み完了情報」を不揮発性記憶素子６に併せて書き込み、電源供給が再開されて起動した場合、不揮発性記憶素子６に「書込み完了情報」が記憶されていなければ制御情報を読み出さずに初期化を実行する。したがって、不揮発性記憶素子６に記憶されている制御情報が不完全である場合に、その情報に基づき誤動作することを回避できる。
更に、メインＣＰＵ４は、電源ＶＤＤの電圧低下が検出された場合に動作停止条件が成立したと判断するので、例えば瞬時停電などが発生することで処理の継続が困難となる蓋然性が高い場合に、メインマイコン２の動作を停止させて消費電力を低減し、電源のバックアップに寄与することができる。

加えて、サブマイコン３に、外部との入出力を行うためのＩ／Ｏ制御部１２と通信を行うための通信制御部１０を備え、サブＣＰＵ８は、メインマイコン２に対する電源供給を停止させる場合は通信制御部１０の通信速度を低速に設定し、メインマイコン２に電源供給を行っている間は通信速度を高速に設定する。すなわち、メインマイコン２が動作しない期間は、低周波数のサブクロック信号によりサブＣＰＵのみが動作するので、通信速度を低速にしても処理効率が低下する問題がなく、消費電力を低減することができる。
そして、サブＣＰＵ８は、メインマイコン２に対する電源供給を停止させている期間に、通信制御部１０を介して取得した制御情報に基づいてメインマイコン２の動作開始条件が成立したか否かを判断するので、外部（例えば他のマイコンなど）との通信を介してメインマイコン２の動作を再開させることができる。

（第２実施例）
図８乃至図１５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図８は、第２実施例のマイクロコンピュータシステム３１の構成を示す。マイコンシステム３１は、メインマイクロコンピュータ（メインＣＰＵ部）３２と、サブマイクロコンピュータ（サブＣＰＵ部）３３と、記憶素子部３４とで構成されている。記憶素子部３４は、第１実施例ではメインマイコン３に搭載されていた記憶素子６，７を独立させたチップであり、メインマイコン３２側，サブマイコン３３側の何れからもアクセスが可能に構成されている。

メインマイコン３２は、メインＣＰＵ４に替わるメインＣＰＵ３５と、その周辺回路であるロジック回路３６（Ａ〜Ｄ，例えばゲートアレイ等）とを備えており、これらのロジック回路３６も、メインクロック信号が供給されて動作する。
また、サブマイコン３３は、サブＣＰＵ８，通信制御部１０，電源制御部２４に替わるサブＣＰＵ３７，通信制御部３８，電源制御部（電源供給制御回路）３９と、（サブ）揮発性記憶素子４０と、セレクタ４１とを備えている。電源制御部３９は、メインマイコン３２に対する電源供給制御だけでなく、記憶素子部３４に対する電源供給制御も行うように構成されている。

揮発性記憶素子４０は、メインマイコン側の揮発性記憶素子７と同様に、ＳＲＡＭ，ＤＲＡＭ，レジスタ，フリップフロップなどで構成され、サブＣＰＵ３７が制御プログラムを実行する場合のワークエリアとして使用されるが、その容量は、揮発性記憶素子７よりも小さく設定されている。セレクタ４１は、記憶素子部３４に対して、メインクロック信号とサブクロック信号とを切替えて供給するもので、その切り替え制御はサブＣＰＵ３７によって行われる。尚、サブマイコン３３が間欠動作モードで動作している場合でも、揮発性記憶素子４０には常に電源が供給されるようになっており、その記憶内容は揮発することなく保持されている。

図９は、第１実施例の図２相当図であり、サブマイコン３３の詳細な構成を示すものである。電源制御部３９は、サブＣＰＵ３７により制御され、電源ＶＤＤをメインマイコン３２側にメイン電源として供給，遮断すると共に、記憶素子部３４に記憶素子電源として供給，遮断する。これらは、互いに独立に制御されるようになっている。また、電源制御部３９及び揮発性記憶素子４０に対しては、発振停止回路２３を介してサブクロック信号が供給されており、通信制御部３８に対しては、サブクロック発振回路２１よりサブクロック信号が直接供給されている。
そして、メインＣＰＵ３５，サブＣＰＵ３７，通信制御部３８，発振停止回路２３，電源制御部３９，各記憶素子６，７，４０は、バスを介して相互に接続されている。尚、図９では、セレクタ４１の図示を省略している。

図１０は、通信制御部３８の内部構成を示す機能ブロック図である。通信制御部３８は、通信レート設定レジスタ４２，通信モード設定レジスタ４３，通信開始レジスタ４４の各種制御レジスタと、通信完了フラグ４５の格納領域とを備えている。通信クロック生成部４６は、通信レート設定レジスタ４２により設定されたデータ値に応じて、サブクロック信号に同期した通信クロック信号を生成して送受信シーケンサ４７に供給する。

送信バッファ４８には、サブＣＰＵ３７により送信データがセットされ、受信バッファ４９には、Ｉ／Ｏ部１１側より受信したデータがセットされる。送受信シーケンサ４７は、通信開始レジスタ４４によって通信開始信号が与えられると、通信クロック信号に同期して、バッファ４８，４９を介してデータを送信，受信する通信処理を行い、その処理が完了すると通信完了フラグ４５をセットする。
ＡＮＤゲート５０の入力端子の一方には、通信シーケンサ４７からの通信完了フラグセット信号が与えられ、入力端子の他方（負論理）には、通信モード設定レジスタ４３からのモード設定データが与えられており、ＡＮＤゲート５０の出力信号は、通信開始レジスタ４４にクリア信号として出力される。

図１１は、通信制御部３８の動作（受信処理）を示すタイミングチャートであり、（ａ）は通常動作モードの場合、（ｂ）は自動リフレッシュモードの場合を示す。また、図中に示す丸数字は、図１０に示す各部の信号に対応している。サブＣＰＵ３７が、通信モード設定レジスタ４３にデータ「０」をセットすると通常動作モード，データ「１」をセットすると自動リフレッシュモードとなる。

図１１（ａ）の通常動作モードの場合は、サブＣＰＵ３７が、通信開始レジスタ４４に対して通信開始を指示するデータ「１」を書き込むと、送受信シーケンサ４７が起動されて通信処理が開始され、「通信中」にデータの受信処理が行われる。そして、通信が終了すると、送受信シーケンサ４７が通信完了フラグ４５をセットし、その際のセット信号の出力によって通信開始レジスタ４４がクリアされる。それと同時に、受信バッファ４９のデータが更新される。

一方、図１１（ｂ）の自動リフレッシュモードの場合は、サブＣＰＵ３７が通信開始レジスタ４４に通信開始の指示データを書き込むと、上記と同様にして通信処理が開始される。そして、通信が終了すると、送受信シーケンサ４７が通信完了フラグ４５をセットするが、ＡＮＤゲート５０により阻止されて通信開始レジスタ４４はクリアされない。したがって、通信シーケンサ４７は、直ちに次の通信処理を開始するので、受信バッファ４９のデータは周期的に更新（自動リフレッシュ）される。

次に、第２実施例の作用について図１２乃至図１５も参照して説明する。図１２乃至図１５は、第１実施例の図３，図５乃至図７相当図である。
＜間欠動作モードへの移行処理＞
図１３（ａ）において、メインＣＰＵ３５は、リセットが解除されると、ステップＭ１，Ｍ２に続いてステップＭ４を実行し、「ＹＥＳ」と判断すると間欠動作への移行が可能であることをサブマイコン３３側に通知して（ステップＭ２１）電源遮断待ち状態となる（ステップＭ２２）。

図１３（ｂ）において、サブＣＰＵ３７は、リセットが解除されてステップＳ１〜Ｓ３を実行すると、メインＣＰＵ３５からのステップＭ２１による通知を待ち、間欠動作が可能か否かを判断する（ステップＳ２２）。そして、メインＣＰＵ３５より上記「通知」があると（ＹＥＳ）、電源制御部３９内部のレジスタに、メインマイコン３２側に対する電源供給を停止させるためのデータを書き込む（ステップＳ２３）。それから、第１実施例ではメインＣＰＵ４が行った、ステップＭ５〜Ｍ９に相当する処理を実行する（ステップＳ２４〜Ｓ２８）。この時、サブＣＰＵ３７は、セレクタ４１をサブクロック信号側に切り替えて記憶素子部３４に供給する。

すなわち、サブＣＰＵ３７は、メインマイコン３２に対する電源供給が停止されている間に、記憶素子部３４の不揮発性記憶素子６，揮発性記憶素子７にアクセスし、揮発性記憶素子７に記憶されている制御情報を不揮発性記憶素子６に転送して記憶させる。そして、ステップＳ２８を実行すると、揮発性記憶素子７より、メインマイコン３２の動作が停止している間（間欠動作モード中）に行うＩ／Ｏ制御に使用する制御情報を、サブマイコン３３側の揮発性記憶素子４０にコピーする（ステップＳ２９）。

それから、サブＣＰＵ３７は、通信制御部３８のレジスタ４２，４３に書き込みを行い、通信速度を「低速」に設定すると共に自動リフレッシュモードを設定すると（ステップＳ３０）、電源制御部３９の、記憶素子部３４に対する電源供給を遮断するためのレジスタに書き込みを行い（ステップＳ３１）、自身をスリープモード（間欠動作モード）に設定する（ステップＳ８）。

＜間欠動作モード中におけるサブマイコン３３の処理＞
図１４において、サブＣＰＵ３７は、ステップＳ１１〜Ｓ１７を同様に実行する（但し図３に対応するケースのため、ステップＳ１４を除く）。そして、ステップＳ１５，Ｓ１６の何れかで「ＹＥＳ」と判断すると、電源制御部３９内部のレジスタに、記憶素子部３４に対する電源供給を再開させるためのデータを書き込んで（ステップＳ３２）電源復帰動作→通常動作モードに移行する。
尚、サブＣＰＵ３７が間欠動作モードで動作している期間においても、通信制御部３８にはサブクロック信号が供給され続けており、図１１（ｂ）に示す自動リフレッシュモードで通信処理が行われ、受信データが周期的にオーバーライトされている。

＜通常動作モードへの移行処理＞
図１５（ａ）において、メインＣＰＵ３５は、ステップＭ１３の初期化処理を行うだけである。一方、図１５（ｂ）において、サブＣＰＵ３７は、通信制御部３８の通信速度を高速側に設定すると共に、通常動作モードに設定すると（ステップＳ３３）、第１実施例ではメインＣＰＵ４が行った、ステップＭ１１〜Ｍ１６に相当する処理を実行する（ステップＳ３４〜Ｓ３９）。

すなわち、記憶素子部３４には電源が供給されているので、サブＣＰＵ３７は、不揮発性記憶素子６に記憶させた制御情報を揮発性記憶素子７に書き戻す。そして、ステップＳ３９を実行すると、揮発性記憶素子４０より、間欠動作モード中のＩ／Ｏ制御に使用した制御情報を、揮発性記憶素子７にコピーする（ステップＳ４０）。それから、電源制御部３９内部のレジスタに、メインマイコン３２に対する電源供給を再開させるためのデータを書き込んで（ステップＳ４１）通常動作モードに移行する。尚、ステップＳ４１の事項前に、セレクタ４１をメインクロック信号側に切り替える。

ここで、図１２（ｉ）には、上述した一連の処理を行う場合におけるマイコンシステム３１の電流消費状態の変化を示している。システム３４全体が通常モードで動作している期間（１）及び（６）では電流消費が最大となっており、その内訳は、
・（Ａ）メインマイコン３２の動作電流及びリーク電流
・（Ｂ）記憶素子部３４の動作電流及びリーク電流
・（Ｃ）サブマイコン３３の動作電流及びリーク電流
となっている。

通常モードから間欠動作モードに移行する過程では、先ずメインマイコン３２の電源が遮断されるため、期間（２）では（Ｂ），（Ｃ）の和となる。そして、間欠動作モードに移行した期間（３）では記憶素子部３４の電源が遮断されて（Ｃ）のみとなり、サブマイコン３３内でサブクロック信号の供給が停止されている期間はサブマイコン３３のリーク電流のみとなり、電流消費は最小となる。
間欠動作モードから通常動作モードに移行する過程では、先ずサブＣＰＵ３７が連続モードで動作するため期間（４）では（Ｃ）となり、サブＣＰＵ３７が各記憶素子６，７，４０間のデータ転送を行う期間（５）では（Ｂ），（Ｃ）の和となる。そして、通常動作モードに復帰した期間（６）では（Ａ）〜（Ｃ）の和となる。

以上のように第２実施例によれば、メインＣＰＵ３５は、自身の動作停止条件が成立したと判断するとサブＣＰＵ３７に動作停止通知を行い、サブＣＰＵ３７は、その通知を認識するとメインマイコン３２への電源供給を停止させ、その時点で揮発性記憶素子７に記憶されている制御情報を不揮発性記憶素子６に書き込んで記憶させると共に、メインマイコン３２の電源供給停止期間に使用するＩ／Ｏ制御情報を、サブマイコン３３側の揮発性記憶素子４１に書き込んで記憶させてから記憶素子部３４に対する電源供給を停止させる。それから、サブ発振回路２１を間欠モードに設定し、サブクロック信号が供給されている期間にメインマイコン３３の動作開始条件が成立したか否かを判断する。

そして、サブＣＰＵ３７は、動作開始条件が成立するとサブ発振回路２１を連続モードに切り替えて記憶素子部３４への電源供給を再開させ、不揮発性記憶素子６に記憶されている制御情報を揮発性記憶素子７に書き戻すと共に、サブ側の揮発性記憶素子４１に記憶されているメインマイコン３２の電源供給停止期間に使用したＩ／Ｏ制御情報も揮発性記憶素子７に書き戻してからメインマイコン３２への電源供給を再開させ、メインＣＰＵ３３は、電源供給が再開されて起動すると制御情報に基づく処理を実行する。

したがって、第１実施例ではメインＣＰＵ４が行っていた揮発性記憶素子７−不揮発性記憶素子６間のデータ転送をサブＣＰＵ３７が行うので、メインマイコン３２への電源供給をより早く停止させることができる。この場合、不揮発性記憶素子６を、データの読み書きに要する時間が比較的長いフラッシュメモリとするので、そのデータ転送を、消費電力が比較的小さいサブマイコン３３に行わせて、電力消費を抑制することができる。

また、サブＣＰＵ３７は、不揮発性記憶素子６に制御情報を全て書き込むと、「書込み完了情報」も併せて書き込み、電源供給が再開されて起動した場合に、不揮発性記憶素子６に「書込み完了情報」が記憶されていない場合は、制御情報を読み出すことなく初期化を実行するので、第１実施例と同様の効果が得られる。
更に、通信制御部３８は、メインマイコン３２に対する電源供給が停止されており、サブＣＰＵ３７が間欠動作モードで動作している間に、Ｉ／Ｏ制御部１１に記憶されている制御情報を周期的に受信するので、メインＣＰＵ３５が起動した場合は、その情報を取得すれば直ちに最新のＩ／Ｏ制御情報を取得できる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
メインマイコン２について、構成要素の少なくとも一部に対する電源供給を制御するようにしても良い。
サブマイコン３側が間欠的に動作する構成は必要に応じて設ければ良く、メインマイコン２の動作が停止している期間は、サブマイコン３は連続的に動作するように構成しても良い。
メインマイコン２とサブマイコン３とで動作用電源電圧が異なっても良い。その場合、電源制御部２４に替えて、それぞれに対応する電源電圧を生成するシリーズレギューレータを備え、その動作を制御することでメインマイコン２に対する電源供給を制御しても良い。

Ｉ／Ｏ制御部１２がマイコンシステムの一部として搭載されている場合には、通信制御部１０は不要である。
不揮発性記憶素子６に「書き込み中」を示すデータを格納する処理は、必要に応じて行えば良い。
不揮発性記憶素子６には、その他、ＥＥＰＲＯＭ，ＦＲＯＭ（登録商標）などのメモリを用いても良い。
また、メインマイコン２に対する電源供給を停止させる場合に、不揮発性記憶素子６に制御情報を記憶させる処理についても必要に応じて行えば良く、電源供給が再開された場合には、毎回ステップＭ１の「初期化」から処理を開始しても良い。
電源制御部２４の入力側にチャージポンプ回路を設け、電源ＶＤＤの電圧降下が発生した場合にチャージポンプ回路を動作させて昇圧を行い、メインマイコン２側の処理時間を確保するように構成しても良い。

電源電圧の低下を検出した場合に対応する処理は、必要に応じて行えば良い。また、電源電圧の低下検出のみを、動作停止条件としても良い。
マイコンシステム１とＩ／Ｏ部１１との間の通信は、半二重シリアル通信でも良い。
第２実施例において、通信制御部３８の自動リフレッシュ処理は、必要に応じて行えば良い。
また、第２実施例において、間欠動作モードへの移行処理，通常動作モードへの移行処理の何れか一方を、メインＣＰＵ３５が行うようにしても良い。
車載機器の電子制御を行うものに限ることなく、低消費電力化を図る必要があるアプリケーションについて広く適用することができる。

本発明の第１実施例であり、マイクロコンピュータシステムの構成を概略的に示す機能ブロック図 サブマイコンのより詳細な構成を示す図 電源正常時においてメインマイコンに対する電源供給を停止させた後、電源供給を再開させる場合の処理を示すタイミングチャート 電源電圧の低下を検出した場合の図３相当図 メインマイコンに対する電源供給を停止させる場合の（ａ）メインマイコン側，（ｂ）サブマイコン側の処理を示すフローチャート サブマイコンが間欠的に動作する場合の処理を示すフローチャート メインマイコンに対する電源供給を再開させる場合の図５相当図 本発明の第２実施例を示す図１相当図 図２相当図 通信制御部の構成を示す機能ブロック図 通信制御部の動作を示すタイミングチャートで、（ａ）は通常動作モードの場合、（ｂ）は自動リフレッシュモードの場合を示す図 図３相当図 図５相当図 図６相当図 図７相当図

符号の説明

図面中、１はマイクロコンピュータシステム、２はメインマイクロコンピュータ（メインＣＰＵ部）、３はサブマイクロコンピュータ（サブＣＰＵ部）、４はメインＣＰＵ、６はメイン不揮発性記憶素子、７はメイン揮発性記憶素子、８はサブＣＰＵ、９はサブクロック部（サブ発振回路）、１０は通信制御部、１２はＩ／Ｏ制御部、２４は電源制御部（電源供給制御回路）、３１はマイクロコンピュータシステム、３２はメインマイクロコンピュータ（メインＣＰＵ部）、３３はサブマイクロコンピュータ（サブＣＰＵ部）、３５はメインＣＰＵ、６は不揮発性記憶素子、３８は通信制御部、３９は電源制御部（電源供給制御回路）、４１はサブ揮発性記憶素子を示す。

Claims (10)

1. メインクロック信号が供給されて動作するメインＣＰＵを含んで構成されるメインＣＰＵ部と、
   サブＣＰＵを含み、前記メインＣＰＵ部よりも少ない回路ゲート数で構成されるサブＣＰＵ部と、
   前記サブＣＰＵ部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力すると共に、前記発振出力を連続的に行う連続モードと間欠的に行う間欠モードとに切り替え可能に構成されるサブ発振回路と、
   前記サブＣＰＵ部に搭載され、前記メインＣＰＵ部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と、
   前記メインＣＰＵによって制御情報が記憶され、前記サブＣＰＵによるアクセスも可能であるメイン揮発性記憶素子と、
   前記メインＣＰＵと前記サブＣＰＵとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
   前記サブＣＰＵによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
   前記メインＣＰＵは、自身の動作停止条件が成立したと判断すると、前記サブＣＰＵに対して動作停止通知を行い、
   前記サブＣＰＵは、
   前記動作停止通知を認識すると、前記メインＣＰＵ部に対する電源供給を停止させ、その時点で前記メイン揮発性記憶素子に記憶されている制御情報を前記メイン不揮発性記憶素子に書き込んで記憶させると共に、前記メインＣＰＵ部に対する電源供給が停止されている間に使用するＩ／Ｏ制御情報を前記サブ揮発性記憶素子に書き込んで記憶させてから、前記各メイン記憶素子に対する電源供給を停止させると共に、前記サブ発振回路を間欠モードに設定し、前記サブクロック信号が供給されている期間に前記メインＣＰＵ部の動作開始条件が成立したか否かを判断し、
   前記動作開始条件が成立すると、前記サブ発振回路を連続モードに切り替えて、前記各メイン記憶素子に対する電源供給を再開させ、前記メイン不揮発性記憶素子に記憶されている制御情報を前記メイン揮発性記憶素子に書き戻すと共に、前記サブ揮発性記憶素子に記憶されている、前記メインＣＰＵ部に対する電源供給が停止されている間に使用したＩ／Ｏ制御情報を前記メイン揮発性記憶素子に書き戻してから前記メインＣＰＵ部に対する電源供給を再開させ、
   前記メインＣＰＵは、電源供給が再開されて起動すると、前記制御情報に基づく処理を実行することを特徴とするマイクロコンピュータシステム。
2. メインクロック信号が供給されて動作するメインＣＰＵを含んで構成されるメインＣＰＵ部と、
   サブＣＰＵを含み、前記メインＣＰＵ部よりも少ない回路ゲート数で構成されるサブＣＰＵ部と、
   前記サブＣＰＵ部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力するサブ発振回路と、
   前記サブＣＰＵ部に搭載され、前記メインＣＰＵ部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と、
   前記メインＣＰＵによって制御情報が記憶され、前記サブＣＰＵによるアクセスも可能であるメイン揮発性記憶素子と、
   前記メインＣＰＵと前記サブＣＰＵとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
   前記サブＣＰＵによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
   前記メインＣＰＵは、自身の動作停止条件が成立したと判断すると、前記サブＣＰＵに対して動作停止通知を行い、
   前記サブＣＰＵは、
   前記動作停止通知を認識すると、前記メインＣＰＵ部に対する電源供給を停止させ、その時点で前記メイン揮発性記憶素子に記憶されている制御情報を前記メイン不揮発性記憶素子に書き込んで記憶させると共に、前記メインＣＰＵ部に対する電源供給が停止されている間に使用するＩ／Ｏ制御情報を前記サブ揮発性記憶素子に書き込んで記憶させてから、前記各メイン記憶素子に対する電源供給を停止させることを特徴とするマイクロコンピュータシステム。
3. メインクロック信号が供給されて動作するメインＣＰＵを含んで構成されるメインＣＰＵ部と、
   サブＣＰＵを含み、前記メインＣＰＵ部よりも少ない回路ゲート数で構成されるサブＣＰＵ部と、
   前記サブＣＰＵ部に供給され、前記メインクロック信号よりも低い周波数のサブクロック信号を発振出力するサブ発振回路と、
   前記サブＣＰＵ部に搭載され、前記メインＣＰＵ部の少なくとも一部に対する電源の供給を制御する電源供給制御回路と、
   前記メインＣＰＵによって制御情報が記憶され、前記サブＣＰＵによるアクセスも可能であるメイン揮発性記憶素子と、
   前記メインＣＰＵと前記サブＣＰＵとの双方によるアクセスが可能であるメイン不揮発性記憶素子と、
   前記サブＣＰＵによって制御情報が記憶され、前記メイン揮発性記憶素子よりも小容量のサブ揮発性記憶素子とを備え、
   前記サブＣＰＵは、前記メインＣＰＵ部，及び前記各メイン記憶素子に対する電源供給が停止されている間に前記メインＣＰＵ部の動作開始条件が成立したか否かを判断し、
   前記動作開始条件が成立すると、前記各メイン記憶素子に対する電源供給を再開させ、前記メイン不揮発性記憶素子に記憶されている制御情報を前記メイン揮発性記憶素子に書き戻すと共に、前記サブ揮発性記憶素子に記憶されている、前記メインＣＰＵ部に対する電源供給が停止されている間に使用したＩ／Ｏ制御情報を前記メイン揮発性記憶素子に書き戻してから前記メインＣＰＵ部に対する電源供給を再開させ、
   前記メインＣＰＵは、電源供給が再開されて起動すると、前記制御情報に基づく処理を実行することを特徴とするマイクロコンピュータシステム。
4. 前記サブＣＰＵは、
   前記メイン不揮発性記憶素子に前記制御情報を全て書き込むと、「書込み完了情報」を前記メイン不揮発性記憶素子に併せて書き込み、
   電源供給が再開されて起動した場合に、前記メイン不揮発性記憶素子に前記「書込み完了情報」が記憶されていない場合は、前記制御情報を読み出すことなく初期化を実行することを特徴とする請求項１乃至３の何れかに記載のマイクロコンピュータシステム。
5. 前記メイン不揮発性記憶素子は、フラッシュメモリであることを特徴とする請求項１乃至４の何れかに記載のマイクロコンピュータシステム。
6. 前記電源電圧の低下を検出する電圧低下検出回路を備え、
   前記メインＣＰＵは、前記電源電圧の低下が検出された場合に、前記動作停止条件が成立したと判断することを特徴とする請求項１乃至５の何れかに記載のマイクロコンピュータシステム。
7. 前記サブＣＰＵは、前記メインＣＰＵ部に対する電源供給が停止されている間に、Ｉ／Ｏ制御を行うことを特徴とする請求項１乃至６の何れかに記載のマイクロコンピュータシステム。
8. 前記サブＣＰＵ部に搭載され、外部の車載機器との間で入出力を行うためのＩ／Ｏ制御部と通信を行うための通信制御部を備え、
   前記サブＣＰＵは、前記メインＣＰＵ部に対する電源供給を停止させる場合には、前記通信制御部における通信速度を低速に設定し、前記メインＣＰＵ部に電源供給を行っている間は、前記通信速度を高速に設定することを特徴とする請求項７記載のマイクロコンピュータシステム。
9. 前記通信制御部は、前記メインＣＰＵ部に対する電源供給が停止されている間は、前記Ｉ／Ｏ制御部に記憶されている制御情報を、周期的に取得することを特徴とする請求項８記載のマイクロコンピュータシステム。
10. 前記サブＣＰＵは、前記メインＣＰＵ部に対する電源供給を停止させている期間に、前記通信制御部を介して取得した制御情報に基づいて、前記メインＣＰＵ部の動作開始条件が成立したか否かを判断することを特徴とする請求項８又は９記載のマイクロコンピュータシステム。

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