JPH03165617A - 初期時クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野１ 本発明は半導体集積回路の初期状態、例えば電源投入時
や、クロック源も停止しているスリーブモードからノー
マルモードに復帰する場合等の過渡状態において所定の
動作を行なわせる為のクロックの供給源の回路の構成に
関する。

〔従来の技術１ 従来のクロック供給源を持つ集積回路においては電源投
入時やスリーブモードからノーマルモードに復帰する場
合等の初期状態において特別にクロックを供給する供給
源を持っていなかった０例＾ばクロックの供給源である
水晶発振回路を構成する集積回路においては特別に工夫
はなく、電源投入時においては充分に時間が立ち、水晶
発振回路が安定動作してから１本来の動作を開始するよ
うに構成されていた。

［発明が解決しようとする課題］ 従来の集積回路におけるクロック供給回路は前述したよ
うに電源投入時等の初期状態に特別な工夫をしていない
為、電源を投入してから安定するまで等の初期状態の間
に動作を保留する待ち時間が必要であった。したがって
例えば電源投入時にすぐに警笛を鳴らすとか、点滅信号
を出すとかの機能仕様を満足させることができなかった
。

そこで本発明は以上の問題点を解決すべく、動作が不安
定な電源投入時等の初期状態のみ、クロックを供給する
回路を設け、電源投入時等の不安定状態でも簡単な機能
仕様の動作を実現することを目的とする。

［課題を解決するための手段１ 本発明の初期時クロック発生回路は。

ａ）半導体集積回路において、 ｂ）コンデンサ素子と抵抗素子を有するＣＲ発振回路と
、 Ｃ）前記ＣＲ発振回路の出力クロックを計測するカウン
タ回路と、 ｄ）前記カウンタ回路が一定のクロック数を計測したこ
とを検出する検出回路からなり、ｅ）かつ前記検出回路
の検出信号によって、前記ＣＲ発振回路が発振停止する
ように接続したことを特徴とする。

〔作　用］ 本発明の上記の構成によれば発振回路がＣＲ発振回路か
らなり、かつ通常時には動作をとめてしまうので電源投
入時等の過渡状態における発振が安定するまでの時間が
非常に短か（なるように専用に設計でき、電源投入時等
の初期状態の動作のりａツク供給源として特性の良いク
ロック発生回路が実現できる。

［実　施　例］ 第１図は本発明の構成を示す回路ブロック図である。第
１図において１１はＣＲ発振回路、１２はカウンタ回路
、１３は検出回路である。ＣＲ発振回路１１によって発
生するクロックは信号線１４を通じてカウンタ回路１２
に入力しており、カウンタ回路１２はＣＲ発振回路１１
のクロック数をカウントする。カウンタ回路１２の出力
信号１５は検出回路１３に入力しており検出回路１３は
カウンタ回路の状態を判定し、カウンタ回路１２が一定
数のクロックをカウントした状態で検出信号を検出信号
線１６から出力し、ＣＲ発振回路１１を制御して、発振
を停止させる０以上の構成により電源投入時はＣＲ発振
回路１１によりクロックが発生し、一定のクロックが出
力し、一定の時間が立った後にカウンタ回路工５と検出
回路１３によって出力された検出信号１６によってＣＲ
発振回路１１は停止し、クロックの出力は終る。

第２図は前記ＣＲ発振回路１１の一例を示す回路図であ
る。第２図において２１はＮＡＮＤ回路、２２はインバ
ータ回路、２３は抵抗素子、２４はコンデンサ素子であ
る。ＮＡＮＤ回路２１の出力はインバータ回路２２のゲ
ート、及び抵抗素子２３の第１端子に接続され、インバ
ータ回路の出力２６はコンデンサ素子２４の第１端子に
接続され、コンデンサ素子２４の第２端子は抵抗素子２
３の第２端子、及びＮＡＮＤ回路２１の第１ゲートに接
続され、ＮＡＮＤ回路２１の第２ゲート２５は第１図の
検出回路１３からの検出信号１６が入力している０以上
のＮＡＮＤ回路２１、インパーク回路２２、コンデンサ
素子２４、抵抗素子２３によってＣＲ発振回路が構成さ
れ、ＮＡＮＤ回路２１の第２ゲート２５によって発振を
制御されている。また発振周波数はコンデンサ２４の容
量値と抵抗２３の抵抗値を変えることによって選択でき
る。

第３図は前記カウンタ回路１２の一例を示す回路図であ
る。３１．３２．３３はフリップフロップ回路による分
周回路であり、入力信号３７は第１の分周回路３１のク
ロック端子に接続され、分周回路３１の出力３４は第２
の分周回路３２のクロック端子に接続され１分周回路３
２の出力３５は第３の分周回路３３に接続されている０
分周回路３１．３２．３３のそれぞれ出力信号３４．３
５．３６は検出回路へ出力される。またリセット信号３
８は分周回路３１．３２．３３のリセット端子に接続さ
れている０以上の構成により、入力信号３７から入力し
たクロックはカウントされる。またカウンタ回路は適当
な時期においてリセットされ、再びカウント開始準備状
況に設定される。

第４図は前記検出回路１３の一例を示す回路図である、
第４図において４１はＮＡＮＤ回路であり、４２．４３
．４４はＮＡＮＤ回路４１のそれぞれ第１ゲート、第２
ゲート、第３ゲートであり、第３図の分周回路の出力３
４．３５．３６に接続される第１ゲート４２、第２ゲー
ト４３、第３ゲート４４がすべて高レベルになった時、
ＮＡＮＤ回路４１の出力４５は低レベルとなって検出信
号が出力される。なおＮＡＮＤ回路４１の出力４５は第
２図の回路のＮＡＮＤ回路２１の第２ゲート２５に接続
され、出力４５が低レベルの検出状態になると第２図の
発振回路は発振を停止する。

以上、第２図、第３図、第４図において、それぞれＣＲ
発振回路、カウンタ回路、検出回路の具体的回路例をあ
げたがいずれも単なる一例で、第２図のＣＲ発振回路に
おいては発振条件を満たしていれば他の回路でも良く、
また発振の制御信号の入力しているＮＡＮＤ回路２１を
ＮＯＲ回路で構成しても良い。

また第３図のカウンタ回路はクロックを計測できる回路
であれば良く、また電源投入時の初期にクロックを発生
する必要な時間に応じて分周回路の段数も構成も変える
ことが出来る。

また第４図の検出回路も、第３図のカウンタ回路の場合
について理解しやすい例をあげたのみであり、初期のク
ロックを発生する必要な時間に相当するカウンタ回路の
状態を検出する回路ならばＮＯＲ回路をはじめ様々な論
理回路が存在し、また必要に応じて回路の変更がともな
う０例えば第３図のカウンタ回路をリセットした場合で
も検出信号をそのまま保持して発振回路を停止しつづけ
る場合には検出回路の中にラッチ回路を設けることもあ
る。

以上、本発明の本質は第１図の回路ブロック図の構成を
とることであり、ＣＲ発振回路、カウンタ回路、検出回
路の具体例は様々に存在する。

〔発明の効果］ 以上１本発明によれば電源投入時や、スリーブモードか
らノーマルモードに復帰する場合等の初期状態のみクロ
ックを発生し、供給する回路を構成できるので、電源投
入時等の過渡状態後、安定するまでの時間が長い水晶発
振回路をクロック源とする機能回路においても、電源投
入直後や、スリーブモードからノーマルモードへ復帰直
後の本来不安定な時期から所望の動作をさせることが可
能となる効果がある。

またＣＲ発振回路でも立ち上がり時間の速いＣＲ発振回
路は一般的に消費電力も大きくなりがちであり、立ち上
がりの安定するまでの時間を短かくするか、消費電力の
特性を重要視するかのジレンマがある。したがって通常
のクロック源として水晶発振回路のみならずＣＲ発振回
路を用いる場合にも該ＣＲ発振回路以外に、本発明の電
源投入時のみクロックを発生し、供給する回路を設ける
ことにより、独立に回路定数を設定できるので、通常動
作時の消費電流を増加させることなく電源投入時等の不
安定状態においても所望の動作を行うことができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示す回路ブロック図、第２図は
ＣＲ発振回路の実施例を示す回路図、第３図はカウンタ
回路の実施例を示す回路図、第４図は検出回路の実施例
を示す回路図である。 １１　　・　・　・　・　・　・ ｌ　２　・　・　・　・　・　・ ｌ　３　・　・　・　・　・　・ ２１、４１　・　・　・ ２２　・　・　・　・　・　・ ２３　・　・　・　・　・　・ ２４　・　・　・　・　・　・ ３１、　３２、３３ ・ＣＲ発振回路 ・カウンタ回路 ・検出回路 ・ＮＡＮＤ回路 ・インパーク回路 ・抵抗素子 ・コンデンサ素子 ・分周回路 以上

Claims (1)

【特許請求の範囲】
1. （１）ａ）半導体集積回路において、 ｂ）コンデンサ素子と抵抗素子を有するＣＲ発振回路と
   、 ｃ）前記ＣＲ発振回路の出力クロックを計測するカウン
   タ回路と、 ｄ）前記カウンタ回路が一定のクロック数を計測したこ
   とを検出する検出回路からなり、ｅ）かつ前記検出回路
   の検出信号によって、前記ＣＲ発振回路が発振停止する
   ように接続したことを特徴とする初期時クロック発生回
   路。