JPH1022819A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1022819A JPH1022819A JP8172159A JP17215996A JPH1022819A JP H1022819 A JPH1022819 A JP H1022819A JP 8172159 A JP8172159 A JP 8172159A JP 17215996 A JP17215996 A JP 17215996A JP H1022819 A JPH1022819 A JP H1022819A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll circuit
- input signal
- oscillation
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】入力信号の停止に基づいて自動的にＰＬＬ回路
をパワーダウンさせてＰＬＬ回路の発振を停止させるこ
とができる半導体装置を提供する。 【解決手段】ＰＬＬ回路１は外部から入力される所定周
波数の入力信号ｆOSC に基づいて、設定周波数に一致し
た周波数を持つ信号ｆｖを出力する。パワーダウン制御
回路２は入力信号ｆOSC の停止に基づいてＰＬＬ回路１
をパワーダウンさせてＰＬＬ回路１の発振を停止させ
る。
をパワーダウンさせてＰＬＬ回路の発振を停止させるこ
とができる半導体装置を提供する。 【解決手段】ＰＬＬ回路１は外部から入力される所定周
波数の入力信号ｆOSC に基づいて、設定周波数に一致し
た周波数を持つ信号ｆｖを出力する。パワーダウン制御
回路２は入力信号ｆOSC の停止に基づいてＰＬＬ回路１
をパワーダウンさせてＰＬＬ回路１の発振を停止させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、設定周波数に一致
した周波数を持つ信号を出力するＰＬＬ回路を備えた半
導体装置に係り、詳しくはＰＬＬ回路のパワーダウン制
御回路に関する。
した周波数を持つ信号を出力するＰＬＬ回路を備えた半
導体装置に係り、詳しくはＰＬＬ回路のパワーダウン制
御回路に関する。
【０００２】ＰＬＬ回路は、外部から入力される所定周
波数の入力信号に基づいて、設定周波数に一致した周波
数を持つ信号を出力する。外部から入力される入力信号
が停止した場合、すなわち、ＰＬＬ回路を使用しない場
合には、ＰＬＬ回路をパワーダウンさせ、ＰＬＬ回路の
発振を停止させる必要がある。
波数の入力信号に基づいて、設定周波数に一致した周波
数を持つ信号を出力する。外部から入力される入力信号
が停止した場合、すなわち、ＰＬＬ回路を使用しない場
合には、ＰＬＬ回路をパワーダウンさせ、ＰＬＬ回路の
発振を停止させる必要がある。
【０００３】
【従来の技術】従来のＰＬＬ回路を備えた半導体装置に
おいては、入力信号が停止した場合、すなわち、ＰＬＬ
回路を使用しない場合には、半導体装置の外部からＰＬ
Ｌ回路に制御信号を入力してＰＬＬ回路をパワーダウン
させ、ＰＬＬ回路の発振を停止させていた。
おいては、入力信号が停止した場合、すなわち、ＰＬＬ
回路を使用しない場合には、半導体装置の外部からＰＬ
Ｌ回路に制御信号を入力してＰＬＬ回路をパワーダウン
させ、ＰＬＬ回路の発振を停止させていた。
【０００４】
【発明が解決しようとする課題】従って、従来の半導体
装置においては、入力信号の停止に基づくＰＬＬ回路の
発振停止を自動的に行うことはできず、制御信号をマニ
ュアルで入力せねばならず、面倒であった。また、従来
の半導体装置は制御信号を入力するための端子が必要で
あり、端子数が増加してしまう。
装置においては、入力信号の停止に基づくＰＬＬ回路の
発振停止を自動的に行うことはできず、制御信号をマニ
ュアルで入力せねばならず、面倒であった。また、従来
の半導体装置は制御信号を入力するための端子が必要で
あり、端子数が増加してしまう。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、入力信号の停止に基づ
いて自動的にＰＬＬ回路をパワーダウンさせてＰＬＬ回
路の発振を停止させることができる半導体装置を提供す
ることにある。
れたものであって、その目的は、入力信号の停止に基づ
いて自動的にＰＬＬ回路をパワーダウンさせてＰＬＬ回
路の発振を停止させることができる半導体装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。ＰＬＬ回路１は外部から入力される所定周波
数の入力信号ｆOSC に基づいて、設定周波数に一致した
周波数を持つ信号ｆｖを出力する。パワーダウン制御回
路２は入力信号ｆOSC の停止に基づいてＰＬＬ回路１を
パワーダウンさせてＰＬＬ回路１の発振を停止させる。
図である。ＰＬＬ回路１は外部から入力される所定周波
数の入力信号ｆOSC に基づいて、設定周波数に一致した
周波数を持つ信号ｆｖを出力する。パワーダウン制御回
路２は入力信号ｆOSC の停止に基づいてＰＬＬ回路１を
パワーダウンさせてＰＬＬ回路１の発振を停止させる。
【０００７】（作用）従って、本発明では、入力信号ｆ
OSC の停止に基づいて、パワーダウン制御回路２によっ
てＰＬＬ回路１がパワーダウンされ、ＰＬＬ回路１の発
振が停止される。そのため、半導体装置全体での消費電
力が低減されるとともに、他の回路への発振ノイズの影
響がなくなる。また、ＰＬＬ回路の発振を停止させるた
めの制御信号用の端子をなくすことができ、端子数の増
加が抑制される。
OSC の停止に基づいて、パワーダウン制御回路２によっ
てＰＬＬ回路１がパワーダウンされ、ＰＬＬ回路１の発
振が停止される。そのため、半導体装置全体での消費電
力が低減されるとともに、他の回路への発振ノイズの影
響がなくなる。また、ＰＬＬ回路の発振を停止させるた
めの制御信号用の端子をなくすことができ、端子数の増
加が抑制される。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図２
に従って説明する。半導体装置１０は、ＰＬＬ回路１１
とパワーダウン制御回路１２とを備える。ＰＬＬ回路１
１には動作電源が供給されている。ＰＬＬ回路１１は外
部から入力される所定周波数の入力信号ｆOSC に基づい
て、設定周波数に一致した周波数を持つ発振信号ｆｖを
出力する。
に従って説明する。半導体装置１０は、ＰＬＬ回路１１
とパワーダウン制御回路１２とを備える。ＰＬＬ回路１
１には動作電源が供給されている。ＰＬＬ回路１１は外
部から入力される所定周波数の入力信号ｆOSC に基づい
て、設定周波数に一致した周波数を持つ発振信号ｆｖを
出力する。
【０００９】パワーダウン制御回路１２は、リング発振
回路１３、カウンタ１４、インバータ１５を備え、入力
信号ｆOSC の停止、すなわち、入力信号ｆOSC が所定期
間Ｌレベルに保持され続けると、ＰＬＬ回路１１をパワ
ーダウンさせてＰＬＬ回路１１の発振を停止させる。
回路１３、カウンタ１４、インバータ１５を備え、入力
信号ｆOSC の停止、すなわち、入力信号ｆOSC が所定期
間Ｌレベルに保持され続けると、ＰＬＬ回路１１をパワ
ーダウンさせてＰＬＬ回路１１の発振を停止させる。
【００１０】リング発振回路１３は、インバータ１６
と、２入力ＮＡＮＤ回路１７と、直列に接続された２ｎ
個（ｎは自然数）のインバータ１８を備える。インバー
タ１６は入力信号ｆOSC のレベルを反転した信号を出力
する。ＮＡＮＤ回路１７は一方の入力端子にインバータ
１６の出力信号を入力するとともに、他方の入力端子に
最終段のインバータ１８の出力信号を入力し、出力信号
を初段のインバータ１８に入力する。
と、２入力ＮＡＮＤ回路１７と、直列に接続された２ｎ
個（ｎは自然数）のインバータ１８を備える。インバー
タ１６は入力信号ｆOSC のレベルを反転した信号を出力
する。ＮＡＮＤ回路１７は一方の入力端子にインバータ
１６の出力信号を入力するとともに、他方の入力端子に
最終段のインバータ１８の出力信号を入力し、出力信号
を初段のインバータ１８に入力する。
【００１１】従って、入力信号ｆOSC がＬレベルである
と、ＮＡＮＤ回路１７はインバータ１６のＨレベルの出
力信号に基づいてインバータとして動作する。その結
果、ＮＡＮＤ回路１７及び２ｎ個のインバータ１８の回
路定数（遅延時間）によって決まる所定周波数を持つ発
振信号Ｓ１３が出力される。
と、ＮＡＮＤ回路１７はインバータ１６のＨレベルの出
力信号に基づいてインバータとして動作する。その結
果、ＮＡＮＤ回路１７及び２ｎ個のインバータ１８の回
路定数（遅延時間）によって決まる所定周波数を持つ発
振信号Ｓ１３が出力される。
【００１２】インバータ１５は入力信号ｆOSC のレベル
を反転した信号をリセット信号Ｓ１５としてカウンタ１
４に出力する。リセット信号Ｓ１５がＬレベル、すなわ
ち、入力信号ｆOSC が停止しておらずＨレベルになる
と、カウンタ１４はリセットされる。また、リセット信
号Ｓ１５がＨレベル、すなわち、入力信号ｆOSC がＨレ
ベルになると、カウンタ１４はリセット状態が解除さ
れ、リング発振回路１３の発振信号Ｓ１３のパルスをカ
ウントする。入力信号ｆOSC が所定時間以上Ｌレベルに
保持されると、カウンタ１４はカウント値が設定された
値に達するとパワーダウン制御信号ＰＤをＰＬＬ回路１
１に出力し、ＰＬＬ回路１１をパワーダウンさせる。
を反転した信号をリセット信号Ｓ１５としてカウンタ１
４に出力する。リセット信号Ｓ１５がＬレベル、すなわ
ち、入力信号ｆOSC が停止しておらずＨレベルになる
と、カウンタ１４はリセットされる。また、リセット信
号Ｓ１５がＨレベル、すなわち、入力信号ｆOSC がＨレ
ベルになると、カウンタ１４はリセット状態が解除さ
れ、リング発振回路１３の発振信号Ｓ１３のパルスをカ
ウントする。入力信号ｆOSC が所定時間以上Ｌレベルに
保持されると、カウンタ１４はカウント値が設定された
値に達するとパワーダウン制御信号ＰＤをＰＬＬ回路１
１に出力し、ＰＬＬ回路１１をパワーダウンさせる。
【００１３】さて、上記のように構成された半導体装置
１０において、入力信号ｆOSC が停止していない場合、
入力信号ｆOSC がＨレベルになる毎に、リセット信号Ｓ
１５がＬレベルになり、カウンタ１４がリセットされ
る。そのため、リセット信号ＰＤは出力されず、ＰＬＬ
回路１１は入力信号ｆOSC に基づいて発振信号ｆｖを出
力する。
１０において、入力信号ｆOSC が停止していない場合、
入力信号ｆOSC がＨレベルになる毎に、リセット信号Ｓ
１５がＬレベルになり、カウンタ１４がリセットされ
る。そのため、リセット信号ＰＤは出力されず、ＰＬＬ
回路１１は入力信号ｆOSC に基づいて発振信号ｆｖを出
力する。
【００１４】入力信号ｆOSC が停止してそのレベルがＬ
レベルに保持されると、リング発振回路１３が活性化さ
れ、所定周波数を持つ発振信号Ｓ１３が出力される。こ
のとき、リセット信号Ｓ１５がＨレベルになってカウン
タ１４のリセット状態が解除され、発振信号Ｓ１３のパ
ルスがカウントされる。カウント値が設定された値に達
するとカウンタ１４からパワーダウン制御信号ＰＤが出
力され、このパワーダウン制御信号ＰＤに基づいてＰＬ
Ｌ回路１１がパワーダウンされ、ＰＬＬ回路１１の発振
が停止される。
レベルに保持されると、リング発振回路１３が活性化さ
れ、所定周波数を持つ発振信号Ｓ１３が出力される。こ
のとき、リセット信号Ｓ１５がＨレベルになってカウン
タ１４のリセット状態が解除され、発振信号Ｓ１３のパ
ルスがカウントされる。カウント値が設定された値に達
するとカウンタ１４からパワーダウン制御信号ＰＤが出
力され、このパワーダウン制御信号ＰＤに基づいてＰＬ
Ｌ回路１１がパワーダウンされ、ＰＬＬ回路１１の発振
が停止される。
【００１５】本実施の形態は上記のように構成されてい
るため、以下の効果がある。 （１）本形態では、入力信号ｆOSC の停止に基づいて、
パワーダウン制御回路１２によってＰＬＬ回路１１を自
動的にパワーダウンさせ、ＰＬＬ回路１１の発振を停止
させるようにした。そのため、半導体装置１０全体での
消費電力を低減できるとともに、他の回路への発振ノイ
ズの影響をなくすことができる。
るため、以下の効果がある。 （１）本形態では、入力信号ｆOSC の停止に基づいて、
パワーダウン制御回路１２によってＰＬＬ回路１１を自
動的にパワーダウンさせ、ＰＬＬ回路１１の発振を停止
させるようにした。そのため、半導体装置１０全体での
消費電力を低減できるとともに、他の回路への発振ノイ
ズの影響をなくすことができる。
【００１６】（２）また、ＰＬＬ回路１１をパワーダウ
ンさせるための制御信号用の端子をなくすことができ、
端子数の増加を抑制することができる。なお、本発明は
次のように任意に変更して具体化することも可能であ
る。
ンさせるための制御信号用の端子をなくすことができ、
端子数の増加を抑制することができる。なお、本発明は
次のように任意に変更して具体化することも可能であ
る。
【００１７】（１）上記の形態では、発振回路１３をリ
ング発振回路以外の発振回路としてもよい。上記の実施
の形態から把握できる請求項以外の技術的思想につい
て、以下にその効果とともに記載する。
ング発振回路以外の発振回路としてもよい。上記の実施
の形態から把握できる請求項以外の技術的思想につい
て、以下にその効果とともに記載する。
【００１８】（イ）前記発振回路はリング発振回路であ
る請求項２に記載の半導体装置。この構成によれば、発
振回路１３の回路規模の増大を抑制できる。
る請求項２に記載の半導体装置。この構成によれば、発
振回路１３の回路規模の増大を抑制できる。
【００１９】
【発明の効果】以上詳述したように、本発明は、入力信
号の停止に基づいて自動的にＰＬＬ回路をパワーダウン
させてＰＬＬ回路の発振を停止させることができる。
号の停止に基づいて自動的にＰＬＬ回路をパワーダウン
させてＰＬＬ回路の発振を停止させることができる。
【図１】本発明の原理説明図
【図２】実施の形態を示す回路図
１ ＰＬＬ回路 ２ パワーダウン制御回路
Claims (2)
- 【請求項１】 外部から入力される所定周波数の入力信
号に基づいて、設定周波数に一致した周波数を持つ発振
信号を出力するＰＬＬ回路と、 前記入力信号の停止に基づいて前記ＰＬＬ回路をパワー
ダウンさせてＰＬＬ回路の発振を停止させるためのパワ
ーダウン制御回路とを備える半導体装置。 - 【請求項２】 前記パワーダウン制御回路は、前記入力
信号の停止に基づいて発振し所定周波数を持つ信号を出
力する発振回路と、 前記入力信号の停止に基づいて前記出力信号のパルスの
カウントを開始し、そのカウント値が設定された値に達
したとき、前記ＰＬＬ回路をパワーダウンさせるための
制御信号を出力するカウンタとを備える請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172159A JPH1022819A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172159A JPH1022819A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022819A true JPH1022819A (ja) | 1998-01-23 |
Family
ID=15936673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172159A Withdrawn JPH1022819A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022819A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769690B1 (ko) | 2006-07-18 | 2007-10-23 | 고려대학교 산학협력단 | 주파수 전압 변환기 기반의 클럭 생성 장치 및 주파수 전압변환기 기반의 클럭 생성 장치를 이용한 인터페이스 장치 |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP2015115686A (ja) * | 2013-12-10 | 2015-06-22 | 株式会社富士通ゼネラル | 発振装置並びに送信機および受信機 |
-
1996
- 1996-07-02 JP JP8172159A patent/JPH1022819A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769690B1 (ko) | 2006-07-18 | 2007-10-23 | 고려대학교 산학협력단 | 주파수 전압 변환기 기반의 클럭 생성 장치 및 주파수 전압변환기 기반의 클럭 생성 장치를 이용한 인터페이스 장치 |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP4686432B2 (ja) * | 2006-10-13 | 2011-05-25 | 三菱電機株式会社 | クロック位相シフト装置 |
| JP2015115686A (ja) * | 2013-12-10 | 2015-06-22 | 株式会社富士通ゼネラル | 発振装置並びに送信機および受信機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2902434B2 (ja) | 半導体集積回路内の電圧変換回路 | |
| US6172575B1 (en) | Oscillation circuit and method of obtaining an oscillation signal | |
| JPH1022819A (ja) | 半導体装置 | |
| JPH09146653A (ja) | 情報処理装置 | |
| JPH10143272A (ja) | 発振回路 | |
| JPH0563518A (ja) | 半導体集積回路 | |
| US5640130A (en) | On-off controlled oscillator with circuit for masking glitches | |
| US6496078B1 (en) | Activating on-chip oscillator using ring oscillator | |
| JPS6148726B2 (ja) | ||
| JPH1174763A (ja) | 発振回路 | |
| JP2716386B2 (ja) | クロック出力回路 | |
| JPH08147064A (ja) | 間欠動作回路 | |
| JPH05303444A (ja) | クロック信号供給装置 | |
| JP2695547B2 (ja) | 復帰入力回路 | |
| JPH03165617A (ja) | 初期時クロック発生回路 | |
| JPH09214307A (ja) | クロック回路 | |
| JPH11242534A (ja) | ワンチップ・マイクロコンピュータのリセット信号制御回路 | |
| JPS60251418A (ja) | 演算装置の動作周波数切り換え制御回路 | |
| JPH1068763A (ja) | タイミング信号発生回路 | |
| JPH03165618A (ja) | 初期時クロック発生回路 | |
| JP2995804B2 (ja) | スイッチングレギュレータのソフトスタート回路 | |
| JP2718191B2 (ja) | マイクロコンピュータのスタンバイ回路 | |
| JP2962087B2 (ja) | パワー制御回路 | |
| JPH06188631A (ja) | 発振回路 | |
| JPS5850060A (ja) | 電子式卓上計算機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |