JPS5850060A - 電子式卓上計算機 - Google Patents
電子式卓上計算機Info
- Publication number
- JPS5850060A JPS5850060A JP56147402A JP14740281A JPS5850060A JP S5850060 A JPS5850060 A JP S5850060A JP 56147402 A JP56147402 A JP 56147402A JP 14740281 A JP14740281 A JP 14740281A JP S5850060 A JPS5850060 A JP S5850060A
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- JP
- Japan
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- gate
- circuit
- reset
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子式卓上計算機に関し、特に節電機能を有
する電子式卓上計算機に関する。
する電子式卓上計算機に関する。
従来の電子式卓上計算機における節電機能は。
演算を遂行する状態Ｉから消費電力の少ない状態Ｉへ自
動的に移行するに要するキー操作のなされない時間が、
製品を設計する時にある一つの値に決定されていて使用
者において用途によりその時間を選択することは出来な
かった。
動的に移行するに要するキー操作のなされない時間が、
製品を設計する時にある一つの値に決定されていて使用
者において用途によりその時間を選択することは出来な
かった。
第１図は、従来の０Ｍ０８ Ｋよシ構成される節電機能
を有する電子式卓上計算機の一例である。
を有する電子式卓上計算機の一例である。
全体ヘクロックを供給する発振器１０はＨｘｂローレベ
ルが入力されると発振を停止し、■がハイレベルなら発
振を統轄るものである０発振器が発振を停止すると、置
数・演算等はクロックが供給されないために実行でき表
いが、クロックが供給され壜いため動作が停止した部分
については消費電力が減少するので、状態Ｉ【とること
となる。
ルが入力されると発振を停止し、■がハイレベルなら発
振を統轄るものである０発振器が発振を停止すると、置
数・演算等はクロックが供給されないために実行でき表
いが、クロックが供給され壜いため動作が停止した部分
については消費電力が減少するので、状態Ｉ【とること
となる。
計時パルス発生回路２１は発振４１１０の出力を分周し
計時パルスを出力する。キーメイクキーブレイク処理ブ
ロック２２はキー操作がなされて、キーメイクとキープ
レイクがなされるごとに、一定時間ハイレベルを出力し
、その他の時はローレベルｔａｓ力する。パワーオンク
リア回路２３は、電源投入時に一時的にハイレベルを出
力し、以後ローレベルを出力する。ＯＮキー２５がオフ
の時はローレベルを次段に印加し、オフの時はハイレベ
ルを次段へ印加する。ＮＯＲゲート２６の入力は、クリ
ア回路２３とＯＮキー２５プルダウン抵抗２４へ接続さ
れている。ＮＯＲゲート２７は入力は処理ブロック２２
とクリ、子回路２３、そして、ＯＮキー、２５．抵抗２
４と接続されている。
計時パルスを出力する。キーメイクキーブレイク処理ブ
ロック２２はキー操作がなされて、キーメイクとキープ
レイクがなされるごとに、一定時間ハイレベルを出力し
、その他の時はローレベルｔａｓ力する。パワーオンク
リア回路２３は、電源投入時に一時的にハイレベルを出
力し、以後ローレベルを出力する。ＯＮキー２５がオフ
の時はローレベルを次段に印加し、オフの時はハイレベ
ルを次段へ印加する。ＮＯＲゲート２６の入力は、クリ
ア回路２３とＯＮキー２５プルダウン抵抗２４へ接続さ
れている。ＮＯＲゲート２７は入力は処理ブロック２２
とクリ、子回路２３、そして、ＯＮキー、２５．抵抗２
４と接続されている。
２９から３８は直列に接続され九リセット付２進カウン
タ２９〜３８は計時パルス発生回路２１に接続され、リ
セット端子はいずれ奄イ／パータ２８を介してＮＯＲゲ
ート２７へ接続されている。
タ２９〜３８は計時パルス発生回路２１に接続され、リ
セット端子はいずれ奄イ／パータ２８を介してＮＯＲゲ
ート２７へ接続されている。
ラッチ回路４０は、ＮＡＮＤグー）４１ｅ ４２より
な〕、セット入力はＮＯＲゲート２６へ接続され、リセ
ット入力はインバータ３９を介してカウンタ３８に接続
され、出力は発振１）１００丁入力へ接続されている。
な〕、セット入力はＮＯＲゲート２６へ接続され、リセ
ット入力はインバータ３９を介してカウンタ３８に接続
され、出力は発振１）１００丁入力へ接続されている。
電源投入時に、クリア回路２３よりハイレベルが出力さ
れると、ＮＯＲゲート２７の出力はローレベルとなるの
で、２９〜３８の２進カウンタはリセットされ３８の出
力はローレベルとまるので、ラッチ回路４０のリセット
入力にはハイレベルが印加される。また、ＮＯＲゲート
２６の出力はローレベルとなるので、ラッチ回路４０の
セット入力はローレベルとなる。すると、ラッチ回路４
゜はセットされてハイレベルを出力するので、発振１）
１Ｇは発振を開始して状態■となる。
れると、ＮＯＲゲート２７の出力はローレベルとなるの
で、２９〜３８の２進カウンタはリセットされ３８の出
力はローレベルとまるので、ラッチ回路４０のリセット
入力にはハイレベルが印加される。また、ＮＯＲゲート
２６の出力はローレベルとなるので、ラッチ回路４０の
セット入力はローレベルとなる。すると、ラッチ回路４
゜はセットされてハイレベルを出力するので、発振１）
１Ｇは発振を開始して状態■となる。
クリア回路２３の入力がローレベルとなシ、スイッチ２
Ｂがオフで、処理ブロック２２よシのキー操作パルスが
キーメイク・キープレイクがな嘔れないためローレベル
のままであるので、２９〜３８の２進カウンタはパルス
発生回路２１よ〕の計時パルス管カウントして１０２４
計時後にカウンタ３８よシハイレペルを出力する。この
時、ＮＯＲゲート２６の入力はともにローレベルなので
、ラッチ回路４００セツト入力はハイレベル、リセット
入力はローレベルとなシ、ラッチ回路４０はリセットさ
れ出力はローレベルとな〉発振が停止して状態■となる
。しかし、１０２４計時以内にキーメイク、キープレイ
クがなされると処理プロ、り２２よシ一時的にハイレベ
ルが出力され、２進カウンタはリセットされるので、１
０２４計時以内にキー操作が愈す゛れれば状態■の１１
である。ｔた、状態■から再び状態ｌへ戻るにはスイッ
チ２５ｉオノすればよい。
Ｂがオフで、処理ブロック２２よシのキー操作パルスが
キーメイク・キープレイクがな嘔れないためローレベル
のままであるので、２９〜３８の２進カウンタはパルス
発生回路２１よ〕の計時パルス管カウントして１０２４
計時後にカウンタ３８よシハイレペルを出力する。この
時、ＮＯＲゲート２６の入力はともにローレベルなので
、ラッチ回路４００セツト入力はハイレベル、リセット
入力はローレベルとなシ、ラッチ回路４０はリセットさ
れ出力はローレベルとな〉発振が停止して状態■となる
。しかし、１０２４計時以内にキーメイク、キープレイ
クがなされると処理プロ、り２２よシ一時的にハイレベ
ルが出力され、２進カウンタはリセットされるので、１
０２４計時以内にキー操作が愈す゛れれば状態■の１１
である。ｔた、状態■から再び状態ｌへ戻るにはスイッ
チ２５ｉオノすればよい。
以上の様な、従来例では、状［１１１よシ状態■へ自動
的に移行するのに要するキー操作のなされない時間は、
１０２４ 計時に固定されていて、これは設計時に２進
カウンターの段数を決定すると、使用者においてこれを
変更することは不可能であるという欠点があう九。
的に移行するのに要するキー操作のなされない時間は、
１０２４ 計時に固定されていて、これは設計時に２進
カウンターの段数を決定すると、使用者においてこれを
変更することは不可能であるという欠点があう九。
本発明は上記欠点をと〕′除き、・状態■よシ状態■へ
自動的に移行するのＫｌ！するキー操作のなされない時
間を選択可能とした電子式卓上計算機を提供するもので
ある。′ 本発明はキー操作によ）置数演算が実行される状態Ｉと
、置数演算は実行で１１表いが状態゛Ｉよ〉も消費電力
の少ない状態■との２種の状ｓｌｔとることが可能で、
状態Ｉにおいである一定時間だけキー操作が行なわれな
いと自動的に状態■となる機能を有する電子式卓上計算
機において、状態■よ〕自動的に状態■へ移行するのに
要するキー操作のなされない時間を選択する機能を含ん
で構成される。
自動的に移行するのＫｌ！するキー操作のなされない時
間を選択可能とした電子式卓上計算機を提供するもので
ある。′ 本発明はキー操作によ）置数演算が実行される状態Ｉと
、置数演算は実行で１１表いが状態゛Ｉよ〉も消費電力
の少ない状態■との２種の状ｓｌｔとることが可能で、
状態Ｉにおいである一定時間だけキー操作が行なわれな
いと自動的に状態■となる機能を有する電子式卓上計算
機において、状態■よ〕自動的に状態■へ移行するのに
要するキー操作のなされない時間を選択する機能を含ん
で構成される。
以下本発Ｗｉ１を実施例によ）説明する。
第２図は本発明の一実施例の回路図である。
発ｌ１ｌｌ１５０は丁入力がハイレベルだと発振を継続
し、ローレベルだと発振を停止する。計時パルス発生回
路６１は発振１）５０の出力を分周して計時パルスを出
力するキーメイク、キーブレイク処理ブロック６２はキ
ーメイク、キープレイク時に一時的にハイレベルを出力
する。パワ−オンクリア回路６３社電源投入時に一時的
にハイレベルを出力す・る、６４紘プルダウン抵抗で、
６５はオンキーである。ＮＯＲゲート６６の、入力は６
３と６５゜６４へ接続されている。ＮＯＲゲート６７の
入力はクリア回路６３と処理プロ、り６２とスイッチ６
−８．抵抗６４へ接続されている。、６９〜７８は直列
に接続されたリセット付２進カウンタで、６９０入力は
パルス発生回路６１に接続され、６９〜７８のリセット
入力はいずれもイノパータロ８１−介してＮＯＲゲート
６７へ接続されている。
し、ローレベルだと発振を停止する。計時パルス発生回
路６１は発振１）５０の出力を分周して計時パルスを出
力するキーメイク、キーブレイク処理ブロック６２はキ
ーメイク、キープレイク時に一時的にハイレベルを出力
する。パワ−オンクリア回路６３社電源投入時に一時的
にハイレベルを出力す・る、６４紘プルダウン抵抗で、
６５はオンキーである。ＮＯＲゲート６６の、入力は６
３と６５゜６４へ接続されている。ＮＯＲゲート６７の
入力はクリア回路６３と処理プロ、り６２とスイッチ６
−８．抵抗６４へ接続されている。、６９〜７８は直列
に接続されたリセット付２進カウンタで、６９０入力は
パルス発生回路６１に接続され、６９〜７８のリセット
入力はいずれもイノパータロ８１−介してＮＯＲゲート
６７へ接続されている。
９０はスイッチである。９２はＯＲゲートで入力はカウ
ンタ７７と、インバータ９１？介して９０へ接続されて
いる。９３はＯＲゲートで入力は７８とスイッチ９０に
接続されている。ＮＡＮＤゲート９４の入力はゲート９
３と９４へ接続されている。う、子回路８０は、２つ０
ＮＡＮＤゲート８１と８２よ〕成る九すきがけラッチ回
路で、そのセット入力は６６に％リセット入力９４に＊
続され、出力は発振！１５００■入力となっている。
ンタ７７と、インバータ９１？介して９０へ接続されて
いる。９３はＯＲゲートで入力は７８とスイッチ９０に
接続されている。ＮＡＮＤゲート９４の入力はゲート９
３と９４へ接続されている。う、子回路８０は、２つ０
ＮＡＮＤゲート８１と８２よ〕成る九すきがけラッチ回
路で、そのセット入力は６６に％リセット入力９４に＊
続され、出力は発振！１５００■入力となっている。
ξこで、電源が投入されると、クリア回路６３よ〕ハイ
レベルが印加されるのでＮＯＲゲート６７の出力線ロー
レベルとな〉、カウンタ６９〜７８はリセットされるの
でカウンタ７７．７８はともにローレベルを出力し、ス
イッチ９０にかかわ〕な（ＯＲゲート９２．９３の出力
はどちらか紘必ずローレベルとなるのでＮＡＮＤゲート
９４の出力はハイレベルとなシ、これがラッチ回路８０
のリセット入力となる。また、ＮＯＲゲート６６線ロー
レベルを出方し、これがラッチ回路８００セツト入力と
なるので、う、子回路８ｏはセットされてハイレベルを
出方して、発振器は発振を開始して状態Ｉとな不。
レベルが印加されるのでＮＯＲゲート６７の出力線ロー
レベルとな〉、カウンタ６９〜７８はリセットされるの
でカウンタ７７．７８はともにローレベルを出力し、ス
イッチ９０にかかわ〕な（ＯＲゲート９２．９３の出力
はどちらか紘必ずローレベルとなるのでＮＡＮＤゲート
９４の出力はハイレベルとなシ、これがラッチ回路８０
のリセット入力となる。また、ＮＯＲゲート６６線ロー
レベルを出方し、これがラッチ回路８００セツト入力と
なるので、う、子回路８ｏはセットされてハイレベルを
出方して、発振器は発振を開始して状態Ｉとな不。
クリア回路６３の入力がローレベルとなると、カウンタ
６９〜７８は計時パルスのカウントを始めるが、キー操
作がなされて、キーメイク、キープレイクとなるたびに
処理ブロック６２よｐパルスが印加されるので、そのた
びにカウンタ６９〜７８はリセットされる。
６９〜７８は計時パルスのカウントを始めるが、キー操
作がなされて、キーメイク、キープレイクとなるたびに
処理ブロック６２よｐパルスが印加されるので、そのた
びにカウンタ６９〜７８はリセットされる。
計時パルスｔ−５１２回カウントする間キー操作がなさ
れないと、カラ／り７７よ）ハイレベルが出力される。
れないと、カラ／り７７よ）ハイレベルが出力される。
この時スイッチ９ｏがＶＤｎ側とりながっていると、Ｏ
′ＢＩゲート９３の片方の入力にハイレベル、ＯＢゲー
ト９２０片方の入力にローレベルを印加するので、カウ
ンタ７７よｌｌＯＲゲート９２ヘハイレベルが印加され
ると、ＮＡｊ’ｌｉＤゲート９４０入力はともにハイレ
ベルとなシラッ千回路８０のリセット入力へローレベル
を出カシテ、ラッチ回路８０をリセットして発振５ｓｏ
ｏｙ入カへローレベルを印加して発振を停止させて状態
■となる。また、スイッチ９０がＧＮＤ側とつながって
いる時は、ＯＲゲート９３０片方の入力へローレベル、
０１’Ｌゲート９２の片方の入力へハイレベルを印加す
るので、カウンタ７７の出力がハイレベルとなっても、
カウンタ７８の出力がローＬ／ ヘｔＬｔ ＆ ６ ｉ
ｊ ＯＲゲートル３の出力はローレベルなので、状態Ｉ
のままでＴｏｅ、計時パルスｔ１０２４回力つノトする
間キー操作がなされずにカラ／り７８の出力がハイレベ
ルになりた時、状態■となる。
′ＢＩゲート９３の片方の入力にハイレベル、ＯＢゲー
ト９２０片方の入力にローレベルを印加するので、カウ
ンタ７７よｌｌＯＲゲート９２ヘハイレベルが印加され
ると、ＮＡｊ’ｌｉＤゲート９４０入力はともにハイレ
ベルとなシラッ千回路８０のリセット入力へローレベル
を出カシテ、ラッチ回路８０をリセットして発振５ｓｏ
ｏｙ入カへローレベルを印加して発振を停止させて状態
■となる。また、スイッチ９０がＧＮＤ側とつながって
いる時は、ＯＲゲート９３０片方の入力へローレベル、
０１’Ｌゲート９２の片方の入力へハイレベルを印加す
るので、カウンタ７７の出力がハイレベルとなっても、
カウンタ７８の出力がローＬ／ ヘｔＬｔ ＆ ６ ｉ
ｊ ＯＲゲートル３の出力はローレベルなので、状態Ｉ
のままでＴｏｅ、計時パルスｔ１０２４回力つノトする
間キー操作がなされずにカラ／り７８の出力がハイレベ
ルになりた時、状態■となる。
この様に、本例においては、従来のものに、スイッチと
インバータとＮＡＮＤ ゲートとＯＲゲート２個を付加
する事によって、ラッチ回路８０のリセット端子に入力
されるリセット信号製発生させるに必要なキー操作のな
されない時間を、スイッチによｐ５１２計時と１０２４
針時の２種類が選択可能である。また、スイッチの数を
増やせばさらに多くの種類の時間選択が可能となる。
インバータとＮＡＮＤ ゲートとＯＲゲート２個を付加
する事によって、ラッチ回路８０のリセット端子に入力
されるリセット信号製発生させるに必要なキー操作のな
されない時間を、スイッチによｐ５１２計時と１０２４
針時の２種類が選択可能である。また、スイッチの数を
増やせばさらに多くの種類の時間選択が可能となる。
以上、詳細に説明したように、゛本発明によれば、状態
Ｉよ〉自動的に状態■へ移行するのに要するキー操作の
なされない時間を、使用者が用途にあわせて選択できる
という効果が得られる。
Ｉよ〉自動的に状態■へ移行するのに要するキー操作の
なされない時間を、使用者が用途にあわせて選択できる
という効果が得られる。
第１図は従来の電子卓上計算機を示す図、第２図は本発
明の一実施例を示す図である。 １０・・・・・・発振器、２１・・・・・・計時パルス
発生回路、２２・・・・・・キーメイクキーブレイク処
理ブロック、２３・・・・・・パワーオンクリア回路、
２４・・・・・・抵抗、２５・・・・・・スイッチ、２
６．２７・・・・・・ＮＯＲゲート、２８・・・・・・
インバータ、２９〜３８・・・・・・２進カウンタ、３
９・・・・・・インバータ、４０・・・・・・ラッチ回
路、４Ｌ ４２・・・・・・ＮＡＮＤゲート、５０・
・・・・・発振器、６１・・・・・・計時パルス発生回
路、６２・・・・°・キーメイクキーブレイク処理ブロ
ック、６３・・・・・・パワーオンクリア回路、６４・
・・・・・抵抗、６５・・・・・・スイッチ。 ６６．６７・・・・・・ＮＯＲゲート、６８・・・・・
・インバータ、６９〜７８・・・・・・２進カウノタ、
８０・・・・・・う。 子回路、８１．８２・・・・・・ＮＡＮＤゲート、９０
・・・・・・スイッチ、９１・・用インバータ、９２．
９３・・・・・・０凡ゲート、９４・・・・・・ＮＡＮ
Ｄゲート。
明の一実施例を示す図である。 １０・・・・・・発振器、２１・・・・・・計時パルス
発生回路、２２・・・・・・キーメイクキーブレイク処
理ブロック、２３・・・・・・パワーオンクリア回路、
２４・・・・・・抵抗、２５・・・・・・スイッチ、２
６．２７・・・・・・ＮＯＲゲート、２８・・・・・・
インバータ、２９〜３８・・・・・・２進カウンタ、３
９・・・・・・インバータ、４０・・・・・・ラッチ回
路、４Ｌ ４２・・・・・・ＮＡＮＤゲート、５０・
・・・・・発振器、６１・・・・・・計時パルス発生回
路、６２・・・・°・キーメイクキーブレイク処理ブロ
ック、６３・・・・・・パワーオンクリア回路、６４・
・・・・・抵抗、６５・・・・・・スイッチ。 ６６．６７・・・・・・ＮＯＲゲート、６８・・・・・
・インバータ、６９〜７８・・・・・・２進カウノタ、
８０・・・・・・う。 子回路、８１．８２・・・・・・ＮＡＮＤゲート、９０
・・・・・・スイッチ、９１・・用インバータ、９２．
９３・・・・・・０凡ゲート、９４・・・・・・ＮＡＮ
Ｄゲート。
Claims (1)
- キー操作によ〉置数、演算が実行される第１の状態と、
置数演算は実行でき危いが、該第１の状態よりも消費電
力の少ない第２の状態との２種の状態をとることが可能
で、第１の状態においである一足時間だけキー操作がな
されないと自動的に第２の状態となる電子式卓上計算機
において、第１の状態よ）自動的に第２の状態に移行す
るのに要するキー操作のなされない時間を選択する機能
を具備することｔ４Ｉ像とする電子式卓上計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147402A JPS5850060A (ja) | 1981-09-18 | 1981-09-18 | 電子式卓上計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147402A JPS5850060A (ja) | 1981-09-18 | 1981-09-18 | 電子式卓上計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850060A true JPS5850060A (ja) | 1983-03-24 |
Family
ID=15429471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147402A Pending JPS5850060A (ja) | 1981-09-18 | 1981-09-18 | 電子式卓上計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850060A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138623A (ja) * | 1983-12-27 | 1985-07-23 | Sanyo Electric Co Ltd | 携帯型コンピユ−タの電源制御方式 |
| JPS62127917A (ja) * | 1985-11-29 | 1987-06-10 | Sakuma Denki Kk | 携帯用電子機器 |
| JP2007112158A (ja) * | 2005-10-17 | 2007-05-10 | Toyota Motor Corp | 車両の制御装置 |
-
1981
- 1981-09-18 JP JP56147402A patent/JPS5850060A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60138623A (ja) * | 1983-12-27 | 1985-07-23 | Sanyo Electric Co Ltd | 携帯型コンピユ−タの電源制御方式 |
| JPS62127917A (ja) * | 1985-11-29 | 1987-06-10 | Sakuma Denki Kk | 携帯用電子機器 |
| JP2007112158A (ja) * | 2005-10-17 | 2007-05-10 | Toyota Motor Corp | 車両の制御装置 |
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