JPS5828608B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 この発明は低消費電力化を図った演算処理装置に関する
。

最近、エネルギー資源を有効に活用しようという省エネ
ルギー運動が活発化している。

この中で電池を使用する小型電子式計算機では、計算途
中において所定期間、何のキースイッチも操作されなか
った場合には、電源スィッチの切り忘れであるとして自
動的に電源スィッチをオフさせる自動電源オフ機能を持
つものが出現している。

しかしながらこのような機能を持たせたとしても、電源
スィッチがオフするまでに演算処理を実行するＣＰＵは
動作したままであり、無、駄な電力が消費されて電池の
寿命が短かくなってしまう。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は消費電力を極めて少なくすることがで
きる演算処理装置を提供することにある。

以下、図面を参照してこの発明の一実施例を説明する。

第１図は液晶表示装置付の小型電子式計算機の回路構成
図である。

図において１は３個のインバータ２〜４、コンデンサ５
および抵抗６からなる発振回路であり、この発振回路１
は電源電圧が与えられると発振しクロックパルスφを出
力する。

このクロックパルスφは縦列接続されたｎ個のバイナリ
カウンタ７、〜７ｎのうち初段のバイナリカウンタ７、
に与えられるとともに、２個のアンドゲート８，９それ
ぞれに与えられる。

また上記アンドゲート８には直接、アンドゲート９には
インバータ１０を介して、上記バイナリカウンタ７□の
出力Ｂ１がそれぞれ与えられる。

アンドゲート８，９の出力φ１８．φ２′は液晶表示装
置駆動用信号発生回路１１に与えられる。

また上記回路１１には前記最終段とそれより一段前のバ
イナリカウンタ７ｎ、？ｎ、の出力Ｂｎ 、Ｂｎ−１が
与えられる。

液晶表示装置駆動用信号発生回路１１は前記φ１′、φ
２−よびＢｎ、Ｂｎ １から、液晶表示装置を駆動する
ためのタイミング信号φＬ ｔ Ｈｌ ｔ Ｈ２ｔ Ｈ
３ｆ出力する。

そしてこれらのタイミング信号は図示しない液晶表示装
置に与えられる。

また図において１３は電源電圧−ＶＤＤ印加点と接地電
位点との間に直列接続された抵抗１４およびコンデンサ
１５と、この抵抗１４とコンデンサ１５の直列接続点の
電位変化を検出するインバ−タ１６からなるいわゆる電
源リセット回路である。

この電源リセット回路１３の出力は前記縦続接続された
ｎ個のバイナリカウンタ７１〜７ｎの各リセット端子Ｒ
に与えられるとともに２個のノアゲート１７，１８それ
ぞれに与えられる。

上記一方のノアゲート１７には前記最終段のバイナリカ
ウンタ７ｎの出力Ｂｎがインバータ１９を介して与えら
れる。

上記ノアゲート１７の出力はもう一つのノアゲート２０
に与えられる。

このノアゲート２０と上記ノアゲート１８は一方の出力
を他方の入力とする如くその入出力端が交差結合されて
フリップフロップＦ１を構成している。

このフリップフロップＦ１は一方のノアゲート１８に高
レベル信号が与えられるとセットして他方のノアＹ−ト
２０の出力が高レベルとなり、またノアゲート２０に高
レベル信号が与えられるとリセットしてこのノアゲ゛−
ト２０の出力は低レベルになる。

そして上記フリップフロップＦ１に構成するノアゲート
２０の出力は、演算処理回路（以下ＣＰＵと略称する）
２１の第１のオールクリア端子ＡＣ１およびオアゲート
２２に与えられる。

ＣＰＵ２１はこの第１のオールクリア端子に与えられる
上記ノアゲ゛−ト２０の出力が高レベルになると、その
内部アドレスが一義的に決定されるように回路状態が設
定され、その後、ノアゲート２０の出力が低レベルにな
ると、その内部アドレスが進んでオールクリア処理が行
なわれるようになっている。

モしてＣＰＵ２１は上記オールクリア処理が行なわれた
後は高レベルの終了信号ＯＦＦを出力するようになって
いる。

ＣＰＵ２１から出力される終了信号ＯＦＦはノアゲート
２３に与えられる。

万、前記オアゲート２２には、図示しないキースイッチ
操作時にキー信号が人力するナントゲート２４の出力が
与えられ、さらにオアゲート２２の出力はノアゲ゛−ト
２５に与えられる。

このノアゲ゛−ト２５と上記ノアゲート２３は一方の出
力を他方の入力とする如くその入出力端が交差結合され
てフリップフロップＦ２を構成している。

このフリップフロップＦ２は一方のノアゲート２５に高
レベル信号が与えられるとセットしてこのノアゲート２
５の出力が低レベルとなり、また他方のノアゲート２３
に高レベル信号が与えられるとリセットしてノアゲート
２５の出力は低レベルになる。

そして上記フリップフロップＦ２を構成するノアゲート
２５の出力は、前記φ１′、φ２′がそれぞれ与えられ
る一対のオアゲート２６，２７に並列的に与えられる。

またこの一対のオアゲート２６゜２７の出力φ１．φ２
は、クロックパルスとして前記ＣＰＵ２１に与えられる
。

さらに上記φ１．φ２はともにアンドゲート２８に与え
られ、さらにこの出力は前記ＣＰＵ２１の第２のオール
クリア端子ＡＣ２に与えられる。

ＣＰＵ２１はこの第２のオールクリア端子に与えられる
上記アンドゲート２８の出力が高レベルになると、その
内部アドレスが前記オールクリア処理時とは異なったア
ドレスに一義的に決定されるように回路状態が設定され
る。

その後、上記アンドゲート２８の出力が低レベルになる
とＣＰＵ２１内部のアドレスが進み、そのとき入力する
キー人力に応じた演算処理が行なわれるようになってい
る。

モしてＣＰＵ２１は上記演算処理が行なわれた後は前記
と同様に、高レベルの終る信号０ＦＦＫ出力するように
なっている。

次に上記のように構成された装置の動作を第２図に示す
タイミングチャートを用いて説明する。

なお、ここでは−ＶＤＤを高（１）レベル、接地電位を
低（０）レベルとそれぞれ規定する。

先ず電源ＶＤＤ’を投入すると、電源リセット回路１３
のインバータ１６の出力が所定期間高レベルになる。

インバータ１６の出力が高レベルになるとフリップフロ
ップＦ１がセットして、ノアゲート２０の出力が高レベ
ルになる。

上記ノアゲート２０の出力が高レベルになるとオアゲ’
−ト２２の出力も高レベルになるため、フリップフロ
ップＦ ２ モセットしてノアゲ゛−ト２５の出力は低
レベルになる。

一方、電源−ＶＤＤが投入された後はインバータ１６の
出力によってバイナリカウンタ７、〜７ｎはすべてリセ
ットされており、さらに−ＶＤＤが投入された後は発振
回路１が発振してクロックパルスφを順次出力するため
、一対のアンドゲート８．９はφ１′、φ２′を出力す
る。

ここでフリップフロップＦ２のノアゲ゛−ト２５の出力
は低レベルになっているために、一対のオアゲート２６
゜２７はφ１．φ２を順次出力する。

したがってフリップフロップＦ１がセットした後、ＣＰ
Ｕ２１はその内部アドレスが一義的に決定されるように
回路状態が設定される。

バイナリカウンタ７□〜７ｎリセツト後、これらのカウ
ンタが所定数のクロックパルスφをカウントすると、そ
の最終段のカウンタ７ｎの出力が低レベルから高レベル
に反転する。

上記カウンタ７ｎの出力が反転して高レベルになると、
これに続くインバータ１９の出力が低レベルに反転する
。

このときインバータ１６の出力は既に低レベルに戻って
いるため、上記インバータ１９の出力が低レベルに反転
した後は、ノアゲート１７の出力が高レベルに反転する
。

ノアゲート１７の出力が反転して高レベルになるとフリ
ップフロップＦ１がリセットして、ノアゲート２０の出
力が低レベルに反転する。

ノアゲート２０の出力が反転して低レベルになると、Ｃ
ＰＵ２１においてその内部アドレスが進みオールクリア
処理が行なわれる。

そしてこのオールクリア処理が終了すると、ＣＰＵ２１
は高レベルの終了信号ＯＦＦを出力する。

ＣＰＵ２１から出力される上記終了信号が人力すると、
フリップフロップＦ２はリセットし、ノアゲート２５の
出力が高レベルになる。

上記ノアゲート２５の出力が高レベルになるとオアゲ゛
−ト２６．２７の出力がともに高レベルとなり、ＣＰＵ
２１へのクロックパルスφ１．φ２の供給が停止する。

−万、オアゲート２６，２７の出力がともに高レベルに
なると、アンドゲート２８の出力が高レベルになる。

したがってこの後はＣＰＵ２１は前記オールクリア処理
時とは異なったアドレスに一義的に決定されるように回
路状態が設定される。

次に計算を行なうためにキースイッチが操作されるとナ
ントゲート２４に与えられているキー人力のいずれか一
つが所定期間低レベルになる。

この期間、ナントゲート２４の出力は高レベルとなるた
め、この後、フリップフロップＦ２がセットし、前記と
同様に一対のオアゲート２６，２７はφ１．φ２を順次
出力する。

また上記キースイッチ操作時、ＣＰＵ２１にも操作され
たキースイッチに対応するキー信号が人力するため、こ
の後、ＣＰＵ２１はこのキー人力に応じた演算処理を行
ないその演算結果を出力する。

そしてこの演算処理が終了すると、ＣＰＵ２１は前記と
同様に高レベルの終了信号を出力する。

この終了信号が入力すると、フリップフロップＦ２は再
びリセットして、前記と同様にＣＰＵ２１へのクロック
パルスφ１．φ２の供給が停止する。

以下、キースイッチが操作される毎にフリップフロップ
Ｆ２がセットし、ＣＰＵ２１にクロックパルスφ１．φ
２が与えられて演算処理が行なわれ、この演算処理が終
了するとフリップフロップＦ２がリセットしてＣＰＵ２
１へのクロックパルスφ１．φ２の供給が停止する。

このように上記実施例装置では、ＣＰＵ２１が演算処理
を行なっている時以外はクロックパルスφ１．φ２を与
えず、ＣＰＵ２１を非動作状態とするようにしたもので
ある。

ところで一般にＣＰＵ２１における消費電流はｆ ｃ
ｖ（ｆ：動作周波数、Ｃ：負荷容量、Ｖ：動作電圧
）に比例することは公知のことであり、上記実施例にお
いて演算処理を行なっていない時はＣＰＵ２１の動作周
波数ｆはＯと考えてよい。

したがってこの時ＣＰＵ２１における消費電流はＯであ
る。

このため上記実施例装置の消費電力は極めて少なくする
ことができる。

なお、この発明は上記の一実施例に限定されるものでは
なく、たとえば上記実施例ではＣＰＵ２１に二相のクロ
ックパルスφ１．φ２を与える場合について説明したが
、これは一相のクロックパルスを与えるようにしてもよ
い。

以上説明したようにこの発明によれば、消費電力を極め
て少なくすることができる演算処理装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路構成図、第２図はそ
の動作を示すタイミングチャートである。 １・・・・・・発振回路、７□〜７ｎ・・・・・・バイ
ナリカウンタ、８，９，２８・・・・・・アンドゲート
、１３・・・・・・電源リセット回路、２１・・・・・
・演算処理回路（ＣＰＵ）、２６．２７・・・・・・オ
アゲート、Ｆｌ、Ｆ２・・・・・・フリップフロップ。

Claims (1)

【特許請求の範囲】
1. １ 電源の投入後にセットされ、これより所定時間後に
   リセットされる第１の双安定回路と、上記第１の双安定
   回路がセットされた後にその内部状態が初期状態に設定
   処理され、キースイッチの操作に伴なって入力するキー
   人力信号に応じて所定の処理を行ない、一つの処理が終
   了する毎に終了信号を発生する演算処理回路と、前記第
   １の双安定回路がセットされる毎あるいは上記キースイ
   ッチが操作される毎にセットされ、上記演算処理回路か
   ら終了信号が送られる毎にリセットされる第２の双安定
   回路と、上記第２の双安定回路のセット期間にのみ前記
   演算処理回路で必要とするクロック信号を順次発生する
   クロック発生手段とを具備したことを特徴とする演算処
   理装置。