JPS62501322A

JPS62501322A - 論理回路

Info

Publication number: JPS62501322A
Application number: JP50509585A
Authority: JP
Inventors: エインスリイ　フイリツプ　アイアン　ジエレミイ; カウリイ　ニコラス　ポール
Original assignee: プレツシ−　オ−バ−シ−ズ　リミテツド
Priority date: 1984-11-07
Filing date: 1985-11-06
Publication date: 1987-05-21
Also published as: GB8428092D0; WO1986003078A1; EP0202288A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】論理回路本発明は論理回路、より詳細には可変分周器に使用する論理回路に関する。

可変分周器に使用する公知の論理回路は添付第１図に示すクロックドフリップフロップの形状をとっている。このようなフリップフロップはドライバ、ラッチ及び各々が一対のエミッタ結合トランジスタからなるイネ−ブリングスイッチを有している。ドライバの各トランジスタのコレクタはラッチの各トランジスタのコレクタに接続されている。さらに、トライバ及びラッチのエミッタはそれぞれイネ−ブリングスイッチの各トランジスタの各コレクタに接続されており、イネ− ブリングスイッチのエミッタは電流源に接続されている。

可変分周器は直列接続されたこのような二対のフリップフロップを含むことができ、各対は公知のマスタ／スレーブ動作原理ｅＷするＤ型バイステーブルとして作動するように構成されている。

このような可変分周器ｋｍ付第３図に示す。この分局器において、１方のＤ型パイステーブルの出力は外ｓｒ−ト構成を介して他方のＤ型バイステーブルの入力に接続されている。分周器の分局比は外部デート構成に信号を加えることにより変えることができる。

このような外部デート構成を使用した可変分周器は動作速度が遅い点で不利である。さらに、このような分周器は所与の速度で作動する時、すなわち所与の周波数にクロックされる時に比較的大電力を消費する。

可変分周器に使用する時に外部デート構成を省いたり少くとも縮小することができ、従って前記欠点を軽減できる論理回路を提供することが本発明の目的である。

本発明に従って、ドライバ、ラッチ及び各々が一対のエミッタ結合トランジスタからなるイネ−プリングスイッチを含む論理回路が提供され、ここで、ドライバはラッチに接続され、イネ−プリングスイッチのトランジスタのエミッタは電流源に接続され、イネ−プリングスイッチの各トランジスタのコレクタはラッチもしくはドライバの各エミッタ対に接続されており、イネ−プリングスイッチの１個のトランジスタのコレクタが制御スイッチを介してドライバもしくはラッチのエミッタに接続されていることを特徴としている。

一対のエミッタ結合トランジスタからなり第１のドライバに並列接続された第２のドライバを設けることができる。この場合、第１及び第２の°ドライバのトランジスタのエミッタはそれぞれ制御スイッチを介してイネ−プリングスイッチの前記一方のトランジスタのコレクタに接続されている。

本発明の一実施例において、制御スイッチは一対のエミッタ結合トランジスタを頁することができる。例えば、制御スイッチの１個のトランジスタのコレクタはドライバもしくはラッチのエミッタに接続することができ、制御スイッチの他方のトランジスタのコレクタはドライバの１方のトランジスタもしくはラッチの１方のトランジスタのコレクタに接続することができ、制御スイッチのトランジスタのエミッタはイネ−プリングスイッチの１方のトランジスタのコレクタに接続することができる。

第２のドライバが設けられている場合には、制御スイッチの１方のトランジスタのコレクタは第１のドライバのエミッタに接続され、制御スイッチの他方のトランジスタのコレクタは第２のドライバのエミッタに接続されている。

本発明に従って、ドライバ、ラッチ及び各々が一対のエミッタ結合トランジスタからなるイネ−プリングスイッチを含む論理回路も提供され、ここで、ドライバはラッチに接続され、イネ−プリングスイッチの１方のトランジスタのコレクタはラッチのエミッタに接続され、イネ−プリングスイッチの他方のトランジス− プリングスイッチのトランジスタのエミッタは電流源に接続されており、トランジスタを有する制御スイッチはドライバと電流源との間に接続され、トランジスタのコレクタはドライバの１個のトランジスタのコ、レクタに接続されトランジスタのエミッタは電流源に接続されることを特徴としている。

制御スイッチは制御スイッチの前記トランジスタに接続された第２のトランジスタを！し、一対のエミッタ結合トランジスタを形成することができる。

第２のトランジスタはイネ−プリングスイッチのエミッタと電流源間に接続することができ、第２のトランジスタのコレクタはイネ−プリングスイッチのエミッタに接続されて第２のトランジスタのエミッタは電流源に接続されている。

制御スイッチは第２のエミッタ結合トランジスタ対を含むことができ、ここで、第２のトランジスタ対の１方のトランジスタのコレクタは第１のエミッタ結合トランジスタ対の１方のトランジスタのコレクタに接のエミッタに接続されている。

制御スイッチは替りに第３のトランジスタｋｌｌｊすることができ、そのエミッタは制御スイッチの一対のエミッタ結合トランジスタのエミッタに接続され、第３のトランジスタのコレクタは一対の工゛ミッタ結合トランジスタの１方のトランジスタのコレクタに接続されている。

可変分周器は本発明全実施した少くとも１個の論理回路を含んで構成することができる。可変分周器の分周比は論理回路の制御スイッチに加わる信号に従って変えることができる。

本発明を実施した一対の論理を結合して可変分周器のデート段を形成することができる。この場合、可変分周器の分局比は一対の論理回路の一方の制御スイッチに加わる信号に従って変えることができる。

可変分周器はマスタ／スレーブ動作原理ｔ−１ｉｌＤ型バイステーブルとして作動するように構成され九一対のクロックドフリップフロップにデート段を接続して構成することができる。

このような論理回路全可変分周器に使用することは外部デート構成を省いたり少くとも縮小できる点において■利である。これにより、分周器は少い消費電力で高速作動することができる（すなわち、高クロック周波数を使用することができる）。従って、このような論理回路は合成同調を使用し連続給電を行う必要のあるハンドベルト受信器等の電力が気にかかる装置に使用すると特に頁利である。

次に、同じ参照番号は同じ素子を示す添付図を参照として実施例により本発明ｔさらに説明し、ここに、第１図はＤ型バイステーブルの一部全形成するフリップフロップの回路図、第２図は第１図の７リツプフロツプの真理値表、第３図は外部ケ９−ト構成を■ する可変分局器のプロツク図、第４図は第３図の分周器の真理値表、第５ａ図〜第５Ｃ図は本発明に従った論理回路の別の制御回路構成、第６ａ図は本発明の一実施例に従った論理回路の回路図、第６ｂ図は本発明のもう一つの実施例に従った論理回路の回路図、第６Ｃ図は本発明のもう一つの★流側に従った論理回路の回路図、第６ａ図は本発明のもう一つの実施例に従った論理回路の回路図、第７ａ図は第６ａ図の論理回路の真理値表、第７ｂ図は第６ｂ図の論理回路の真理値表、第７ａ図は第６ｄ図の論理回路の真理値表、第８ａ図は本発明に従った一対の論理回路全頁する可変分周器のブロック図、第８ｂ図は第６ａ図の一対の論理回路を含む場合の第８ａ図の分周器の真理値表、第８Ｃ図は第６ｄ図の一対の論理回路を含む場合の第８ａ図の分局器の真理値表、第９ａ図は第６ｂ図の論理回路全２つ含む場合の可変分周器のブロック図、第９ｂ図は第６ｂ図の論理回路を２つ含む場合の第９ａ図の分周器の真理値表、第１．Ｏａ図は第６Ｃ図の論理回路を含む場合の可変分周器のブロック図、第１０′ｏ図は第１０ａ図の可変分周器の真理値表である。

第１図に公知のクロックドフリップフロップの回路図全示し、それは各々のベースが各ドライバ入力端子Ｄユ及び′５１に接続されたエミッタ結合ドライバトランジスタ対Ｔ１及びＴ２と、それぞれラッチ出力端子Ｑ１及び可１に接続されたエミツク結合ランチトランジスタ対Ｔ３及びＴ、と、それぞれクロック入力ＣＫ及びコに接続された一対のエミッタ結合トランジスタＴ５及ヒＴ６ト、一対のバッファトランジスタＴフ及びＴ８と電流源トランジスタＴ９からなっている。

クロック入力ＣＫ及び面にクロック信号を加えると、ｌ／２クロツクサイクル中にトランジスタＴ５がオフとされその期間中トランジスタＴ６はオンとされ、第２の１７２クロツクサイクル中に相補性が生じる。従って、クロックサイクルごとにラッテ対Ｔ３及びＴ４と逆相にドライバ対Ｔ工及びＴ２がイネーブルされる。ｌ／２クロツ“クサイクル中にドライバ対Ｔ１及びＴ２がイネーブルされ（すなわちクロック入力圧に加わる論理１１１によりＴ６がオンとされ）、ラッテ対Ｔ３及びＴ４がディスエーブルされる。この半サイクル中にラッチ出力Ｑ工及び互、はそれぞれドライバ入力端子Ｄ１及びｒ工に加わる値をとる（第２図の真理値表参照）。第２の１／２クロツクサイクル中に、トランジスタＴ５がオンとされ、ラッチ対Ｔ３及びＴ４がイネーブルされ、従ってラッチ出力Ｑ１及び可、が前の状態にランチされる。

第３図は直列接続された２対のクロックドフリップフロップ２からなる可変分周器を示す。６対２は公知のマスタ／スレーブ原理に従ってＤ型バイステーブルとして作動し、クロック入力端子ＣＫ及びＣＫに加わるクロック信号の特定エツジ上のドライバ入力端子Ｄ１の値（１１１もしくは１０Ｉ）はランチ出力端子Ｑ２に転送されて保持、すなわちラッテされる。簡単にするため、ドライバ入力端子り１、Ｄ２及びラッテ出力端子Ｑ１　、Ｑ２は第６図から省かれている。

一方のフリッゾフロップ対のラッチ出力Ｑ２はＡＮＤデート３及びＮＯＲデート４からなる外部デート構成を介して他方の７リツプフロツノ対２のドライバ入力Ｄｌに接続されている。ＡＮＤデート３の一端子は制御信号入力端子ｘ１に接続されており、それには分周器１０分周゛比金変えるための制御信号が加えられる。

第４図に第３図の分周器１の真理値表を示す。真理値表から、制御信号入力端子Ｘ１に論理ＩＱ＋が加えられる時、分周器１は２の分周比ｋＷＬ、デート構成により２分周モードに余分な遅延が生じるため端子Ｘ１に論理１１１が加えられると分周比は６となることが判る。

次に第５ａ図及び第５Ｃ図を参照として、本発明全実施している論理回路に組み込むことができる別の形態の制御回路６全示す。

第５ａ図の制御回路６は一対のエミッタ結合トランジスタＴ１０及びＴ１１からなっている。トランジスタＴＩＯ及びＴ工、のベース電極はそれぞれ制御人力Ｘ１及びｘｌに接続されている。

第５ｂ図の制御回路６は一対のエミッタ結合トランジスタＴ１２及びＴ１３と第２のエミッタ結合トランジスタチェ工、及び”１５からなっている。第１のトランジスタ対Ｔ１２及びＴ０３のベース電極はそれぞれ制御入力されている。トランジスタＴ１２のコレクタは第２のトランジスタ対Ｔ１４及びＴよ、のエミッタ電極に接続されており、トランジスタＴ１３のコレクタはトランジスタチェ５のコレクタに接続されている。

第５Ｃ図に第６タイプの制御スイッチ６を示す。この制御スイッチ６は一対のエミッタ結合トランジスタチェ６及びＴエフからなジ、そのベース電極はそれぞれ制御人力Ｙ及びＹに接続されている。第６のトランジスタＴｌＢが設けられ、そのコレクタはトランジスタチェ。

のコレクタに接続され、エミッタはトランジスタＴ１６及びＴ１フのエミッタ電極に接続され、ベース電極は制御人カフ、に接続されている。

前記制御スイッチロのいずれか１個を本発明に従つた論理回路に組み込むことができる。このような論理回路の例については後記する。

第６ａ図を参照として、本発明の実施例に従った論理回路を示し、それはトランジスタチェ及びＴ２のドライバ対と、トランジスタＴ３及びＴ、のラッテ対と、イネ−ブリングスイッチトランジスタＴ５及びＴ６と、バッファトランジスタＴ７及びＴ８と、第１図のフリップフロップに示す電流源Ｔ９からなっている。この論理回路はまた制御スイッチ６を有し、それは本実施例では、エミッタ結合トランジスタ対Ｔ１ｏ及びＴ工、対からなり、ドライバ対Ｔ工及びＴ２とイネ−ブリングスイッチのトランジスタＴ６との間に結合されている。

第６ａ図から判るように、トランジスタＴ１０のコレクタはドライバ対のトランジスタＴ１のコレクタに接続されて、トランジスタチェ、のコレクタはトランジスタＴよ及びＴ２のエミッタに接続され、制御スイッチトランジスタＴ１０及びＴ１１のエミッタはイネ−ブリングスイッチトランジスタＴ６のコレクタに接続されている。制御スイッチ６トランジスタＴ１０及びＴ１１のベース電極はそれぞれ制御人力Ｘ１及びＹｌに接続されている。

制御スイッチトランジスタＴｌｏ及び゛Ｔ１１Ｈラッテ対Ｔ３及びＴ４と（図示せぬ〕イネ−ブリングスイッチのトランジスタＴ５との間に接続することもできる。こ及びＴ２のエミッタに接続され、制御スイッチＴ工、のコレクタはラッチ対Ｔ３及びＴ４のエミッタに接続され、制御スイッチＴ１ｏ及びＴ１１のエミッタはイネ−ブリングスイッチトランジスタＴ５に接続されている。

第６ａ図の論理回路は第７ａ図に示すような真理値表参照している。ここで、論理回路が駆動状態にあり（すなわちクロック入力ＣＫ上に論理１１１があり）且つ制御入力ｘ１上に論理ｆｉｌがある場合には、トランジスタＴ１ｏがオンとされるためドライバ入力Ｄ３及び五３の論理値に無関係にラッチ出力Ｑ３は論理ＩＱ＋となる（真理値表のシンボル　は論理１ｉ１もしくは１０１の値−となることを示す）。

本発明を実施したもう一つの形態の論理回路を第６ｂ図に示す。これは第５ａ図の制御スイッチ６ｔ−’Ｎして示されているが、替りに第５ｂ図もしくは第５Ｃ図の制御スイッチを含むことができる。この論理回路では、制御スイッチ６の１方のトランジスタのコレクタは一対のエミッタ結合トランジスタＴ１９及びＴ２Ｏからなるもう一つのドライバを介してドライバのトランジスタＴ１及びラッチのトランジスタＴ３のコレクタもしくはドライバのトランジスタＴ２及びラッチのトランジスタＴ、のコレクタに接続されている。トランジスタチェ、及びＴ２Ｏのベース電極にそれぞれドライバ入力Ｄ４及び５４に接続されている。本実施例では、制御スこの論理回路への入力として使用されているかどうかＫｌ定するように作動する（第７ｂ図の真理値表参照）。

本発明の別の実施例において、第５ｂ図の制御スイッチ６はイネ−ブリングスイッチのトランジスタＴ６とドライバトランジスタＴ１及び７２間に組み込むことができる。このような構成を第６Ｃ図に示し、ここで第２のトランジスタ対”１４のコレクタはトランジスタＴＩのコレクタに接続され、トランジスタＴ１５のコレクタはトランジスタＴ０及びＴ２のエミッタに接続され、第１のトランジスタ対Ｔよ、及びＴ１３のエミッタはイネ−ブリングスイッチのトランジスタＴ６に接続されていることが判る。

第６ｄ図に、本発明を実施したもう一つの論理回路を示す。この場合、一対のエミッタ結合トランジスタＴ１０及びＴ１１からなる制御スイッチ６がイネ−ブリングスイッチＴ５及びＴ６と電流源Ｔ９との間に接続されている。トランジスタチェ１のコレクタはイネ−ブリングスイッチＴ５及びＴ６のエミッタに接続され、制御スイッチ６のエミッタは電流源トランジスタＴ９のコレクタに接続され、トランジスタＴ１０のコレクタはドライブトランジスタＴ１のコレクタに接続され、結合スイッチ６のトランジスタＴ１０　％　Ｔ１１のベース電極はそれぞれ制御入力端子ｘ１及びＹｌに接続されている。

第７ｄ図に第６ｄ図の論理回路の真理値表を示す。

第７ｄ図に示す実施例において、制御スイッチトランジスタＴ１１’に省くことができ、その替りに、イネ−ブリングスイッチＴ６及びＴ５のエミッタを電流源トランジスタＴ９に直結することができる。

第６ｄ図の制御スイッチ６（図示せぬ）を第５ｂ図及び第５Ｃ図の制御スイッチ６０代用とすることができる。

本発明全実施した論理回路を相互に及び／もしくは（第１図及び第２図を参照として説明した）１個もしくは数個のフリップフロップ２と接続して可変分周器のデート段を形成することができる。

第８ａ図に可変分周器８を示し、ここで一対のフリップフロップ２がデート段１０に接続されている。デート段１０は第６ａ図を参照として説明した一対の論理回路からなっている。簡単にするため、いくつかの相補入出力は第８ａ図から省いである。さらに、デート段１０の２つの論理回路はドライバ入力Ｄ３、Ｄ４、制御人力ｘ１、ｘ２及びラッチ出力Ｑ３　、Ｑ４　’！ｉ”　！しているが、回路自体は！６ＩＬ図に示す通°りであり第７ａ図に示す真理値表’ｋＷしている。

゛　第８ａ図に示すように、ケ９−ト段１０はフリップ７０ツブ対２に接続されている。制御人力ｘ１は分周器８の分周比全決定する制御信号を受信することができる。第８ｂ図全参照として、分周器８の真理値衣ヲ示す。制御人力ｘ１が論理ｌｉｔであれば、分周器８は２の分周比を有することか判る。制御人力Ｘ１が論理１０１である場合、特にｆＩＮｌＱｌ、互２、Ｑ３及びＱ４の論理状態がそれぞれ０，０．０，１及び０である場合には、分局器８は完全な出力サイクルに対して３０分周比をπする。

第８Ｃ図はデート段１０の２つの論理回路の各々が第６ｄ図に示す本発明の実施例に従って構成されている場合の可変分周器８の真理値表金示す。

第８Ｃ図から、端子Ｘｌに論理１ｉ１ｉ与えると分周器８は２の分周比を持つことが判る。端子ｘ１に論理’ｏ’　ｖ与えると、特にｆＩＮ、Ｑよ、可２、Ｑ３及びＱ、の論理状態がそれぞれ０．０．０．１．０及び１．０゜１．１．０である場合には、分周器８の分周比は６となる。

第９ａ図は互いに接続された一対のデート段１４からなる可変分周器１２を示す。各ゲート段１４は第１図の論理回路に接続された第６ｂ図に示すような論理回路からなっている（明確にするため、分局器１２は単一終端構成として示されであるが異なる形状で実施することができる〕。分周器１２は一つのｒ−）段１４０制御人力ｘ１に加わる信号値（すなわち、論理１もしくはＯ）に従って２もしくに３分周するように作動する。

第９ｂ図はｒ−）段１４が第６ｂ図に示す論理回路からなる場合の分局器１２の真理値表である。分周器１２はｘ１＝１の場合に２分周し、Ｘ工＝００場合に６分周するように作動する。

第１０図は本発明に従った論理回路を含むもう一つの可変分周器を示す。この場合、第１０ａ図に示すように第６Ｃ図の論理回路は第１図の論理回路に接続されデート段１６金形成する。デート段１６はフリップフロップ２に接続されて可変分周器を形成する。

第１０ｂ図に示す真理値表から、第ｉＱａ図の可変分周器は制御信号人力Ｘ工＝Ｄの場合に４の分周比を■しｘ０＝１の場合に３の分周比ヲ有することが判る。

可変分局器の論理回路のＱ出力の論理値は真理値表でＡ、ＢＸＣ及びＤで示されている。分周出力信号がクリップフロップ対２の一つの論理回路から出力されて出力端子１７に供給される。

前記可変分周器は単一終端装置として図示したが、異なる形態で実施することができるため、これは主として明確にするためである。

前記実施例は可変分周器内の外部デート構成を省略　゛できるという利点がある。

前記特定実施例は単なる例にすぎず、本発明の範囲内で変更を加えることができる。例えば、第５ａ図〜第５Ｃ図のいずれか１個の制御スィッチ６全第６ａ図、第６ｂ図、第６Ｃ図及び第６ｄ図に示す論理回路に採用することができる。さらに、本発明を実施した異なる組合せの論理回路をフリップフロップと組み合せて２／３もしくは３／、以外の分周比を頁する可変分局器を形成することができる。特に、第５ｂ図に示す制御スイッチ６の第２のエミッタ結合トランジスタ対Ｔ１４及びＴ１．により、このような制御スイッチ６を組み込んだ論理回路を可変分周器に組み込んだ場合に分周比の変動可能数を増大することができる。

可変分周器は２　／２　＋１の分周を行うように構成することができ、ここにＮは直列接続マスタ／スレーブ論理回路数である（例えば、デート段２．６゜１４及び１６）。

浄書（内容−二弐更なし）７４７Ｇ、　４゜Ｆｔａ、　６ａ。

Ｆ／Ｇ、　６ｃ。

浄書（内容に変更なし）Ｆｔａ、　７ｂ。

浄書（内容（こ変更なし）手続補正書（方式）１．事件の表示ｒ’ｃ”ｒ／θＢｇ”ｄｏｏ、ｒｏ！２、発明の名称事件との関係　特許出願人５、補正命令の日付昭和乙工年ム月エゾ日６、補正により増加する発明の数７、補正の対象図面の釘！訳文の浄書　（内容に変更なし）口１１１１査報告ｌｍｅｍｍｍａａｌ　ＡｔｅＫｍ６Ｍ　）ｌ。ＰＣＴ／ＧＢ　Ｉ！５１００５０５ｋＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮτＥＰ−ＢＩＡＴ！ＯＮＡ’＋　ＳＥ、”＋ＲＣＨ妃？ＯＲτ０ＮＣＢ−Ａ、−２１３７３１３４０３／１０／８４　ＤＥ− Ａ、Ｃ３４１１８７１１１／１０／８４ＪＰ−Ａ−５９Ｌ８１１３３１　１６／１０／８４

Claims

【特許請求の範囲】

１．ドライバ（Ｔ１，Ｔ２）と、ラツチ（Ｔ３，Ｔ４）と各々が一対のエミツタ結合トランジスタからなるイネーブリングスイツチ（Ｔ５，Ｔ６）を含む論理回路において、ドライバ（Ｔ１，Ｔ２）はラツチ（Ｔ３，Ｔ４）に接続され、イネーブリングスイツチ（Ｔ５，Ｔ６）のトランジスタのエミツタは電流源（Ｔｇ）に接続され、イネーブリングスイツチ（Ｔ５，Ｔ６）の各トランジスタのコレクタはラツチもしくはドライバの各エミツタ対に接続されており、イネーブリングスイツチ（Ｔ５，Ｔ６）の一方のトランジスタ（Ｔ６）のコレクタは制御スイツチ（６）を介してドライバ（Ｔ１，Ｔ２）もしくはラツチ（Ｔ１，Ｔ４）のエミツタに接続されていることを特徴とする論理回路。
２．請求の範囲第１項記載に従つた論理回路において、制御スイツチ（６）は一対のエミツタ結合トランジスタからなる論理回路。
３．請求の範囲第２項にかいて、一対のエミツタ結合トランジスタからなる第２のドライバ（Ｔ１９，Ｔ２０）が第１のドライバ（Ｔ１，Ｔ２）に並列接続されている論理回路。
４．請求の範囲第３項記載に従つた論理回路において、第１のドライバ（Ｔ１，Ｔ２）及び第２のドライバ（Ｔ１９，Ｔ２０）のトランジスタのエミツタはそれぞれ制御スイツチ（６）を介してイネーブリングスイツチ（Ｔ５，Ｔ６）の前記一方のトランジスタのコレクタに接続されている論理回路。
５．請求の範囲第２項記載の論理回路において、制御スイツチ（６）の一方のトランジスタ（Ｔ６）のコレクタはドライバ（Ｔ１，Ｔ２）もしくはラツチ（Ｔ３，Ｔ４）のエミツタに接続され、制御スイツチ（６）の他方のトランジスタ（Ｔ５）のコレクタはドライバの一方のトランジスタ（Ｔ１）及びラツチの一方のトランジスタ（Ｔ３）のコレクタに接続され、制御スイツチ（６）のトランジスタのエミツタはイネーブリングスイツチの一方のトランジスタのコレクタに接続されている論理回路。
６．請求の範囲第４項記載に従つた論理回路において、制御スイツチ（６）の一方のトランジスタ（Ｔ１１）のコレクタは第１のドライバ（Ｔ１，Ｔ２）のエミツタに接続され、制御スイツチ（６）の他方のトランジスタ（Ｔｌｏ）のコレクタは第２のドライバ（Ｔ１９，Ｔ２０）のエミツタに接続されている論理回路。
７．ドライバ（Ｔ１，Ｔ２）と、ラツチ（Ｔ３，Ｔ４）と、各々が一対のエミツタ結合トランジスタからなるイネープリングスイツチ（Ｔ５，Ｔ６）を含む論理回路において、ドライバはラツチに接続され、イネーブリングスイツチ（Ｔ５，Ｔ６）の一方のトランジスタのコレクタはラツチのエミツタに接続され、イネーブリングスイツチの他方のトランジスタ（Ｔ６）のコレクタはドライバ（Ｔ１，Ｔ２）のエミツタに接続され、イネーブリングスイツチ（Ｔ５，Ｔ６）のトランジスタのエミツタは電流源（Ｔ９）に接続されており、トランジスタ（Ｔ１０）からなる制御スイツチ（６）がドライバ（Ｔ１，Ｔ２）と電流源（Ｔｇ）との間に接続され、トランジスタ（Ｔ１０）のコレクタはドライバの一方のトランジスタ（Ｔ１）のコレクタに接続され、トランジスタ（Ｔ１０）のエミツタは電流源（Ｔ９）に接続きれていることを特徴とする論理回路。
８．請求の範囲第７項に従つた論理回路において、制御スイツチ（６）は制御スイツチ（６）の前記トランジスタ（Ｔ１００）に接続された第２のトランジスタ（Ｔ１１）からなり、一対のエミツタ接続トランジスタを形成する論理回路。
９．請求の範囲第８項記載の論理回路において、第２のトランジスタ（Ｔ１１）がイネーブリングスイツチ（Ｔ５，Ｔ６）のエミツタと電流源（Ｔ９）間に接続され、第２のトランジスタ（Ｔ１１）のコレクタはイネーブリングスイツチのエミツタに接続され第２のトランジスタのエミツタは電流源（Ｔ９）に接続されている論理回路。
１０．請求の範囲第２項から第６項、第８項もしくは第９項のいずれか一項に従つた論理回路において、制御スイツチ（６）は第２のエミツタ結合トランジスタ対（Ｔ１２，Ｔ１３）を有し、第２のトランジスタ対の一方のトランジスタ（Ｔ１３）のコレクタは第１のエミツタ結合トランジスタ対の一方のトランジスタ（Ｔ１５）のコレクタに接続されており、第２のトランジスタ対の他方のトランジスタ（Ｔ１２）のコレクタは第１のトランジスタ対（Ｔ１４，Ｔ１５）の各トランジスタのエミツタに接続されている論理回路。
１１．請求の範囲第２項から第６項、第８項もしくは第９項のいずれか一項に従つた論理回路において、制御スイツチ（６）は第３のトランジスタ（Ｔ１８）を有し、そのエミツタは制御スイツチのエミッタ結合トランジスタ対（Ｔ１６，Ｔ１７）のエミツタに接続され、第３のトランジスタ（Ｔ１８）のコレクタはエミッタ結合トランジスタ対の一方のトランジスタ（Ｔ１７）のコレクタに接続されている論理回路。
１２．請求の範囲第１項から第９項のいずれか一項に従つた少くとも１個の論理回路を有する可変分周器（８）において、可変分周器（８）の分周比は論理回路の制御スイツチ（６）に加わる信号（Ｘ１）に従つて変えることができる可変分周器。
１３．請求の範囲第１０項に従つた少くとも１個の論理回路を有する可変分周器に心いて、可変分周器（８）は請求の範囲第１項から第９項に従つた少くとも１個の論理回路を有し、分周器（８）の分周比は論理回路の制御スイツチ（６）に加わる信号（Ｘ１）に従つて変えることができる可変分周器。
１４．請求の範囲第１１項に従つた少くとも１個の論理回路を有する可変分周器において、可変分周器（８）は請求の範囲第１項から第９項のいずれか一項に従つた少くとも１個の論理回路を有し、可変分周器（８）の分周比は論理回路の制御スイツチ（６）に加わる信号（Ｘ１）に従つて変えることができる可変分周器。