JPS62501322A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS62501322A JPS62501322A JP50509585A JP50509585A JPS62501322A JP S62501322 A JPS62501322 A JP S62501322A JP 50509585 A JP50509585 A JP 50509585A JP 50509585 A JP50509585 A JP 50509585A JP S62501322 A JPS62501322 A JP S62501322A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- logic circuit
- emitter
- collector
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
論理回路
本発明は論理回路、より詳細には可変分周器に使用する論理回路に関する。
可変分周器に使用する公知の論理回路は添付第1図に示すクロックドフリップフ
ロップの形状をとっている。このようなフリップフロップはドライバ、ラッチ及
び各々が一対のエミッタ結合トランジスタからなるイネ−ブリングスイッチを有
している。ドライバの各トランジスタのコレクタはラッチの各トランジスタのコ
レクタに接続されている。さらに、トライバ及びラッチのエミッタはそれぞれイ
ネ−ブリングスイッチの各トランジスタの各コレクタに接続されており、イネ−
ブリングスイッチのエミッタは電流源に接続されている。
可変分周器は直列接続されたこのような二対のフリップフロップを含むことがで
き、各対は公知のマスタ/スレーブ動作原理eWするD型バイステーブルとして
作動するように構成されている。
このような可変分周器km付第3図に示す。この分局器において、1方のD型パ
イステーブルの出力は外sr−ト構成を介して他方のD型バイステーブルの入力
に接続されている。分周器の分局比は外部デート構成に信号を加えることにより
変えることができる。
このような外部デート構成を使用した可変分周器は動作速度が遅い点で不利であ
る。さらに、このような分周器は所与の速度で作動する時、すなわち所与の周波
数にクロックされる時に比較的大電力を消費する。
可変分周器に使用する時に外部デート構成を省いたり少くとも縮小することがで
き、従って前記欠点を軽減できる論理回路を提供することが本発明の目的である
。
本発明に従って、ドライバ、ラッチ及び各々が一対のエミッタ結合トランジスタ
からなるイネ−プリングスイッチを含む論理回路が提供され、ここで、ドライバ
はラッチに接続され、イネ−プリングスイッチのトランジスタのエミッタは電流
源に接続され、イネ−プリングスイッチの各トランジスタのコレクタはラッチも
しくはドライバの各エミッタ対に接続されており、イネ−プリングスイッチの1
個のトランジスタのコレクタが制御スイッチを介してドライバもしくはラッチの
エミッタに接続されていることを特徴としている。
一対のエミッタ結合トランジスタからなり第1のドライバに並列接続された第2
のドライバを設けることができる。この場合、第1及び第2の°ドライバのトラ
ンジスタのエミッタはそれぞれ制御スイッチを介してイネ−プリングスイッチの
前記一方のトランジスタのコレクタに接続されている。
本発明の一実施例において、制御スイッチは一対のエミッタ結合トランジスタを
頁することができる。例えば、制御スイッチの1個のトランジスタのコレクタは
ドライバもしくはラッチのエミッタに接続することができ、制御スイッチの他方
のトランジスタのコレクタはドライバの1方のトランジスタもしくはラッチの1
方のトランジスタのコレクタに接続することができ、制御スイッチのトランジス
タのエミッタはイネ−プリングスイッチの1方のトランジスタのコレクタに接続
することができる。
第2のドライバが設けられている場合には、制御スイッチの1方のトランジスタ
のコレクタは第1のドライバのエミッタに接続され、制御スイッチの他方のトラ
ンジスタのコレクタは第2のドライバのエミッタに接続されている。
本発明に従って、ドライバ、ラッチ及び各々が一対のエミッタ結合トランジスタ
からなるイネ−プリングスイッチを含む論理回路も提供され、ここで、ドライバ
はラッチに接続され、イネ−プリングスイッチの1方のトランジスタのコレクタ
はラッチのエミッタに接続され、イネ−プリングスイッチの他方のトランジス−
プリングスイッチのトランジスタのエミッタは電流源に接続されており、トラン
ジスタを有する制御スイッチはドライバと電流源との間に接続され、トランジス
タのコレクタはドライバの1個のトランジスタのコ、レクタに接続されトランジ
スタのエミッタは電流源に接続されることを特徴としている。
制御スイッチは制御スイッチの前記トランジスタに接続された第2のトランジス
タを!し、一対のエミッタ結合トランジスタを形成することができる。
第2のトランジスタはイネ−プリングスイッチのエミッタと電流源間に接続する
ことができ、第2のトランジスタのコレクタはイネ−プリングスイッチのエミッ
タに接続されて第2のトランジスタのエミッタは電流源に接続されている。
制御スイッチは第2のエミッタ結合トランジスタ対を含むことができ、ここで、
第2のトランジスタ対の1方のトランジスタのコレクタは第1のエミッタ結合ト
ランジスタ対の1方のトランジスタのコレクタに接のエミッタに接続されている
。
制御スイッチは替りに第3のトランジスタklljすることができ、そのエミッ
タは制御スイッチの一対のエミッタ結合トランジスタのエミッタに接続され、第
3のトランジスタのコレクタは一対の工゛ミッタ結合トランジスタの1方のトラ
ンジスタのコレクタに接続されている。
可変分周器は本発明全実施した少くとも1個の論理回路を含んで構成することが
できる。可変分周器の分周比は論理回路の制御スイッチに加わる信号に従って変
えることができる。
本発明を実施した一対の論理を結合して可変分周器のデート段を形成することが
できる。この場合、可変分周器の分局比は一対の論理回路の一方の制御スイッチ
に加わる信号に従って変えることができる。
可変分周器はマスタ/スレーブ動作原理t−1ilD型バイステーブルとして作
動するように構成され九一対のクロックドフリップフロップにデート段を接続し
て構成することができる。
このような論理回路全可変分周器に使用することは外部デート構成を省いたり少
くとも縮小できる点において■利である。これにより、分周器は少い消費電力で
高速作動することができる(すなわち、高クロック周波数を使用することができ
る)。従って、このような論理回路は合成同調を使用し連続給電を行う必要のあ
るハンドベルト受信器等の電力が気にかかる装置に使用すると特に頁利である。
次に、同じ参照番号は同じ素子を示す添付図を参照として実施例により本発明t
さらに説明し、ここに、第1図はD型バイステーブルの一部全形成するフリップ
フロップの回路図、
第2図は第1図の7リツプフロツプの真理値表、第3図は外部ケ9−ト構成を■
する可変分局器のプロツク図、
第4図は第3図の分周器の真理値表、
第5a図〜第5C図は本発明に従った論理回路の別の制御回路構成、
第6a図は本発明の一実施例に従った論理回路の回路図、
第6b図は本発明のもう一つの実施例に従った論理回路の回路図、
第6C図は本発明のもう一つの★流側に従った論理回路の回路図、
第6a図は本発明のもう一つの実施例に従った論理回路の回路図、
第7a図は第6a図の論理回路の真理値表、第7b図は第6b図の論理回路の真
理値表、第7a図は第6d図の論理回路の真理値表、第8a図は本発明に従った
一対の論理回路全頁する可変分周器のブロック図、
第8b図は第6a図の一対の論理回路を含む場合の第8a図の分周器の真理値表
、
第8C図は第6d図の一対の論理回路を含む場合の第8a図の分局器の真理値表
、
第9a図は第6b図の論理回路全2つ含む場合の可変分周器のブロック図、
第9b図は第6b図の論理回路を2つ含む場合の第9a図の分周器の真理値表、
第1.Oa図は第6C図の論理回路を含む場合の可変分周器のブロック図、
第10′o図は第10a図の可変分周器の真理値表である。
第1図に公知のクロックドフリップフロップの回路図全示し、それは各々のベー
スが各ドライバ入力端子Dユ及び′51に接続されたエミッタ結合ドライバトラ
ンジスタ対T1及びT2と、それぞれラッチ出力端子Q1及び可1に接続された
エミツク結合ランチトランジスタ対T3及びT、と、それぞれクロック入力CK
及びコに接続された一対のエミッタ結合トランジスタT5及ヒT6ト、一対のバ
ッファトランジスタTフ及びT8と電流源トランジスタT9からなっている。
クロック入力CK及び面にクロック信号を加えると、l/2クロツクサイクル中
にトランジスタT5がオフとされその期間中トランジスタT6はオンとされ、第
2の172クロツクサイクル中に相補性が生じる。従って、クロックサイクルご
とにラッテ対T3及びT4と逆相にドライバ対T工及びT2がイネーブルされる
。l/2クロツ“クサイクル中にドライバ対T1及びT2がイネーブルされ(す
なわちクロック入力圧に加わる論理111によりT6がオンとされ)、ラッテ対
T3及びT4がディスエーブルされる。この半サイクル中にラッチ出力Q工及び
互、はそれぞれドライバ入力端子D1及びr工に加わる値をとる(第2図の真理
値表参照)。第2の1/2クロツクサイクル中に、トランジスタT5がオンとさ
れ、ラッチ対T3及びT4がイネーブルされ、従ってラッチ出力Q1及び可、が
前の状態にランチされる。
第3図は直列接続された2対のクロックドフリップフロップ2からなる可変分周
器を示す。6対2は公知のマスタ/スレーブ原理に従ってD型バイステーブルと
して作動し、クロック入力端子CK及びCKに加わるクロック信号の特定エツジ
上のドライバ入力端子D1の値(111もしくは10I)はランチ出力端子Q2
に転送されて保持、すなわちラッテされる。簡単にするため、ドライバ入力端子
り1、D2及びラッテ出力端子Q1 、Q2は第6図から省かれている。
一方のフリッゾフロップ対のラッチ出力Q2はANDデート3及びNORデート
4からなる外部デート構成を介して他方の7リツプフロツノ対2のドライバ入力
Dlに接続されている。ANDデート3の一端子は制御信号入力端子x1に接続
されており、それには分周器10分周゛比金変えるための制御信号が加えられる
。
第4図に第3図の分周器1の真理値表を示す。真理値表から、制御信号入力端子
X1に論理IQ+が加えられる時、分周器1は2の分周比kWL、デート構成に
より2分周モードに余分な遅延が生じるため端子X1に論理111が加えられる
と分周比は6となることが判る。
次に第5a図及び第5C図を参照として、本発明全実施している論理回路に組み
込むことができる別の形態の制御回路6全示す。
第5a図の制御回路6は一対のエミッタ結合トランジスタT10及びT11から
なっている。トランジスタTIO及びT工、のベース電極はそれぞれ制御人力X
1及びxlに接続されている。
第5b図の制御回路6は一対のエミッタ結合トランジスタT12及びT13と第
2のエミッタ結合トランジスタチェ工、及び”15からなっている。第1のトラ
ンジスタ対T12及びT03のベース電極はそれぞれ制御入力されている。トラ
ンジスタT12のコレクタは第2のトランジスタ対T14及びTよ、のエミッタ
電極に接続されており、トランジスタT13のコレクタはトランジスタチェ5の
コレクタに接続されている。
第5C図に第6タイプの制御スイッチ6を示す。この制御スイッチ6は一対のエ
ミッタ結合トランジスタチェ6及びTエフからなジ、そのベース電極はそれぞれ
制御人力Y及びYに接続されている。第6のトランジスタTlBが設けられ、そ
のコレクタはトランジスタチェ。
のコレクタに接続され、エミッタはトランジスタT16及びT1フのエミッタ電
極に接続され、ベース電極は制御人カフ、に接続されている。
前記制御スイッチロのいずれか1個を本発明に従つた論理回路に組み込むことが
できる。このような論理回路の例については後記する。
第6a図を参照として、本発明の実施例に従った論理回路を示し、それはトラン
ジスタチェ及びT2のドライバ対と、トランジスタT3及びT、のラッテ対と、
イネ−ブリングスイッチトランジスタT5及びT6と、バッファトランジスタT
7及びT8と、第1図のフリップフロップに示す電流源T9からなっている。こ
の論理回路はまた制御スイッチ6を有し、それは本実施例では、エミッタ結合ト
ランジスタ対T1o及びT工、対からなり、ドライバ対T工及びT2とイネ−ブ
リングスイッチのトランジスタT6との間に結合されている。
第6a図から判るように、トランジスタT10のコレクタはドライバ対のトラン
ジスタT1のコレクタに接続されて、トランジスタチェ、のコレクタはトランジ
スタTよ及びT2のエミッタに接続され、制御スイッチトランジスタT10及び
T11のエミッタはイネ−ブリングスイッチトランジスタT6のコレクタに接続
されている。制御スイッチ6トランジスタT10及びT11のベース電極はそれ
ぞれ制御人力X1及びYlに接続されている。
制御スイッチトランジスタTlo及び゛T11Hラッテ対T3及びT4と(図示
せぬ〕イネ−ブリングスイッチのトランジスタT5との間に接続することもでき
る。こ及びT2のエミッタに接続され、制御スイッチT工、のコレクタはラッチ
対T3及びT4のエミッタに接続され、制御スイッチT1o及びT11のエミッ
タはイネ−ブリングスイッチトランジスタT5に接続されている。
第6a図の論理回路は第7a図に示すような真理値表参照している。ここで、論
理回路が駆動状態にあり(すなわちクロック入力CK上に論理111があり)且
つ制御入力x1上に論理filがある場合には、トランジスタT1oがオンとさ
れるためドライバ入力D3及び五3の論理値に無関係にラッチ出力Q3は論理I
Q+となる(真理値表のシンボル は論理1i1もしくは101の値−となるこ
とを示す)。
本発明を実施したもう一つの形態の論理回路を第6b図に示す。これは第5a図
の制御スイッチ6t−’Nして示されているが、替りに第5b図もしくは第5C
図の制御スイッチを含むことができる。この論理回路では、制御スイッチ6の1
方のトランジスタのコレクタは一対のエミッタ結合トランジスタT19及びT2
Oからなるもう一つのドライバを介してドライバのトランジスタT1及びラッチ
のトランジスタT3のコレクタもしくはドライバのトランジスタT2及びラッチ
のトランジスタT、のコレクタに接続されている。トランジスタチェ、及びT2
Oのベース電極にそれぞれドライバ入力D4及び54に接続されている。本実施
例では、制御スこの論理回路への入力として使用されているかどうかKl定する
ように作動する(第7b図の真理値表参照)。
本発明の別の実施例において、第5b図の制御スイッチ6はイネ−ブリングスイ
ッチのトランジスタT6とドライバトランジスタT1及び72間に組み込むこと
ができる。このような構成を第6C図に示し、ここで第2のトランジスタ対”1
4のコレクタはトランジスタTIのコレクタに接続され、トランジスタT15の
コレクタはトランジスタT0及びT2のエミッタに接続され、第1のトランジス
タ対Tよ、及びT13のエミッタはイネ−ブリングスイッチのトランジスタT6
に接続されていることが判る。
第6d図に、本発明を実施したもう一つの論理回路を示す。この場合、一対のエ
ミッタ結合トランジスタT10及びT11からなる制御スイッチ6がイネ−ブリ
ングスイッチT5及びT6と電流源T9との間に接続されている。トランジスタ
チェ1のコレクタはイネ−ブリングスイッチT5及びT6のエミッタに接続され
、制御スイッチ6のエミッタは電流源トランジスタT9のコレクタに接続され、
トランジスタT10のコレクタはドライブトランジスタT1のコレクタに接続さ
れ、結合スイッチ6のトランジスタT10 % T11のベース電極はそれぞれ
制御入力端子x1及びYlに接続されている。
第7d図に第6d図の論理回路の真理値表を示す。
第7d図に示す実施例において、制御スイッチトランジスタT11’に省くこと
ができ、その替りに、イネ−ブリングスイッチT6及びT5のエミッタを電流源
トランジスタT9に直結することができる。
第6d図の制御スイッチ6(図示せぬ)を第5b図及び第5C図の制御スイッチ
60代用とすることができる。
本発明全実施した論理回路を相互に及び/もしくは(第1図及び第2図を参照と
して説明した)1個もしくは数個のフリップフロップ2と接続して可変分周器の
デート段を形成することができる。
第8a図に可変分周器8を示し、ここで一対のフリップフロップ2がデート段1
0に接続されている。デート段10は第6a図を参照として説明した一対の論理
回路からなっている。簡単にするため、いくつかの相補入出力は第8a図から省
いである。さらに、デート段10の2つの論理回路はドライバ入力D3、D4、
制御人力x1、x2及びラッチ出力Q3 、Q4 ’!i” !しているが、回
路自体は!6IL図に示す通°りであり第7a図に示す真理値表’kWしている
。
゛ 第8a図に示すように、ケ9−ト段10はフリップ70ツブ対2に接続され
ている。制御人力x1は分周器8の分周比全決定する制御信号を受信することが
できる。第8b図全参照として、分周器8の真理値衣ヲ示す。制御人力x1が論
理litであれば、分周器8は2の分周比を有することか判る。制御人力X1が
論理101である場合、特にfINlQl、互2、Q3及びQ4の論理状態がそ
れぞれ0,0.0,1及び0である場合には、分局器8は完全な出力サイクルに
対して30分周比をπする。
第8C図はデート段10の2つの論理回路の各々が第6d図に示す本発明の実施
例に従って構成されている場合の可変分周器8の真理値表金示す。
第8C図から、端子Xlに論理1i1i与えると分周器8は2の分周比を持つこ
とが判る。端子x1に論理’o’ v与えると、特にfIN、Qよ、可2、Q3
及びQ、の論理状態がそれぞれ0.0.0.1.0及び1.0゜1.1.0であ
る場合には、分周器8の分周比は6となる。
第9a図は互いに接続された一対のデート段14からなる可変分周器12を示す
。各ゲート段14は第1図の論理回路に接続された第6b図に示すような論理回
路からなっている(明確にするため、分局器12は単一終端構成として示されで
あるが異なる形状で実施することができる〕。分周器12は一つのr−)段14
0制御人力x1に加わる信号値(すなわち、論理1もしくはO)に従って2もし
くに3分周するように作動する。
第9b図はr−)段14が第6b図に示す論理回路からなる場合の分局器12の
真理値表である。分周器12はx1=1の場合に2分周し、X工=00場合に6
分周するように作動する。
第10図は本発明に従った論理回路を含むもう一つの可変分周器を示す。この場
合、第10a図に示すように第6C図の論理回路は第1図の論理回路に接続され
デート段16金形成する。デート段16はフリップフロップ2に接続されて可変
分周器を形成する。
第10b図に示す真理値表から、第iQa図の可変分周器は制御信号人力X工=
Dの場合に4の分周比を■しx0=1の場合に3の分周比ヲ有することが判る。
可変分局器の論理回路のQ出力の論理値は真理値表でA、BXC及びDで示され
ている。分周出力信号がクリップフロップ対2の一つの論理回路から出力されて
出力端子17に供給される。
前記可変分周器は単一終端装置として図示したが、異なる形態で実施することが
できるため、これは主として明確にするためである。
前記実施例は可変分周器内の外部デート構成を省略 ゛できるという利点がある
。
前記特定実施例は単なる例にすぎず、本発明の範囲内で変更を加えることができ
る。例えば、第5a図〜第5C図のいずれか1個の制御スィッチ6全第6a図、
第6b図、第6C図及び第6d図に示す論理回路に採用することができる。さら
に、本発明を実施した異なる組合せの論理回路をフリップフロップと組み合せて
2/3もしくは3/、以外の分周比を頁する可変分局器を形成することができる
。特に、第5b図に示す制御スイッチ6の第2のエミッタ結合トランジスタ対T
14及びT1.により、このような制御スイッチ6を組み込んだ論理回路を可変
分周器に組み込んだ場合に分周比の変動可能数を増大することができる。
可変分周器は2 /2 +1の分周を行うように構成することができ、ここにN
は直列接続マスタ/スレーブ論理回路数である(例えば、デート段2.6゜14
及び16)。
浄書(内容−二弐更なし)
747G、 4゜
Fta、 6a。
F/G、 6c。
浄書(内容に変更なし)
Fta、 7b。
浄書(内容(こ変更なし)
手続補正書(方式)
1.事件の表示
r’c”r/θBg”doo、ro!
2、発明の名称
事件との関係 特許出願人
5、補正命令の日付
昭和乙工年ム月エゾ日
6、補正により増加する発明の数
7、補正の対象
図面の釘!訳文の浄書 (内容に変更なし)口1111査報告
lmemmmaal AteKm6M )l。PCT/GB I!510050
5kNNEX To THE INτEP−BIAT!ONA’+ SE、”+
RCH妃?ORτ0NCB−A、−2137313403/10/84 DE−
A、C341187111/10/84JP−A−59L811331 16/
10/84
Claims (14)
- 1.ドライバ(T1,T2)と、ラツチ(T3,T4)と各々が一対のエミツタ 結合トランジスタからなるイネーブリングスイツチ(T5,T6)を含む論理回 路において、ドライバ(T1,T2)はラツチ(T3,T4)に接続され、イネ ーブリングスイツチ(T5,T6)のトランジスタのエミツタは電流源(Tg) に接続され、イネーブリングスイツチ(T5,T6)の各トランジスタのコレク タはラツチもしくはドライバの各エミツタ対に接続されており、イネーブリング スイツチ(T5,T6)の一方のトランジスタ(T6)のコレクタは制御スイツ チ(6)を介してドライバ(T1,T2)もしくはラツチ(T1,T4)のエミ ツタに接続されていることを特徴とする論理回路。
- 2.請求の範囲第1項記載に従つた論理回路において、制御スイツチ(6)は一 対のエミツタ結合トランジスタからなる論理回路。
- 3.請求の範囲第2項にかいて、一対のエミツタ結合トランジスタからなる第2 のドライバ(T19,T20)が第1のドライバ(T1,T2)に並列接続され ている論理回路。
- 4.請求の範囲第3項記載に従つた論理回路において、第1のドライバ(T1, T2)及び第2のドライバ(T19,T20)のトランジスタのエミツタはそれ ぞれ制御スイツチ(6)を介してイネーブリングスイツチ(T5,T6)の前記 一方のトランジスタのコレクタに接続されている論理回路。
- 5.請求の範囲第2項記載の論理回路において、制御スイツチ(6)の一方のト ランジスタ(T6)のコレクタはドライバ(T1,T2)もしくはラツチ(T3 ,T4)のエミツタに接続され、制御スイツチ(6)の他方のトランジスタ(T 5)のコレクタはドライバの一方のトランジスタ(T1)及びラツチの一方のト ランジスタ(T3)のコレクタに接続され、制御スイツチ(6)のトランジスタ のエミツタはイネーブリングスイツチの一方のトランジスタのコレクタに接続さ れている論理回路。
- 6.請求の範囲第4項記載に従つた論理回路において、制御スイツチ(6)の一 方のトランジスタ(T11)のコレクタは第1のドライバ(T1,T2)のエミ ツタに接続され、制御スイツチ(6)の他方のトランジスタ(Tlo)のコレク タは第2のドライバ(T19,T20)のエミツタに接続されている論理回路。
- 7.ドライバ(T1,T2)と、ラツチ(T3,T4)と、各々が一対のエミツ タ結合トランジスタからなるイネープリングスイツチ(T5,T6)を含む論理 回路において、ドライバはラツチに接続され、イネーブリングスイツチ(T5, T6)の一方のトランジスタのコレクタはラツチのエミツタに接続され、イネー ブリングスイツチの他方のトランジスタ(T6)のコレクタはドライバ(T1, T2)のエミツタに接続され、イネーブリングスイツチ(T5,T6)のトラン ジスタのエミツタは電流源(T9)に接続されており、トランジスタ(T10) からなる制御スイツチ(6)がドライバ(T1,T2)と電流源(Tg)との間 に接続され、トランジスタ(T10)のコレクタはドライバの一方のトランジス タ(T1)のコレクタに接続され、トランジスタ(T10)のエミツタは電流源 (T9)に接続きれていることを特徴とする論理回路。
- 8.請求の範囲第7項に従つた論理回路において、制御スイツチ(6)は制御ス イツチ(6)の前記トランジスタ(T100)に接続された第2のトランジスタ (T11)からなり、一対のエミツタ接続トランジスタを形成する論理回路。
- 9.請求の範囲第8項記載の論理回路において、第2のトランジスタ(T11) がイネーブリングスイツチ(T5,T6)のエミツタと電流源(T9)間に接続 され、第2のトランジスタ(T11)のコレクタはイネーブリングスイツチのエ ミツタに接続され第2のトランジスタのエミツタは電流源(T9)に接続されて いる論理回路。
- 10.請求の範囲第2項から第6項、第8項もしくは第9項のいずれか一項に従 つた論理回路において、制御スイツチ(6)は第2のエミツタ結合トランジスタ 対(T12,T13)を有し、第2のトランジスタ対の一方のトランジスタ(T 13)のコレクタは第1のエミツタ結合トランジスタ対の一方のトランジスタ( T15)のコレクタに接続されており、第2のトランジスタ対の他方のトランジ スタ(T12)のコレクタは第1のトランジスタ対(T14,T15)の各トラ ンジスタのエミツタに接続されている論理回路。
- 11.請求の範囲第2項から第6項、第8項もしくは第9項のいずれか一項に従 つた論理回路において、制御スイツチ(6)は第3のトランジスタ(T18)を 有し、そのエミツタは制御スイツチのエミッタ結合トランジスタ対(T16,T 17)のエミツタに接続され、第3のトランジスタ(T18)のコレクタはエミ ッタ結合トランジスタ対の一方のトランジスタ(T17)のコレクタに接続され ている論理回路。
- 12.請求の範囲第1項から第9項のいずれか一項に従つた少くとも1個の論理 回路を有する可変分周器(8)において、可変分周器(8)の分周比は論理回路 の制御スイツチ(6)に加わる信号(X1)に従つて変えることができる可変分 周器。
- 13.請求の範囲第10項に従つた少くとも1個の論理回路を有する可変分周器 に心いて、可変分周器(8)は請求の範囲第1項から第9項に従つた少くとも1 個の論理回路を有し、分周器(8)の分周比は論理回路の制御スイツチ(6)に 加わる信号(X1)に従つて変えることができる可変分周器。
- 14.請求の範囲第11項に従つた少くとも1個の論理回路を有する可変分周器 において、可変分周器(8)は請求の範囲第1項から第9項のいずれか一項に従 つた少くとも1個の論理回路を有し、可変分周器(8)の分周比は論理回路の制 御スイツチ(6)に加わる信号(X1)に従つて変えることができる可変分周器 。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB848428092A GB8428092D0 (en) | 1984-11-07 | 1984-11-07 | Logic circuits |
GB8428092 | 1984-11-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62501322A true JPS62501322A (ja) | 1987-05-21 |
Family
ID=10569361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50509585A Pending JPS62501322A (ja) | 1984-11-07 | 1985-11-06 | 論理回路 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0202288A1 (ja) |
JP (1) | JPS62501322A (ja) |
GB (1) | GB8428092D0 (ja) |
WO (1) | WO1986003078A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07101839B2 (ja) * | 1989-10-06 | 1995-11-01 | 東芝マイクロエレクトロニクス株式会社 | ソースカップルドfetロジック形論理回路 |
US5179358A (en) * | 1992-03-04 | 1993-01-12 | Motorola, Inc. | Circuit, counter and frequency synthesizer with adjustable bias current |
JP3572908B2 (ja) * | 1997-11-19 | 2004-10-06 | 日本プレシジョン・サーキッツ株式会社 | 分周回路 |
WO2005093954A1 (en) * | 2004-03-29 | 2005-10-06 | Koninklijke Philips Electronics N.V. | Device comprising a frequency divider |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617515A (en) * | 1979-07-23 | 1981-02-19 | Nec Corp | Flip-flop circuit |
JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
JPS59181831A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 可変分周器 |
-
1984
- 1984-11-07 GB GB848428092A patent/GB8428092D0/en active Pending
-
1985
- 1985-11-06 WO PCT/GB1985/000505 patent/WO1986003078A1/en not_active Application Discontinuation
- 1985-11-06 EP EP19850905850 patent/EP0202288A1/en not_active Withdrawn
- 1985-11-06 JP JP50509585A patent/JPS62501322A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5617515A (en) * | 1979-07-23 | 1981-02-19 | Nec Corp | Flip-flop circuit |
JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
JPS59181831A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 可変分周器 |
Also Published As
Publication number | Publication date |
---|---|
GB8428092D0 (en) | 1984-12-12 |
WO1986003078A1 (en) | 1986-05-22 |
EP0202288A1 (en) | 1986-11-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5925421A (ja) | 同期式論理回路 | |
JP2002344308A (ja) | 奇数分周器とそれを用いた90度移相器 | |
JPS58209230A (ja) | プログラマブルカウンタ | |
JPS62501322A (ja) | 論理回路 | |
US5930322A (en) | Divide-by-4/5 counter | |
JPH11150472A (ja) | 分周回路 | |
JPS60254825A (ja) | クロツク制御バイポーラ双安定回路 | |
CN113904655B (zh) | 一种滤波电路及医用3d内窥镜 | |
JPS5945295B2 (ja) | プリスケ−ラ | |
JP2728719B2 (ja) | 可変分周回路 | |
JPS5828608B2 (ja) | 演算処理装置 | |
JPS62192097A (ja) | シフトレジスタ回路 | |
JPH0429248B2 (ja) | ||
JPS62264724A (ja) | 単位2進カウンタ、同期式2進カウンタおよび該単位2進カウンタを応用した分周器 | |
JPH05259895A (ja) | 奇数分周器 | |
JPH05243918A (ja) | フリップ・フロップ | |
JPH0193916A (ja) | 同期式状態保持回路 | |
JP3382329B2 (ja) | 奇数カウンタ回路 | |
JPS6196828A (ja) | バイナリ−カウンタ | |
JPS63283316A (ja) | カウンタ回路 | |
JPS62227220A (ja) | 分周回路 | |
KR910009093B1 (ko) | 부호화 마크 반전 코딩회로 | |
JP3069329U (ja) | アップ/ダウン転換カウンタ― | |
JPS61230427A (ja) | 2/(2n+1)分周回路 | |
JPH05291895A (ja) | クロック選択回路 |