JPH11150472A

JPH11150472A - 分周回路

Info

Publication number: JPH11150472A
Application number: JP9317861A
Authority: JP
Inventors: Naoki Ueno; 直樹上野
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 1997-11-19
Filing date: 1997-11-19
Publication date: 1999-06-02
Anticipated expiration: 2017-11-19
Also published as: EP0918395B1; DE69810881D1; DE69810881T2; EP0918395A3; EP0918395A2; JP3572908B2; US6072850A

Abstract

(57)【要約】【課題】分周回路、特に奇数分の１分周を行うものの
動作速度を向上させる。【解決手段】１段目のＤ型フリップフロップ回路Ｆ１
は、３段目のＤ型フリップフロップ回路Ｆ３の出力の論
理レベルに応じて、３段目、２段目のＤ型フリップフロ
ップ回路Ｆ２、Ｆ３の出力を選択的に入力データとする
ように構成してある。これによって、１段目のＤ型フリ
ップフロップ回路Ｆ１と３段目および２段目のＤ型フリ
ップフロップ回路Ｆ２、Ｆ３との間のディレイを排除
し、動作周波数を向上させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は分周回路に関するものであ
る。

【０００２】

【従来の技術】現在、ＰＬＬ周波数シンセサイザ技術に
おいては、より高い周波数動作能力を有するデュアルモ
ジュラスプリスケーラが望まれている。従来のデュアル
モジュラスプリスケーラとしては、例えば、図２２に示
すように、高速動作可能かつ分周比可変な分周回路Ｘ１
と、分周回路Ｘ１の出力を受ける低速動作の分周比拡張
回路Ｘ２と、分周比制御用のモジュラス制御回路Ｘ３と
からなるものがある。

【０００３】分周回路Ｘ１はＤ型フリップフロップ回路
ｆ１〜ｆ３からなる。各Ｄ型フリップフロップ回路の出
力端子をＱとし、出力端子Ｑの出力に対して論理レベル
を反転した反転出力を発する出力端子をＱバーとし、デ
ータ入力用の入力端子をＤとして示す。これらは、共通
のクロック信号により動作し、各Ｄ型フリップフロップ
回路のクロック端子をＣ、また、ここで、便宜上、各Ｄ
型フリップフロップ回路のクロック端子、入力端子を１
つとして示したが、これらクロック端子Ｃ、入力端子Ｄ
に入力されるそれぞれの信号に対して論理レベルを反転
した信号をも用いてあり、以降必要に応じ、これらを入
力する端子をそれぞれクロック端子Ｃバー、入力端子Ｄ
バーとして示す。また、これ以降に述べるいずれの各Ｄ
型フリップフロップ回路においても同様の端子について
は同じ符号で示す。これら、Ｄ型フリップフロップ回路
ｆ１〜ｆ３を縦続接続してあるとともに、２段目のＤ型
フリップフロップ回路ｆ２の出力と３段目のＤ型フリッ
プフロップ回路ｆ３の出力とをＯＲゲートｏｒ１を介し
て１段目のＤ型フリップフロップ回路ｆ１の入力データ
とし、この１段目のＤ型フリップフロップ回路ｆ１の出
力を分周比拡張回路Ｘ２に出力してある。これによって
ｎクロック目のＤ型フリップフロップ回路ｆ１〜ｆ３の
出力をそれぞれｑ₁ ⁿ、ｑ₂ ⁿ、ｑ₃ ⁿとすれば、この分周回
路Ｘ１は次式のように動作する。

【０００４】

【数１】

【０００５】すなわち、各Ｄ型フリップフロップ回路ｆ
１〜ｆ３の出力は、１クロック毎に順次、以下のように
なる。

【０００６】

【数２】

【０００７】これ以降同様の動作を繰り返すことによっ
て１／５分周が行われるのである。

【０００８】また、分周回路Ｘ１において１／４分周を
行う際にはモジュラス制御回路Ｘ３の出力によって３段
目のＤ型フリップフロップ回路ｆ３をリセット状態とす
る。これによって、Ｄ型フリップフロップ回路ｆ１〜ｆ
３の出力は、１クロック毎に順次、以下のようになる。

【０００９】

【数３】

【００１０】これ以降同様の動作を繰り返すことによっ
て１／４分周が行われるのである。

【００１１】さて、Ｄ型フリップフロップ回路ｆ１の具
体的な構成は図２３に示すようなものである。これはマ
スタースレーブ型のＤ型フリップフロップ回路であり、
マスター回路Ｙ１は、データ入力部としての差動回路Ｙ
２と、データ保持及び出力する出力部としての差動回路
Ｙ３と、差動回路Ｙ２、Ｙ３とに交互に定電流回路Ｙ４
からの電流を供給するスイッチング回路Ｙ５とからな
る。

【００１２】差動回路Ｙ２はエミッタを共通に接続し、
それぞれのベースに互いに反転信号となるデータを受
け、それぞれのコレクタを出力としたバイポーラトラン
ジスタｔｒ１、ｔｒ２からなる。（以下、便宜上バイポ
ーラトランジスタを単にトランジスタと言う。）なお、
これらのトランジスタｔｒ１、ｔｒ２のコレクタは抵抗
ｒ１、ｒ２を介して電源端子ＶＣＣに接続されている。
ここで、差動回路Ｙ２は入力端子Ｄ、Ｄバーを介して互
いに反転信号となる入力データを受けるものとする。差
動回路Ｙ３はエミッタを共通に接続し、互いのベースと
コレクタとをたすき掛けに接続したトランジスタｔｒ
３、ｔｒ４からなる。なお、差動回路Ｙ３のトランジス
タｔｒ３、ｑ４のコレクタはそれぞれ差動回路Ｙ２のト
ランジスタｔｒ１、ｔｒ２のコレクタに接続され、差動
回路Ｙ２から出力を受け、これを保持する。定電流回路
Ｙ４は電流値設定端子ＶＣＳからの信号をベース荷受
け、エミッタを電源端子ＧＮＤに接続したトランジスタ
ｔｒ５からなる。スイッチング回路Ｙ５はそれぞれのコ
レクタをそれぞれ差動回路Ｙ２、Ｙ３のエミッタ接続点
Ｃｅ１、Ｃｅ２に接続し、それぞれのエミッタを定電流
回路Ｙ４に接続した一対のトランジスタｔｒ６、ｔｒ７
からなる。トランジスタｔｒ６、ｔｒ７のベースはそれ
ぞれクロック端子Ｃ、Ｃバーを介して互いに反転信号と
なるクロック信号を受け、交互にオンとなり、それぞれ
差動回路Ｙ２、Ｙ３に電流を供給する。

【００１３】スレーブ回路Ｙ６もマスター回路Ｙ１と同
様の構成となっている。スレーブ回路Ｙ６におけるデー
タ入力部としての差動回路Ｙ７のトランジスタｔｒ８、
ｔｒ９のベースはそれぞれマスター回路Ｙ１の差動回路
Ｙ３のトランジスタｔｒ３、ｔｒ４のコレクタと接続さ
れ、差動回路Ｙ３に保持された出力データを受ける。ス
レーブ回路Ｙ６においては出力部としての差動回路Ｙ８
のトランジスタｔｒ１０、ｔｒ１１のコレクタを出力端
子Ｑ、Ｑバーと接続してある。また、定電流回路Ｙ９の
トランジスタｔｒ１２のベースは定電流回路Ｙ４のトラ
ンジスタｔｒ５のベースと共通の電流値設定端子ＶＣＳ
に接続されている。これにより、マスター回路Ｙ１、ス
レーブ回路Ｙ６のそれぞれの差動回路にはほぼ同じ値の
電流が供給される。スイッチング回路Ｙ１０はそれぞれ
のコレクタをそれぞれ差動回路Ｙ７、Ｙ８のエミッタ接
続点Ｃｅ３、Ｃｅ４に接続し、それぞれのエミッタを定
電流回路Ｙ９のトランジスタｔｒ１２のコレクタに共通
に接続したトランジスタｔｒ１３、ｔｒ１４からなる。
トランジスタｔｒ１３、ｔｒ１４のベースはそれぞれク
ロック端子Ｃバー、Ｃを介してクロック信号を受け、交
互にオンとなり、それぞれ差動回路Ｙ７、Ｙ８に電流を
供給する。

【００１４】以上のように構成される図２３に示したＤ
フリップフロップ回路では、クロック端子Ｃのクロック
信号の“１”に応答し、差動回路Ｙ２は入力端子Ｄ、入
力端子Ｄバーからの入力データを書き込み、これと同時
に差動回路Ｙ８は差動回路Ｙ７の出力データを保持す
る。続いてクロック端子Ｃのクロック信号の反転信号で
あるクロック端子Ｃバーのクロック信号の“１”に応答
し、差動回路Ｙ３は差動回路Ｙ３の出力データを保持
し、これと同時に差動回路Ｙ７は差動回路Ｙ３の出力デ
ータを書き込む。

【００１５】ここでのスイッチング回路Ｙ５、Ｙ１０の
動作は次のようなものである。トランジスタｔｒ６、ｔ
ｒ１４のオン、オフのタイミングは同時となり、トラン
ジスタｔｒ７、ｔｒ１３のオン、オフのタイミングも同
時となる。また、トランジスタｔｒ６、ｔｒ１４がオン
の時はトランジスタｔｒ７、ｔｒ１３はオフであり（逆
も同様）、オン、オフの切り替えは同時に行われる。

【００１６】なお、ここでのオン、オフという表現は、
後述する実施例中においても同様であるが、より高周波
になるにつれて明確に分けられなくなるが、例えばトラ
ンジスタｔｒ６、ｔｒ７が同時にオンしていても「トラ
ンジスタｔｒ６はトランジスタｔｒ７に比べて強くオン
している」状態では「トランジスタｔｒ６はオンでトラ
ンジスタｔｒ７はオフしている」という表現をとること
としている。

【００１７】また、ＯＲゲートｏｒ１を図２４に示すよ
うなワイアードＯＲ回路で構成したものもある。ワイア
ードＯＲ回路は、差動回路Ｙ２の一方のトランジスタｔ
ｒ１のベースに直接端子Ｄｉｎ１を接続し、このトラン
ジスタｔｒ１に並列にトランジスタｔｒ１５を接続し、
このトランジスタｔｒ１５のベースに直接端子Ｄｉｎ２
を接続し、差動回路Ｙ２の他方のトランジスタｔｒ２の
ベースにはリファレンス電位印加用の端子ＶＢＢを接続
してなる。

【００１８】

【発明が解決しようとする課題】このようなＤ型フリッ
プフロップ回路を縦続接続してなる分周回路において
は、各Ｄ型フリップフロップ回路間のゲートのディレイ
時間はクロックの１周期以内になければ、誤動作してし
まう。分周回路Ｘ１では１／５分周を行うために２段目
及び３段目のＤ型フリップフロップ回路ｆ２、ｆ３の出
力をＯＲゲート介して１段目のＤ型フリップフロップ回
路ｆ１に入力しており、このＯＲゲートによるディレイ
が動作周波数の高速化を妨げていた。

【００１９】また、このＯＲゲートを図２４に示すよう
なワイアードＯＲ回路で構成した場合、片側にリファレ
ンス電位を与えなければならないため、入力側はシング
ルエンドになってしまう。その分、入力信号の振幅とし
ては、差動入力の場合の２倍（またはそれ以上）の適切
な振幅値の入力信号を与える必要があり、前段のＤ型フ
リップフロップ回路の出力部で相応な振幅値までスイン
グさせる必要が生じ、結果的にディレイが生じることと
等価である。

【００２０】また、図２３に示すＤ型フリップフロップ
回路自体、その構造上プロパゲーションディレイタイム
を補う動作ができず、高周波動作を進めることを難しく
していた。

【００２１】すなわち、例えば、トランジスタｔｒ７が
オンとなって差動回路Ｙ３に保持されていた古いデータ
を、トランジスタｔｒ６がオンとなって新しい（反転し
た）入力データで書き換える場合、トランジスタｔｒ７
がオフとなると同時にトランジスタｔｒ６がオンとなっ
ても、プロパゲーションタイムがあるため、差動回路Ｙ
３は少しの間古いデータを保持し続ける。このため、新
しい入力データはこの古いデータを反転させるだけの余
分な負荷を負うこととなる。仮に古いデータが無い状態
で書き込むのであれば、データを反転させる必要が無い
ためデータを書き込む負荷だけですみ、より少ない時間
でデータ書込が可能であるが、実際はこの余分な負荷の
ためにデータ書込に時間を要し、動作周波数が上がるに
つれて書込動作がクロック信号に追随できなくなってく
るのである。

【００２２】

【課題を解決するための手段】そこで、本発明では、１
段目の上記Ｄ型フリップフロップ回路は、Ｎ段目の上記
Ｄ型フリップフロップ回路の出力の論理レベルに応じ
て、Ｎ段目またはＮ−１段目の上記Ｄ型フリップフロッ
プ回路の出力を選択的に入力データとするように構成し
てある。これによって、本発明は１段目のＤ型フリップ
フロップ回路とＮ段目およびＮ−１段目の上記Ｄ型フリ
ップフロップ回路との間のディレイを排除し、動作周波
数を向上させる。

【００２３】また、各Ｄ型フリップフロップ回路におい
て、マスター回路、スレーブ回路を問わずデータを入力
するための入力部、入力データを保持するとともに出力
する出力部にはそれぞれ第１のクロック信号、第２のク
ロック信号に応じて電流を供給し、上記第１のクロック
信号は上記第２のクロック信号に対して所定の遅延を有
するものとする。これにより、入力データの書込タイミ
ングと、データ保持タイミングを最適化し、Ｄ型フリッ
プフロップ回路の動作周波数を向上させる。

【００２４】

【発明の実施の形態】Ｎ（３以上の整数）段のＤ型フリ
ップフロップ回路を縦続接続してなり、入力されるクロ
ック信号に従いデータを循環的にシフトさせて上記クロ
ック信号の分周を行う分周回路において、１段目の上記
Ｄ型フリップフロップ回路はＮ段目の上記Ｄ型フリップ
フロップ回路の出力の論理レベルに応じて、Ｎ段目また
はＮ−１段目の上記Ｄ型フリップフロップ回路の出力を
選択的に入力データとすることにより１／（２Ｎ−１）
分周を行う分周回路を構成する。

【００２５】また、上記分周回路は１／（２Ｎ−１）個
のクロック毎にすべてのＤ型フリップフロップ回路のデ
ータが第１の論理レベルとなるのものであり、１段目の
Ｄ型フリップフロップ回路は、Ｎ段目の上記Ｄ型フリッ
プフロップ回路の出力が第１の論理レベルにあるとき
は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力
を入力データとし、Ｎ段目の上記Ｄ型フリップフロップ
回路の出力が第２の論理レベルにあるときは、Ｎ段目の
上記Ｄ型フリップフロップ回路の出力を入力データとす
ることも好ましい。

【００２６】Ｎ段目のＤ型フリップフロップ回路の出力
の切替え時においては、Ｎ段目またはＮ−１段目の出力
のいずれが選択されても１段目のＤ型フリップフロップ
回路の入力には同じ論理レベルのデータが供給されるこ
とが好ましい。

【００２７】上記１段目のＤ型フリップフロップ回路
は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力
に応じた出力を発する第１の差動回路と、Ｎ段目の上記
Ｄ型フリップフロップ回路の出力に応じた出力を発生す
る第２の差動回路と、Ｎ段目の上記Ｄ型フリップフロッ
プ回路の出力に応じて上記第１の差動回路および第２の
差動回路に互いに相補的な電流を供給する第３の差動回
路とを備え、上記第１の差動回路および第２の差動回路
のそれぞれの入力と同じ論理レベルとなる出力同士を結
合し、かつ上記各入力を反転した論理レベルとなる出力
同士を結合して相補的な入力データとする第１の入力部
を有することも好ましい。

【００２８】上記１段目のＤ型フリップフロップ回路は
第１のマスター回路、第１のスレーブ回路からなるマス
タースレーブ型のものであり、上記第１のマスター回路
は、上記第１の入力部と、この第１の入力部の入力デー
タを保持するとともに出力する第４の差動回路からなる
第１の出力部とからなり、上記第１のスレーブ回路は上
記第１のマスター回路からの出力を入力する第５の差動
回路からなる第２の入力部と、この第２の入力部の入力
データを保持するとともに次段の上記Ｄ型フリップフロ
ップ回路に出力する第６の差動回路からなる第２の出力
部とからなり、上記２段目以降のＤ型フリップフロップ
回路は、第２のマスター回路、第２のスレーブ回路から
なるマスタースレーブ型のものであり、上記第２のマス
ター回路は、前段からの出力を入力する第７の差動回路
からなる第３の入力部と、この第３の入力部の入力デー
タを保持するとともに出力する第８の差動回路からなる
第３の出力部とからなり、上記第２のスレーブ回路は、
上記第２のマスター回路からの出力を入力する第９の差
動回路からなる第４の入力部と、この第４の入力部の入
力データを保持するとともに後段の上記Ｄ型フリップフ
ロップ回路に出力する第１０の差動回路からなる第４の
出力部とからなり、上記第１の入力部および上記第２の
入力部においては第１のクロック信号によって制御され
てそれぞれ上記第１の差動回路または上記第２の差動回
路、第５の差動回路に交互に電流を供給し、上記第１の
出力部および第２の出力部においては第２のクロック信
号によって制御されてそれぞれの第４の差動回路、第６
の差動回路に交互に電流を供給するものであり、上記第
３の入力部および第４の入力部においては第１のクロッ
ク信号によって制御されてそれぞれ第１の差動回路また
は第２の差動回路、第５の差動回路への電流供給に同期
して電流をそれぞれ第７の差動回路、第９の差動回路に
供給し、上記第３の出力部および第４の出力部において
は第２のクロック信号によって制御されてそれぞれ第４
の差動回路、第６の差動回路への電流供給に同期してそ
れぞれ第８の差動回路、第１０の差動回路に電流を供給
するものであり、上記第１のクロック信号は上記第２の
クロック信号に対して所定の遅延を有することも好まし
い。

【００２９】

【実施例】次に本発明の第一実施例の分周回路について
説明する。

【００３０】本例は、１／５分周を行う分周回路であ
り、まず、図１を用いて本例の構成および動作の概要を
説明する。

【００３１】図１においてＦ１〜Ｆ３はＤ型フリップフ
ロップ回路であり、これらは縦続接続され、クロック信
号に従いデータを順次シフトさせるものである。１段目
のＤ型フリップフロップ回路Ｆ１は入力データの論理レ
ベルを反転して次段に出力するとともに、端子ＳＷに受
ける３段目のＤ型フリップフロップ回路の出力の論理レ
ベルに応じて２段目、３段目のＤ型フリップフロップ回
路Ｆ２、Ｆ３からの出力を選択的に入力データとするよ
うに構成されている。ここでは、３段目のＤ型フリップ
フロップ回路の出力が“０”の場合、２段目のＤ型フリ
ップフロップ回路Ｆ２からの出力を入力データとし、３
段目のＤ型フリップフロップ回路の出力が“１”
（“０”よりも高電位の特定低電位）の場合、３段目の
Ｄ型フリップフロップ回路Ｆ３からの出力を入力とす
る。すなわち、１段目のフリップフロップ回路Ｆ１は３
段目のＤ型フリップフロップ回路Ｆ３の出力の論理レベ
ルの切替え時においては、３段目または２段目の出力の
いずれが選択されても１段目のＤ型フリップフロップ回
路の入力には同じ論理レベルのデータが供給されるよう
に構成されている。また、１段目のＤ型フリップフロッ
プ回路は入力部以外は従来のＤ型フリップフロップ回路
と同様のものであり、２段目および３段目のＤ型フリッ
プフロップ回路は図２３に示した従来のものと同様のも
のである。

【００３２】ｎクロック目のＤ型フリップフロップ回路
Ｆ１〜Ｆ３の出力をそれぞれＱ₁ ⁿ、Ｑ₂ ⁿ、Ｑ₃ ⁿとすれ
ば、以下のように各Ｄ型フリップフロップ回路Ｆ１〜Ｆ
３の出力は１クロック毎に順次、データを循環的にシフ
トしたものとなり、１／５分周がなされる。

【００３３】

【数４】

【００３４】例えば、ｎクロック目において３段目のＤ
型フリップフロップ回路Ｆ３の出力Ｑ₃ ⁿ の論理レベル
は“０”であり、これによって１段目のＤ型フリップフ
ロップ回路Ｆ１は２段目のＤ型フリップフロップ回路Ｆ
２の出力Ｑ₂ ⁿの論理レベル“１”を入力データとして選
択しており、これを反転した“０”を次のｎ＋１クロッ
クにおける出力とする。このため、従来のように１段目
のＤ型フリップフロップ回路Ｆ１と２段目のＤ型フリッ
プフロップ回路Ｆ２との間に遅延要素を含まず、高速動
作が可能となる。

【００３５】また、ｎ＋１クロック目において３段目の
Ｄ型フリップフロップ回路Ｆ３の出力Ｑ₃ ⁿ⁺¹は論理レベ
ルを“１”とするが、ここで、ｎ＋１クロック目におい
ては２段目、３段目のＤ型フリップフロップ回路Ｆ２、
Ｆ３の出力Ｑ₂ ⁿ⁺¹、Ｑ₃ ⁿ⁺¹はともに論理レベルを“１”
としてあり、これらの内何れを１段目のＤ型フリップフ
ロップ回路Ｆ１の入力としても、次のｎ＋２クロックに
おける１段目のＤ型フリップフロップ回路Ｆ１の出力の
論理レベルは“０”となる。すなわち、入力データの切
替え制御に用いる３段目のＤ型フリップフロップ回路の
出力はｎクロック時の出力Ｑ₃ ⁿ の論理レベル“０”で
も差し支えなく、すなわち、３段目のＤ型フリップフロ
ップ回路の出力による入力データの切替え動作は１クロ
ックの遅延を許容される。

【００３６】ｎ＋２クロック目においては、ｎ＋１クロ
ック目より論理レベルを“１”とした３段目のＤ型フリ
ップフロップ回路Ｆ３の出力により、１段目のＤ型フリ
ップフロップ回路Ｆ１は３段目のＤ型フリップフロップ
回路Ｆ３の出力Ｑ₃ ⁿ⁺²の論理レベル“１”を入力データ
としてあり、次のｎ＋３クロック目においてこれを反転
して出力とする。ここでも１段目のＤ型フリップフロッ
プ回路Ｆ１と３段目のＤ型フリップフロップ回路Ｆ３と
の間に遅延要素を含まない。

【００３７】また、ｎ＋３クロック目にはｎ−２クロッ
ク目の状態に戻り、ここでも、２段目、３段目のＤ型フ
リップフロップ回路Ｆ２、Ｆ３の出力Ｑ₂ ^n-2、Ｑ₃ ^n-2の
論理レベルはともに“０”であり、これらの何れを入力
としても次のｎ−１クロック目における１段目のＤ型フ
リップフロップ回路Ｆ１の出力の論理レベルが“１”と
なる。ここでも、３段目のＤ型フリップフロップ回路の
出力による入力データの切替え動作の遅延は許容され
る。

【００３８】また、この入力データの切り替え動作につ
いては１クロックに比べて十分短い期間で完了する。こ
のため、１クロック分の遅延を生じる他のロジックを３
段目のフリップフロップ回路Ｆ３の出力と１段目のフリ
ップフロップ回路Ｆ１との間に組み込むことが可能とな
る。

【００３９】次に１段目のＤ型フリップフロップ回路Ｆ
１について詳細に述べる。

【００４０】さて、以上のように２段目、３段目のＤ型
フリップフロップ回路Ｆ２、Ｆ３の出力を切り替えて入
力データとする際に、入力データが途切れてしまっては
誤作動してしまう。このため、本例の１段目のＤ型フリ
ップフロップ回路Ｆ１の入力部は入力データが途切れを
なくすように構成されている。

【００４１】図２は１段目のＤ型フリップフロップ回路
Ｆ１の構０は、そのコレクタを差動回路Ｙ３のエミッタ
接続点Ｃｅ２に接続し、エミッタをトランジスタＴｒ６
のコレクタに接続し、ベースをクロック端子Ｃバーに接
続してあり、入力端子Ｄ２、Ｄ２バーからの入力データ
が選択されているおりに、差動回路Ｙ３への電流供給を
制御する。

【００４２】次に図２のＤ型フリップフロップ回路の動
作について説明する。クロック信号が“１”となると、
トランジスタＴｒ７、Ｔｒ８がオンとなる状態となって
差動回路１、２と差動回路３とが導通する。ここでは、
便宜上、トランジスタＴｒ７、Ｔｒ８のコレクタ、エミ
ッタをそれぞれ高電位、低電位に接続してオンとなる状
態をオンとなる状態として述べる。実際は、トランジス
タＴｒ５がオンのときにトランジスタＴｒ７がオンとな
り、トランジスタＴｒ６がオンのときにトランジスタＴ
ｒ８がオンとなる。何れにしろクロック信号が“１”と
なることによって２段目および３段目のＤ型フリップフ
ロップ回路Ｆ２、Ｆ３からの出力のいずれかが入力可能
となる。

【００４３】まず、３段目のＤ型フリップフロップ回路
Ｆ３の出力の論理レベルが“０”、であり、端子ＳＷの
論理レベルも同様の状態であるとする。このとき、差動
回路３では、トランジスタＴｒ５、Ｔｒ６がそれぞれオ
ン、オフとなる。これによって差動回路１には差動回路
３を介して定電流源からの電流が供給される。また、こ
こで、２段目のＤ型フリップフロップ回路Ｆ２の出力の
論理レベルが“１”、であれば、差動回路１のトランジ
スタＴｒ１、Ｔｒ２がそれぞれオン、オフとなり、端子
ｑバーが“０”となり、端子ｑが“１”となる。端子
ｑ、ｑバーからはそれぞれ論理レベルが“１”、“０”
が出力され、それぞれ、２段目のＤ型フリップフロップ
回路Ｆ２の出力の論理レベル“１”、その反転出力
“０”に対応したものとなる。逆に、２段目のＤ型フリ
ップフロップ回路Ｆ２の出力の論理レベルが“０”、す
なわち、“０”であれば、バイポーラトランジスタＴｒ
１、Ｔｒ２がそれぞれオフ、オンとなり、端子ｑバーが
“１”となり、端子ｑが“０”となる。端子ｑ、ｑバー
からはそれぞれ論理レベルが“０”、“１”が出力さ
れ、それぞれ、２段目のＤ型フリップフロップ回路Ｆ２
の出力の論理レベル“０”、その反転出力“１”に対応
したものとなる。次にクロック信号が“０”になると、
トランジスタＴｒ７がオフ、トランジスタＴｒ９がオン
となり、差動回路Ｙ３に電流供給がなされ、端子ｑ、ｑ
バーの論理レベルの状態が保持されるとともに、スレー
ブ回路Ｙ６に出力さなる状態にある。端子ＳＷに供給さ
れる信号の論理レベルが“０”から“１”に向かうにし
たがってトランジスタＴｒ３、Ｔｒ６に流れる電流が増
し、トランジスタＴｒ１、Ｔｒ５に流れる電流が減少す
るが、この間、抵抗Ｒ１にはこれらの電流を総和した一
定の値の電流が流れ、端子ｑバーでの論理レベルは
“０”に維持される。

【００４４】また、端子ＳＷに供給される信号が３段目
のＤ型フリップフロップ回路Ｆ３の出力に対して遅延が
無い場合について、例えば、端子ＳＷに供給される信号
の論理レベルが“１”を初期状態として“０”に変わる
として述べる。このとき、２段目のＤ型フリップフロッ
プ回路Ｆ２の出力の論理レベルは“０”である。端子ｑ
での論理レベルについては、トランジスタＴｒ４、Ｔｒ
６に流れる電流が減少していくにつれて、トランジスタ
Ｔｒ２、Ｔｒ５に流れる電流が増加し、端子ｑでの論理
レベルは“０”となる。また、端子ｑバーについては、
トランジスタＴｒ３、Ｔｒ６がオフしていき、これらに
流れる電流は減少し、端子ｑバーでの論理レベルは
“１”となる。また、端子ＳＷに供給される信号の論理
レベルが“０”を初期状態として“１”に変わる場合に
ついて述べる。このとき、２段目のＤ型フリップフロッ
プ回路Ｆ２の出力の論理レベルは“１”である。まず、
端子ｑについては、トランジスタＴｒ２、Ｔｒ５に流れ
る電流が減少するとともにトランジスタＴｒ４に流れる
電流が減少し、論理レベルは“１”となる。端子ｑバー
についてはトランジスタＴｒ１、Ｔｒ５に流れる電流が
減少していくにつれて、トランジスタＴｒ３、Ｔｒ６に
流れる電流が増加し、論理レベルは“０”となる。

【００４５】以上のように図２に示した入力部０１で
は、どのようなタイミングにおいて入力データの切替え
が行われても入力データは常に途切れることはない。

【００４６】以上のように本例は、１段目のＤ型フリッ
プフロップ回路Ｆ１と、入力データ元となる２段目のＤ
型フリップフロップ回路Ｆ２および３段目のＤ型フリッ
プフロップ回路Ｆ３との間に遅延要素を含まないので、
分周回路の動作周波数を向上させることが可能である。
加えて、入力データの切替え用の信号として用いられる
３段目のＤ型フリップフロップ回路Ｆ３の出力は１クロ
ック前の状態でも良い。このため、遅延を伴う他のロジ
ックを介して１段目のＤ型フリップフロップ回路Ｆ１に
入力可能であり、言い換えれば、動作周波数を低下させ
ることなく、他のロジックを作動させることができる。
例えば、図３に示すような３値入力のロジックを組み込
むことが可能である。これについて詳しく述べないが、
端子ａ、ｂ、ｃ、ｄは入力端子であり、端子ａバー、ｂ
バー、ｃバー、ｄバーはそれぞれ端子ａ〜ｄの信号に対
する反転信号を入力する反転入力端子であり、これらの
端子の論理レベルの状態を同様の符号にて表せば、次式
の関係が成り立つ。

【００４７】

【数５】

【００４８】なお、端子ａ、ａバーはそれぞれＱ、Ｑバ
ーに接続され、端子ｄ、ｄバーは端子ＳＷ、ＳＷバーに
接続される。また、例えば、図４に示すような多値入力
のロジックを組み込むことも可能である。同図において
ｉ１〜ｉ５は入力端子、端子ｉ１バー〜ｉ５バーは反転
入力端子である。

【００４９】また、本例の分周回路を用いてデュアルモ
ジュラスプリスケーラを構成する場合、例えば、図５に
示すようになる。同図では、本例の分周回路を分周回路
５０として表し、また、便宜上モジュラス制御回路と分
周比拡張回路とをひとまとめに制御回路５１として表し
ている。３段目のＤ型フリップフロップ回路Ｆ３の出力
は制御回路５１に入力され、一方で図示しない分周比拡
張回路により分周され、他方では図示しないモジュラス
制御用のロジックに入力される。上述したように１段目
のＤ型フリップフロップ回路Ｆ１の入力データ切り替え
用の端子ＳＷに入力される３段目のＤ型フリップフロッ
プ回路Ｆ３の入力は１クロック分の遅延を許容されてお
り、このように一旦モジュラス制御用のロジックを介し
た後、１段目のＤ型フリップフロップ回路Ｆ１の入力デ
ータ切替え用の端子ＳＷに入力することができる。ここ
で、分周比の制御は端子Ｍの論理レベルに応じて次のよ
うに行われる。例えば、端子Ｍの論理レベルが“０”の
場合、常に“０”を端子ＳＷに出力するようにして２段
目のＤ型フリップフロップ回路Ｆ２の出力を入力として
１／４分周を行わせる。端子Ｍの論理レベルが“１”の
場合、モジュラス制御用のロジック部での条件が整った
場合、端子ＳＷの論理レベルを“１”として１／５分周
を行わせる。例えば条件に応じ、１／４分周、１／５分
周を決まった割合で組み合わせて行わせることによって
１／６５分周を作り出すことができる。なお、端子Ｍの
論理レベルが“０”の場合、“１”を端子ＳＷに出力す
るようにして３段目のＤ型フリップフロップ回路Ｆ３の
出力を入力として１／６分周を行わせても良い。

【００５０】また、上記第一実施例では分周回路として
１／５分周を行うものにつていて述べたが本発明はこれ
に限るものではなく、１／５分周より高い分周比の分周
回路について第二実施例として以下に述べる。

【００５１】Ｎ（３以上の整数）段のＤ型フリップフロ
ップ回路（なお、１段目のＤ型フリップフロップ回路は
入力データの論理レベルを反転して出力するものとす
る。）を縦続接続してなり、入力されるクロック信号に
従いデータを循環的にシフトさせてクロック信号の分周
を行うものにおいて１／（２Ｎ−１）分周を行う場合を
仮定する。このような分周回路において各Ｄ型フリップ
フロップ回路のデータを例えば、図６に示すように操作
することとなる。なお、同図において、列Ｑ１ｎ〜ＱＮ
ｎはそれぞれｎクロック目における１段目〜Ｎ段目のＤ
型フリップフロップ回路の出力を示してあり、行０〜２
Ｎ−２がそれぞれ０〜２Ｎ−２クロック目を表す。

【００５２】まず、初期状態として全てのＤ型フリップ
フロップ回路の出力を“０”とし（図６、０クロック
目）、次に１段目のＤ型フリップフロップ回路の出力を
“１”とし（図６、１クロック目）、これをクロック毎
に１段目からＮ−１段目までシフトし（図６、Ｎ−１ク
ロック目）、次に１段目のＤ型フリップフロップ回路の
出力を“０”とし（図６、Ｎクロック目）、これをクロ
ック毎にＮ段目までシフトして初期状態に戻す（図６、
２Ｎ−２クロック目）という操作を繰り返すものであ
る。ここで、１段目からＮ−１段目まで“１”をシフト
する操作においては、Ｎ段目の出力が“０”であり、Ｎ
−１段目のＤ型フリップフロップ回路の反転出力が次の
クロックにおける１段目のＤ型フリップフロップ回路の
出力と同じ論理レベルになっている。この次の１段目か
らＮ段目まで“０”をシフトする操作においては、Ｎ段
目の出力が“１”であり、Ｎ段目のＤ型フリップフロッ
プ回路の反転出力が次のクロックにおける１段目のＤ型
フリップフロップ回路の出力と同じ論理レベルになって
いる。以上のことから、Ｎ段目のＤ型フリップフロップ
回路の出力の論理レベルが“０”の場合は、Ｎ−１段目
のＤ型フリップフロップ回路の出力を１段目のＤ型フリ
ップフロップ回路の入力とし、Ｎ段目のＤ型フリップフ
ロップ回路の出力の論理レベルが“１”の場合はＮ段目
のＤ型フリップフロップ回路の出力を１段目のＤ型フリ
ップフロップ回路の入力とすることによって同様の操作
が実現でき、１／（２Ｎ−１）分周を行うことができ
る。このような分周回路は、１段目のＤ型フリップフロ
ップ回路として上記第一実施例のＤ型フリップフロップ
回路Ｆ１と同様のものを用いることにより実現できる。
また、Ｎ段目のＤ型フリップフロップ回路の出力の論理
レベルの切り替わる直前のタイミング（図６のＮ−１ク
ロック目および２Ｎ−２クロック目）を除き、Ｎ−１段
目、Ｎ段目のＤ型フリップフロップ回路の出力は一致し
ており、何れを次のクロックにおける１段目のＤ型フリ
ップフロップ回路の入力としても良い。このことから、
上記第一実施例と同様に１段目のＤ型フリップフロップ
回路において入力データ切替え用の信号として用いられ
るＮ段目のＤ型フリップフロップ回路の出力は、遅延が
許容されることが理解できよう。すなわち、Ｎ−１段目
のＤ型フリップフロップ回路の出力がＮ段目のＤ型フリ
ップフロップ回路の出力と異なった論理レベルとなる前
にＮ段目のＤ型フリップフロップ回路の出力が１段目の
Ｄ型フリップフロップ回路の入力を切り替えられる程度
の遅延が許容される。すなわち、図６に示すようにＮ段
目のＤ型フリップフロップ回路の出力の論理レベルが
“１”から“０”に変わる場合はＮ−１クロック分、
“０”から“１”に変わる場合はＮ−２クロック分の遅
延が許容され、実質的にＮ−２クロック分の遅延が許容
される。本例の具体例として、４段のＤ型フリップフロ
ップ回路を用いた１／７分周回路の構成を図７に示す。
同図においてＦ４は４段目のＤ型フリップフロップ回路
であり、２段目、３段目のＤ型フリップフロップ回路Ｆ
２、Ｆ３と同様の構成である。さて、ｎクロック目のＤ
型フリップフロップ回路Ｆ１〜Ｆ４の出力をそれぞれＱ
₁ ⁿ、Ｑ₂ ⁿ、Ｑ₃ ⁿ、Ｑ₄ ⁿとすれば、以下のように各Ｄ型フ
リップフロップ回路Ｆ１〜Ｆ４の出力は１クロック毎に
順次、データを循環的にシフトしたものとなり、１／７
分周がなされる。

【００５３】

【数６】

【００５４】多段化、高分周比化した本例の分周回路に
おいても上述の第一実施例のものと同様の作用効果を奏
する。なお、図６に示すように循環されるデータの論理
レベル“１”、“０”を全て入れ替えれば、入力データ
切替え用の信号の論理レベルも入れ替わることとなる。
すなわち、Ｎ段目のＤ型フリップフロップ回路からの出
力が“１”の場合、Ｎ−１段目のＤ型フリップフロップ
回路の出力を入力データとし、“０”の場合、Ｎ段目の
Ｄ型フリップフロップ回路の出力を入力データとするこ
ととなる。このことはどの実施例にもあてはまる。

【００５５】次に第三実施例について説明する。

【００５６】第一、二実施例において述べたように本発
明では、分周回路を構成する各Ｄ型フリップフロップ回
路間のデータ伝送路にゲートディレイが無いため、その
分、動作速度を向上させることが可能となるものであ
り、各Ｄ型フリップフロップ回路自体の動作速度を向上
させることにより、さらなる高速化が可能となる。本例
では、Ｄ型フリップフロップ回路自体の動作速度の向上
を図るものである。

【００５７】図８は本例の構成を示す説明図であり、Ｄ
Ｆ１〜ＤＦ３はそれぞれ１段目〜３段目のＤ型フリップ
フロップ回路である。これらは、第１実施例の各フリッ
プフロップ回路Ｆ１〜Ｆ３を置き換えたものであり、デ
ータのシフトの様相は第１実施例のものと同様であり、
１／５分周を行う分周回路を構成するものである。ま
た、本例においても１段目のＤ型フリップフロップ回路
ＤＦ１は、端子Ｄ１、Ｄ２（Ｄ１バー、Ｄ２バー）にそ
れぞれ２段目のＤ型フリップフロップ回路ＤＦ２の出
力、３段目のＤ型フリップフロップ回路ＤＦ３の出力を
受けており、端子ＳＷ（ＳＷバー）に受ける３段目のＤ
型フリップフロップ回路ＤＦ３の出力の論理レベルに応
じ、２段目のＤ型フリップフロップ回路ＤＦ２の出力、
３段目のＤ型フリップフロップ回路ＤＦ３の出力を選択
的に入力データとする。

【００５８】なお、本例では、Ｄ型フリップフロップ回
路ＤＦ３の出力、反転出力はそれぞれエミッタホロワＥ
Ｆ１、ＥＦ２を介して適当に電位をトランジスタのベー
スエミッタ間電圧２段分だけ低降した後、Ｄ型フリップ
フロップ回路ＤＦ１の端子ＳＷ、ＳＷバーに入力され
る。これは、後述する端子ＳＷ、ＳＷバーの信号を受け
るバイポーラトランジスタの動作に必要なバイアスを与
えるためである。

【００５９】さて、Ｄ型フリップフロップ回路ＤＦ１〜
ＤＦ３もマスタースレーブ型のものであるが、上述の従
来のものや上記各実施例のものとは次の点で異なる。

【００６０】Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３
では、マスター回路、スレーブ回路のそれぞれの入力部
に共通の第１のクロックに基づいて共通の電流回路から
の電流を供給し、それぞれの出力部にも共通の第２のク
ロックに基づいて共通の電流回路からの電流を供給する
ものであり、これにより、入力部における入力データの
書込タイミングと出力部におけるデータ保持タイミング
とを最適化し、動作周波数を向上させるものである。

【００６１】Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３
においてＣｉｎ１、Ｃｉｎ２はそれぞれ第１のクロック
信号、第２のクロック信号を入力するための端子であ
り、クロック端子Ｃｉｎ１バー、Ｃｉｎ２バーはそれぞ
れ第１のクロック信号の反転信号、第２のクロック信号
の反転信号を入力するためのクロック端子である。

【００６２】次に１段目のＤ型フリップフロップ回路Ｄ
Ｆ１の構成の詳細について述べる。図９はＤ型フリップ
フロップ回路ＤＦ１の構成を説明するための説明図であ
り、同図において、０３はマスター回路であり、０４は
スレーブ回路である。マスター回路０３は入力部０１を
備え、出力部として、差動回路Ｙ３と同様の構成の第４
の差動回路４を備える。スレーブ回路０４は入力部とし
て、差動回路Ｙ７と同様の構成の差動回路５と、出力部
として、差動回路Ｙ８と同様の構成の差動回路６とを備
える。マスター回路０３の入力部０１への電流供給を制
御するトランジスタＴｒ７、Ｔｒ８のベースはクロック
端子Ｃｉｎ１に接続されている。スレーブ回路０４の入
力部としての差動回路５への電流供給を制御するため
に、差動回路５のエミッタ接続点Ｃｅ３とマスター回路
０３の差動回路３のトランジスタＴｒ５のコレクタとの
間にトランジスタＴｒ１２を接続し、エミッタ接続点Ｃ
ｅ３と差動回路３のトランジスタＴｒ６のコレクタとの
間にＴｒ１３を接続し、トランジスタＴｒ１２、Ｔｒ１
３のベースをクロック端子Ｃｉｎ１バーに接続してあ
る。これにより、第１のクロック信号が“１”となる
と、マスター回路０３の入力部０１に定電流回路Ｙ４か
らの電流が供給され、第１のクロック信号が“０”とな
ると、スレーブ回路０４の入力部としての差動回路５に
定電流回路Ｙ４からの電流が供給される。また、マスタ
ー回路０３の出力部としての差動回路４、スレーブ回路
０４の出力部としての差動回路６は、それぞれトランジ
スタＴｒ１１、Ｔｒ１４を介して定電流回路Ｙ９に接続
されている。これらトランジスタＴｒ１１、Ｔｒ１４の
ベースはそれぞれクロック端子Ｃｉｎ２バー、Ｃｉｎ２
に接続されており、これにより、第２のクロック信号が
“１”となると、スレーブ回路０４の出力部としての差
動回路６に定電流回路Ｙ９からの電流が供給され、第２
のクロック信号が“０”となると、マスター回路０３の
出力部としての差動回路４に定電流回路Ｙ９からの電流
が供給される。ここで、第１のクロック信号は第２のク
ロック信号に対して所定の遅延を持たせてある。これに
より、差動回路４、差動回路６の保持動作を早めに終わ
らせ、入力部０１、差動回路５の書込み動作を行わせる
ことにより、データ反転時の負荷を軽くするようにして
ある。また、入力部０１、差動回路４の書込動作終了の
直前から差動回路４、差動回路６の保持動作が開始され
ることも書込時の反転動作、書込動作を強くする。ま
た、このような遅延時間は各回路要素等によって設定さ
れる。

【００６３】次に２段、３段目のＤ型フリップフロップ
回路ＤＦ２、ＤＦ３の構成の詳細について述べる。図１
０はＤ型フリップフロップ回路ＤＦ２の構成を説明する
ための説明図であり、同図において、０５はマスター回
路であり、０６はスレーブ回路である。マスター回路０
５は入力部として、差動回路Ｙ２と同様の構成の差動回
路７を備え、出力部として、差動回路Ｙ３と同様の構成
の差動回路８を備える。スレーブ回路０６は入力部とし
て、差動回路Ｙ７と同様の構成の差動回路９と、出力部
として、差動回路Ｙ８と同様の構成の差動回路１０とを
備える。マスター回路０５の入力部としての差動回路７
への電流供給を制御するトランジスタＴｒ１５のベース
はクロック端子Ｃｉｎ１に接続されている。スレーブ回
路の入力部としての差動回路９への電流供給を制御する
トランジスタＴｒ１７のベースはクロック端子Ｃｉｎ１
バーに接続されている。これにより、第１のクロック信
号が“１”となると、マスター回路０５の入力部として
の差動回路７に定電流回路Ｙ４からの電流が供給され、
第１のクロック信号が“０”となると、スレーブ回路０
６の入力部としての差動回路９に定電流回路Ｙ４からの
電流が供給される。また、マスター回路０５の出力部と
しての差動回路８、スレーブ回路０６の出力部としての
差動回路１０は、それぞれトランジスタＴｒ１６、Ｔｒ
１８を介して定電流回路Ｙ９に接続されている。これら
トランジスタＴｒ１６、Ｔｒ１８のベースはそれぞれク
ロック端子Ｃｉｎ２バー、Ｃｉｎ２に接続されており、
これにより、第２のクロック信号が“１”となると、ス
レーブ回路０６の出力部としての差動回路１０に定電流
回路Ｙ９からの電流が供給され、第２のクロック信号が
“０”となると、マスター回路０５の出力部としての差
動回路８に定電流回路Ｙ９からの電流が供給される。

【００６４】次に図９、１０のＤ型フリップフロップ回
路ＤＦ１、ＤＦ２の動作について説明する。

【００６５】ここで、Ｄ型フリップフロップ回路ＤＦ１
において、入力部０１の入力データ切り替え動作は第一
実施例で述べた動作と同様のものであり、ここでは特に
述べず、マスター回路０３、スレーブ回路０４にわたり
入力部、出力部間でのデータ伝送動作について述べる。
そのため、便宜上、Ｄ型フリップフロップ回路ＤＦ１、
ＤＦ２にて１／２分周回路を構成して説明する。ここ
で、Ｄ型フリップフロップ回路ＤＦ１の端子ＳＷバーを
“１”、端子ＳＷを“０”として入力端子Ｄ１、Ｄ１バ
ーの入力データをのみ有効とすれば、Ｄ型フリップフロ
ップ回路ＤＦ１、ＤＦ２は同様の構成と見なせる。すな
わち、Ｄ型フリップフロップ回路ＤＦ１においては、差
動回路１、５がそれぞれＤ型フリップフロップ回路ＤＦ
２の差動回路７、９に対応し、差動回路４、６がそれぞ
れＤ型フリップフロップ回路ＤＦ２の差動回路８、１０
に対応し、トランジスタＴｒ７、Ｔｒ１２がＤ型フリッ
プフロップ回路ＤＦ２のトランジスタＴｒ１５、Ｔｒ１
７に対応し、トランジスタＴｒ１１、Ｔｒ１４がＤ型フ
リップフロップ回路ＤＦ２のトランジスタＴｒ１６、Ｔ
ｒ１８に対応する。なお、Ｄ型フリップフロップ回路Ｄ
Ｆ１の端子ＳＷバーを“０”、端子ＳＷを“１”として
入力端子Ｄ２、Ｄ２バーの入力データをのみ有効とする
と、差動回路１に換わり差動回路２がＤ型フリップフロ
ップ回路ＤＦ２の差動回路８に対応し、トランジスタＴ
ｒ７に換わりトランジスタＴｒ８がＤ型フリップフロッ
プ回路ＤＦ２のトランジスタＴｒ１５に対応し、トラン
ジスタＴｒ１２に換わりトランジスタＴｒ１３がＤ型フ
リップフロップ回路ＤＦ２のトランジスタＴｒ１７に対
応する。Ｄ型フリップフロップ回路ＤＦ１においては、
入力端子Ｄ１、Ｄ１バーをそれぞれ出力端子Ｑバー、Ｑ
に接続することにより、１／２分周回路を構成でき、Ｄ
型フリップフロップ回路ＤＦ２においては、入力端子
Ｄ、Ｄバーをそれぞれ出力端子Ｑバー、Ｑに接続するこ
とにより、１／２分周回路を構成できる。

【００６６】さて、図１１のタイミングチャートを参照
しながら、図１０のＤ型フリップフロップ回路ＤＦ２に
より構成した１／２分周回路の動作を説明する。図１１
において、Ｃｉｎ１、Ｃｉｎ２はそれぞれクロック端子
Ｃｉｎ１、Ｃｉｎ２の第１、第２のクロック信号を示
し、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８はそれぞ
れトランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１
８のオン、オフの状態を示してあり、ｑ、ｑバー、Ｑ、
Ｑバーはマスター回路０５の端子ｑ、ｑバー、スレーブ
回路０６の出力端子Ｑ、Ｑバーにおけるデータの書込、
保持状態を示してある。なお、Ｄ型フリップフロップ回
路ＤＦ１の動作については同様のものであり、図１１に
おいて、Ｄ型フリップフロップ回路ＤＦ２の各端子に対
応するＤ型フリップフロップ回路ＤＦ１の端子を示す符
号を（）で括って並記し、各端子の状態を示すにとどめ
る。

【００６７】まず、タイミングｔ０において第２のクロ
ック信号が“１”となると、トランジスタＴｒ１６、Ｔ
ｒ１８がそれぞれオフ、オンとなり、定電流回路Ｙ９か
ら差動回路８への電流の供給が停止し、端子ｑバー、ｑ
に保持されたデータが消失へと向かう。また、トランジ
スタＴｒ１８がオンとなることにより定電流回路Ｙ９か
ら差動回路１０への電流供給が開始され、端子Ｑ、Ｑバ
ーのデータ保持動作が開始される。

【００６８】次にタイミングｔ１において第１のクロッ
ク信号が“１”となると、トランジスタＴｒ１５、Ｔｒ
１７がそれぞれオン、オフとなって定電流回路Ｙ４から
差動回路７への電流供給が開始され、定電流回路Ｙ４か
ら差動回路９への電流の供給が停止される。差動回路７
はスレーブ回路０６の端子Ｑ、Ｑバーのデータが伝送さ
れており、これらを端子ｑバー、ｑに書き込む動作が開
始される。例えば端子ｑバー、ｑにデータ“１”、
“０”が保持されていたとすれば、これを端子Ｑ、Ｑバ
ーのデータを受けて反転させる動作が行われるが、タイ
ミングｔ０から端子ｑバー、ｑのデータ“１”、“０”
は消失に向かっているので、タイミングｔ１における反
転動作の負荷は少なく、すなわち、速い書込が可能とな
る。また、差動回路７の書込開始とともに差動回路９の
書込動作は停止する。

【００６９】次にタイミングｔ２において第２のクロッ
ク信号が“０”となると、トランジスタＴｒ１６、Ｔｒ
１８がそれぞれオン、オフとなって定電流回路Ｙ９から
差動回路８への電流供給が開始され、差動回路１０への
電流供給が停止される。これにより、差動回路８はデー
タ保持動作を開始し、差動回路７による書込動作と相ま
って端子ｑバー、ｑには強くデータ書込が行われる。言
い換えれば同じデータが２重に書き込まれる。また、差
動回路１０への電流供給が停止されると、差動回路１０
のデータ保持動作は停止し、端子Ｑ、Ｑバーに保持され
たデータは消失に向かう。

【００７０】次にタイミングｔ３において第１のクロッ
ク信号が“０”となると、トランジスタＴｒ１５、Ｔｒ
１７がそれぞれオフ、オンとなると、差動回路７のデー
タ書込動作が停止し、差動回路９のデータ書込動作が開
始する。また、差動回路９にはマスター回路０５の端子
ｑバー、ｑに保持されたデータが伝送されるが、これら
のデータはタイミングｔ２〜ｔ３において２重に書き込
まれており、良好に伝送される。説明が前後するが、こ
れはタイミングｔ１におけるスレーブ回路０６からマス
ター回路０５へのデータ伝送時についても同様なことが
言える。また、端子Ｑ、Ｑバーに保持されたデータはタ
イミングｔ２から消失に向かっているため、良好に伝送
されたデータを速やかに書き込むこととなる。これ以降
タイミングｔ０〜ｔ３の一連の動作が繰り返し行われ
る。

【００７１】以上のようにマスター回路０５、スレーブ
回路０６ともに新しいデータが書き込まれる前に古いデ
ータは消失し、かつ、伝送する側は同一データを２重に
書き込むのでしっかり書込動作させることができる。こ
れら２つの作用により、従来の回路では得られなかった
良好なデータ伝送が行われ、良好な出力波形が得られる
とともにより高い動作周波数での動作が可能となる。

【００７２】次にＤ型フリップフロップ回路ＤＦ２によ
り構成された１／２分周回路について、シミュレーショ
ン結果を示す。また、比較のために、従来のものと同様
の構成のＤ型フリップフロップ回路Ｆ２を用いた１／２
分周回路についてもシミュレーションを行った。Ｄ型フ
リップフロップ回路Ｆ１についても、入力端子Ｄ、Ｄバ
ーをそれぞれ出力端子Ｑバー、Ｑに接続して１／２分周
回路を構成し、クロック端子Ｃ、Ｃバーにそれぞれ第１
のクロック信号、その反転信号を入力してあることとす
る。図１２、１３は、詳しくは述べないが１／２分周回
路を構成するトランジスタの特性、回路定数を適当な値
とし、１／２分周回路を１．２５ＧＨｚのクロック信号
で動作させた場合のものである。なお、以降に述べる各
波形図においても、特に断りのない限り、トランジスタ
の特性、回路定数は図１２、１３のものと同じものとす
る。また、図１２、１３のものとトランジスタの特性、
回路定数を変えた場合でも、これ以降に述べる各波形図
に現れる傾向はほぼ変わらないものである。図１２の実
線Ｖ［ｑバー］はＤ型フリップフロップ回路ＤＦ２の端
子ｑバーの電圧振幅を示し、一点鎖線Ｖ［ＣＩＮ１］は
第１のクロック信号を示し、破線Ｖ［ＣＩＮ２］は第２
のクロック信号を示してあり、破線Ｖ［ｑ’バー］はＤ
型フリップフロップ回路Ｆ２の端子ｑバーの振幅電圧を
示している。（以降の波形図においても同様の符号は同
様のものを示すものとする。）図１３の実線Ｖ［Ｑバ
ー］はＤ型フリップフロップ回路ＤＦ２の端子Ｑバーの
電圧振幅を示し、破線Ｖ［Ｑ’バー］はＤ型フリップフ
ロップ回路Ｆ２の端子Ｑバーの電圧振幅を示している。
これら図１２、１３のシミュレーション結果から、本例
が第一実施例のものでは追随できない高周波数のクロッ
ク信号に対しても十分動作することが理解できるであろ
う。すなわち、図１２の実線Ｖ［ｑバー］および図１３
の実線Ｖ［Ｑバー］で示されるように本例ではきれいな
波形の出力が得られるのに対し、図１２の破線Ｖ［ｑ’
バー］および図１３の破線Ｖ［Ｑ’バー］に示されるよ
うに第一実施例のものでは歪んだ波形となり、誤動作を
起こしている。

【００７３】また、図１４は１．１ＧＨｚのクロック信
号で動作させた場合を示してある。同図は、本例のもの
も第一実施例のものも同様にクロック信号に追随してい
る場合の比較であり、同図の結果から、本例のものの方
がよりひずみのないきれいな波形の出力を得られること
が示された。

【００７４】また、図１５は１．４ＧＨｚのクロック信
号で動作させた場合を示してあり、同図に示されるよう
にこの場合、本例の回路もクロック信号に追随できな
い。

【００７５】以上のシミュレーションでは、定電流回路
Ｙ４、定電流回路Ｙ９がそれぞれの差動回路に供給する
電流値を等しく５０μＡとして得られた結果である。次
に定電流回路Ｙ４の電流値を５０μＡ、定電流回路Ｙ９
の電流値を３０μＡとして１．４ＧＨｚのクロック信号
で動作させた場合についてシミュレーションを行った、
その結果図１６に示すように１．４ＧＨｚのクロック信
号でも動作することが示された。

【００７６】すなわち、本例は定電流回路Ｙ４、定電流
回路Ｙ９の電流値を同じくするものに限るものではな
い。データ書込のように反転動作を伴わないデータ保持
にはデータ消失がない程度の少ない電流値ですむことか
ら、定電流回路Ｙ９の電流値を定電流回路Ｙ４の電流値
より少なくすることにより、動作周波数を上げ、しかも
消費電流を少なくすることができる。図１６の場合、電
流値を２０％減らせることができる。また、全体の消費
電流を変えず定電流回路Ｙ４の電流値を第２の電流供給
回路のそれより大きくした場合のシミュレーションを行
ったところ、図１７に示すように１．４ＧＨｚのクロッ
ク信号に対しも動作することが示された。この場合、低
消費電流化したものと比べて高い振幅電圧を得ることが
できる点では優れる。なお、図１７に示したものでは、
定電流回路Ｙ４の電流値を６０μＡ、第２の電流供給回
路の電流値を４０μＡとしてシミュレーションを行っ
た。

【００７７】以上のように本例において、定電流回路Ｙ
４、定電流回路Ｙ９から各差動回路へ供給される電流値
について、定電流回路Ｙ４の電流値より定電流回路Ｙ９
の電流値を小さく設定することにより、動作周波数の向
上、消費電流値の削減を促すことができる。なお、以上
のシミュレーションの条件下では、第２のクロック信号
に対する第１のクロック信号の遅延は、位相の遅れで言
えば４０度〜１２０度の遅延が設定可能で、好ましくは
６０度〜９０度であった。

【００７８】以上のように本発明では、分周回路を構成
するＤ型フリップフロップ回路間でのデータ伝送におい
てはゲートディレイが存在しないので、本例に示したＤ
型フリップフロップ回路ＤＦ１〜ＤＦ３のような高速動
作のＤ型フリップフロップ回路の能力を最大限生かすこ
とが可能である。言い換えれば、Ｄ型フリップフロップ
回路ＤＦ１〜ＤＦ３のような高速動作のＤ型フリップフ
ロップ回路により本発明の分周回路を構成することによ
り、より高い動作周波数の分周回路が実現可能となる。
また、ＳＷ、ＳＷバーに入力される３段目のＤ型フリッ
プフロップ回路ＤＦ３からの信号について遅延が許容さ
れることは、言い換えれば、その信号の入力タイミング
のずれが許容されることであり、高速動作時の誤動作を
少なくし、高速化に寄与するものである。

【００７９】さて、上記各実施例において、１段目のＤ
型フリップフロップ回路においては、入力部、出力部間
のデータ伝送を制御するトランジスタよりも、入力デー
タの切り替えを制御するトランジスタをより定電流回路
に近い側にもうけたが、これに限らず、これとは逆に入
力データ切替え用トランジスタよりも、データ伝送制御
用のトランジスタをより定電流回路に近い側に設けても
良い。例えば、Ｄ型フリップフロップ回路ＤＦ１に対応
するものでは、図１８に示すように変更できる。同図に
おいて、０７はマスター回路であり、０８はスレーブ回
路である。マスター回路０７の入力部０９では、エミッ
タ接続点ＣＥ１、ＣＥ２にそれぞれトランジスタＴｒ
５、Ｔｒ６を接続し、差動回路１、２を直接差動回路３
に接続してあり、差動回路３は第１のクロック信号をベ
ースに受けるトランジスタＴｒ１９を介して定電流回路
Ｙ４に接続してある。また、スレーブ回路０８の入力部
としての差動回路５においては、エミッタ接続点Ｃｅ３
は第１のクロック信号の反転信号をベースに受けるトラ
ンジスタＴｒ２０に接続し、これを介して定電流回路Ｙ
４に接続してある。このようにした場合も上述したもの
と同様の作用効果が得られる。

【００８０】なお、上記各実施例では、各Ｄ型フリップ
フロップ回路をｎｐｎ型のバイポーラトランジスタにて
構成したがこれに限るものではない。ｐｎｐ型のバイポ
ーラトランジスタにて構成することも可能であり、例え
ば、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２において
各トランジスタを置き換えるとそれぞれ、図１９、図２
０に示すようになる。これらの図において、０１０、０
１２はマスター回路であり、それぞれマスター回路０
３、０５に対応し、また、０１１、０１３はスレーブ回
路であり、それぞれスレーブ回路０４、０６に対応す
る。１９１〜２００は差動回路であり、それぞれ差動回
路１〜１０に対応し、Ｔｒ２１、Ｔｒ２２はｐｎｐ型の
バイポーラトランジスタであり、それぞれトランジスタ
Ｔｒ７、Ｔｒ８に対応し、Ｔｒ２３〜Ｔｒ３０はｐｎｐ
型のバイポーラトランジスタであり、それぞれトランジ
スタＴｒ１１〜Ｔｒ１８に対応する。また、２０１、２
０２は定電流回路であり、図示しないがｐｎｐ型のバイ
ポーラトランジスタから構成される。このような構成に
おいても、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２に
より構成される分周回路と同様の作用効果を奏する。

【００８１】また、各Ｄ型フリップ回路はＭＯＳトラン
ジスタにより構成しても良い。その場合、２段目以降は
一般のＭＯＳ構成のものが用いられ、１段目のものは、
入力に図２１に示すような入力部を設ければよい。

【００８２】図２１において、ＴＲ１〜ＴＲ４はトラン
スミッションゲートであり、トランスミッションゲート
ＴＲ１、ＴＲ２は入力側をそれぞれＤ１、端子Ｄ２に接
続してあるとともに、出力側を共通の端子Ｄ’に接続し
てある。トランスミッションゲートＴＲ３、ＴＲ４は入
力側をそれぞれ端子Ｄ１バー、Ｄ２バーに接続し、出力
側を共通の端子Ｄ’バーに接続してある。図示しないが
端子Ｄ１、Ｄ１バーはそれぞれ最終段直前のＤ型フリッ
プフロップ回路の出力端子、反転出力端子であり、端子
Ｄ２、Ｄ２バーは最終段のＤ型フリップフロップ回路の
出力端子、反転出力端子である。入力部の各トランスミ
ッションゲートは端子ＳＷ、ＳＷバーの信号により開閉
を制御される。トランスミッションゲートＴＲ１〜ＴＲ
４より入力部が構成され、端子Ｄ’、Ｄ’バーは、図示
しない１段目のＤ型フリップフロップ回路の入力端子、
反転入力端子に接続される。ここで、１段目のＤ型フリ
ップフロップ回路の入力データ切替え動作について述べ
る。各トランスミッションゲートは端子ＳＷ、ＳＷバー
の信号により開閉を制御される。端子ＳＷの信号が
“１”の際に、トランスミッションゲートＴＲ１、ＴＲ
３が開かれ、それぞれ端子Ｄ１、Ｄ１バーの信号を端子
Ｄ’、Ｄ’バーに送る。また、端子ＳＷの信号が“０”
の際に、トランスミッションゲートＴＲ２、ＴＲ４が開
かれ、それぞれ端子Ｄ２、Ｄ２バーの信号を端子Ｄ’、
Ｄ’バーに送る。この入力部においてもどのようなタイ
ミングにおいてもデータが途切れることは無い。また、
トランスミッションゲートＴＲ１〜ＴＲ４による遅延は
無いものと見なせ、上述のＤ型フリップフロップ回路Ｄ
Ｆ１と同様の作用効果を奏する。すなわち、このような
ＭＯＳ構成のＤ型フリップフロップ回路より、分周回路
を構成した場合も、上記各実施例のものと同様の作用効
果を奏する。

【００８３】

【発明の効果】本発明によれば、１段目の上記Ｄ型フリ
ップフロップ回路は、Ｎ段目の上記Ｄ型フリップフロッ
プ回路の出力の論理レベルに応じて、Ｎ段目、Ｎ−１段
目の上記Ｄ型フリップフロップ回路の出力を選択的に入
力データとするように構成してある。これによって、本
発明は１段目のＤ型フリップフロップ回路とＮ段目およ
びＮ−１段目の上記Ｄ型フリップフロップ回路との間の
ディレイを排除し、動作周波数を向上させることが可能
となる。すなわち、分周回路において遅延要素をほぼＤ
型フリップフロップ回路自体のみとすることができ、Ｄ
型フリップフロップ回路の高速動作能力を最大限発揮さ
せることが可能となる。

【００８４】また、各Ｄ型フリップフロップ回路におい
て、マスター回路、スレーブ回路を問わずデータを入力
するための入力部、入力データを保持するとともに出力
する出力部にはそれぞれ第１のクロック信号、第２のク
ロック信号に応じて電流を供給し、上記第１のクロック
信号は上記第２のクロック信号に対して所定の遅延を有
するものとする。これにより、入力データの書込タイミ
ングと、データ保持タイミングを最適化し、Ｄ型フリッ
プフロップ回路の動作周波数を向上させることが可能と
なる。このような、Ｄ型フリップフロップ回路を用いる
ことにより、本発明の分周回路の高速動作能力を最大限
発揮させることが可能となる。

【００８５】また、このように構成することにより、入
力データの切替え用の信号として用いられるＮ段目の上
記Ｄ型フリップフロップ回路の出力の論理レベルに対応
した信号は遅延を許容される。このため、この切替え用
信号は他のロジックを介した後に１段目のＤ型フリップ
フロップ回路に入力するなどが可能となり、分周回路と
他のロジックとの組み合わせが容易となる。また、切替
え用信号の遅延が許容されることにより、高速作におい
ても誤動作が発生し難い安定した分周回路を提供するこ
とが可能であり、言い換えれば、分周回路の動作周波数
を向上させることが可能となる。

【００８６】また、Ｎ段目のＤ型フリップフロップ回路
の出力の切替え時においては、Ｎ段目またはＮ−１段目
の出力のいずれが選択されても１段目のＤ型フリップフ
ロップ回路の入力には同じ論理レベルのデータが供給さ
れるように構成してある。このため、入力データの切替
え用の信号がどのようなタイミングに入力されても入力
データは途切れることはなく、安定した分周回路を提供
することが可能となる。

【図面の簡単な説明】

【図１】本発明の第一実施例の分周回路の構成を説明す
るための説明図。

【図２】図１の要部の構成を説明するための説明図。

【図３】本発明の第一実施例の応用例を説明するための
説明図。

【図４】本発明の第一実施例の応用例を説明するための
説明図。

【図５】本発明の第一実施例の応用例を説明するための
説明図。

【図６】本発明の第二実施例の分周回路の概要を説明す
るための説明図。

【図７】本発明の第二実施例の分周回路の構成を説明す
るための説明図。

【図８】本発明の第三実施例の分周回路の構成を説明す
るための説明図。

【図９】図８の要部の構成を説明するための説明図。

【図１０】図８の要部の構成を説明するための説明図。

【図１１】本発明の第三実施例の分周回路の動作説明の
ためのタイミングチャート。

【図１２】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１３】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１４】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１５】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１６】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１７】本発明の第三実施例の分周回路の動作説明の
ための波形図。

【図１８】本発明の他の実施例の分周回路の構成を説明
するための説明図。

【図１９】本発明の他の実施例の分周回路の構成を説明
するための説明図。

【図２０】本発明の他の実施例の分周回路の構成を説明
するための説明図。

【図２１】本発明の他の実施例の分周回路の構成を説明
するための説明図。

【図２２】従来の分周回路の構成を説明するための説明
図。

【図２３】図２２の要部の構成を説明するための説明
図。

【図２４】図２２の要部の構成を説明するための説明
図。

【符号の説明】

Ｆ１〜Ｆ４Ｄ型フリップフロップ回路０マスター回路Ｙ６スレーブ回路０１入力部ＤＦ１〜ＤＦ３Ｄ型フリップフロップ回路１〜１０差動回路（第１〜第１０の差動
回路）０３、０７、０１０マスター回路（第１のマスター
回路）０４、０８、０１１スレーブ回路（第１のスレーブ
回路）０５、０１２マスター回路（第２のマスター
回路）０６、０１３スレーブ回路（第２のスレーブ
回路）０９入力部１９１〜２００差動回路（第１〜第１０の差動
回路）

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年１１月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】また、上記分周回路は（２Ｎ−１）個のク
ロック毎にすべてのＤ型フリップフロップ回路のデータ
が第１の論理レベルとなるのものであり、１段目のＤ型
フリップフロップ回路は、Ｎ段目の上記Ｄ型フリップフ
ロップ回路の出力が第１の論理レベルにあるときは、Ｎ
−１段目の上記Ｄ型フリップフロップ回路の出力を入力
データとし、Ｎ段目の上記Ｄ型フリップフロップ回路の
出力が第２の論理レベルにあるときは、Ｎ段目の上記Ｄ
型フリップフロップ回路の出力を入力データとすること
も好ましい。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】図２は１段目のＤ型フリップフロップ回路
Ｆ１の構成を示したものである。なお、同図において、
図２３に示したものと同じ構成要素は図２３のものと同
じ符号で示してある。以下に述べる各図においても特に
断らない限り、同じ構成要素は同じ符号で示すこととす
る。さて、図２において０はマスター回路、Ｙ６はスレ
ーブ回路である。マスター回路０は、３段目のＤ型フリ
ップフロップ回路Ｆ３の出力の論理レベルに応じて、２
段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３の
出力を選択的に入力データとする入力部０１と、入力デ
ータを保持及び出力する出力部としての差動回路Ｙ３
と、入力部０１、差動回路Ｙ３とに交互に定電流回路Ｙ
４からの電流を供給するスイッチング回路０２とからな
る。スレーブ回路Ｙ６、差動回路Ｙ３、定電流回路Ｙ
４、Ｙ９については上述した通りのものである。さて、
入力部０１は差動回路１、差動回路２及び差動回路３か
らなる。差動回路１は、ｎｐｎ型のバイポーラトランジ
スタＴｒ１、Ｔｒ２よりなる。トランジスタＴｒ１、Ｔ
ｒ２は、互いのエミッタ同士を接続し、ベースをそれぞ
れ入力端子Ｄ１、Ｄ１バーに接続してあり、２段目のフ
リップフロップ回路Ｆ２の出力、その反転出力を受け、
コレクタをそれぞれ端子ｑバー、ｑに接続してある。差
動回路２はｎｐｎ型のバイポーラトランジスタＴｒ３、
Ｔｒ４よりなる。トランジスタＴｒ３、Ｔｒ４は、互い
のエミッタ同士を接続し、ベースをそれぞれ入力端子Ｄ
２、反転入力端子Ｄ２バーに接続してあり、３段目のフ
リップフロップ回路Ｆ３の出力、その反転出力を受け、
コレクタをそれぞれ端子ｑバー、ｑに接続してある。ま
た、端子ｑバー、ｑはそれぞれ抵抗ｒ１、ｒ２を介して
電源端子ＶＤＤに接続されており、後述する動作によっ
て抵抗ｒ１、ｒ２に電流を流すことにより、端子ｑ、ｑ
バーにはそれぞれ入力データ、その反転データに対応し
たデータが現れる。差動回路３は、互いのエミッタ同士
を接続し、ベースを入力データ切り替え用の端子ＳＷバ
ー、ＳＷに接続したｎｐｎ型のバイポーラトランジスタ
Ｔｒ５、Ｔｒ６よりなる。端子ＳＷ、ＳＷバーにはそれ
ぞれ３段目のフリップフロップ回路Ｆ３の出力、その反
転出力が印加される。また、差動回路１のエミッタ接続
点ＣＥ１はベースにクロック信号を受けるｎｐｎ型のバ
イポーラトランジスタＴｒ７を介して差動回路３のトラ
ンジスタＴｒ５のコレクタに接続され、差動回路２のエ
ミッタ接続点ＣＥ２はベースにクロック信号を受けるｎ
ｐｎ型のバイポーラトランジスタＴｒ８を介して差動回
路３のバイポーラトランジスタｔｒ６のコレクタに接続
されている。また、差動回路３のエミッタ接続点ＣＥ３
は定電流回路Ｙ４に接続され、これを介して電源端子Ｇ
ＮＤに接続される。トランジスタＴｒ７、Ｔｒ８はｎｐ
ｎ型のバイポーラトランジスタＴｒ９、Ｔｒ１０ととも
にスイッチング回路０２を構成する。トランジスタＴｒ
９は、そのコレクタを差動回路Ｙ３のエミッタ接続点Ｃ
ｅ２に接続し、エミッタをトランジスタＴｒ５のコレク
タに接続し、ベースをクロック端子Ｃバーに接続してあ
り、入力端子Ｄ１、Ｄ１バーからの入力データが選択さ
れているおりに、差動回路Ｙ３への電流供給を制御す
る。トランジスタＴｒ１０は、そのコレクタを差動回路
Ｙ３のエミッタ接続点Ｃｅ２に接続し、エミッタをトラ
ンジスタＴｒ６のコレクタに接続し、ベースをクロック
端子Ｃバーに接続してあり、入力端子Ｄ２、Ｄ２バーか
らの入力データが選択されているおりに、差動回路Ｙ３
への電流供給を制御する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００７２

【補正方法】変更

【補正内容】

【００７２】次にＤ型フリップフロップ回路ＤＦ２によ
り構成された１／２分周回路について、シミュレーショ
ン結果を示す。また、比較のために、従来のものと同様
の構成のＤ型フリップフロップ回路Ｆ２を用いた１／２
分周回路についてもシミュレーションを行った。Ｄ型フ
リップフロップ回路Ｆ２についても、入力端子Ｄ、Ｄバ
ーをそれぞれ出力端子Ｑバー、Ｑに接続して１／２分周
回路を構成し、クロック端子Ｃ、Ｃバーにそれぞれ第１
のクロック信号、その反転信号を入力してあることとす
る。図１２、１３は、詳しくは述べないが１／２分周回
路を構成するトランジスタの特性、回路定数を適当な値
とし、１／２分周回路を１．２５ＧＨｚのクロック信号
で動作させた場合のものである。なお、以降に述べる各
波形図においても、特に断りのない限り、トランジスタ
の特性、回路定数は図１２、１３のものと同じものとす
る。また、図１２、１３のものとトランジスタの特性、
回路定数を変えた場合でも、これ以降に述べる各波形図
に現れる傾向はほぼ変わらないものである。図１２の実
線Ｖ［ｑバー］はＤ型フリップフロップ回路ＤＦ２の端
子ｑバーの電圧振幅を示し、一点鎖線Ｖ［ＣＩＮ１］は
第１のクロック信号を示し、破線Ｖ［ＣＩＮ２］は第２
のクロック信号を示してあり、破線Ｖ［ｑ’バー］はＤ
型フリップフロップ回路Ｆ２の端子ｑバーの振幅電圧を
示している。（以降の波形図においても同様の符号は同
様のものを示すものとする。）図１３の実線Ｖ［Ｑバ
ー］はＤ型フリップフロップ回路ＤＦ２の端子Ｑバーの
電圧振幅を示し、破線Ｖ［Ｑ’バー］はＤ型フリップフ
ロップ回路Ｆ２の端子Ｑバーの電圧振幅を示している。
これら図１２、１３のシミュレーション結果から、本例
が第一実施例のものでは追随できない高周波数のクロッ
ク信号に対しても十分動作することが理解できるであろ
う。すなわち、図１２の実線Ｖ［ｑバー］および図１３
の実線Ｖ［Ｑバー］で示されるように本例ではきれいな
波形の出力が得られるのに対し、図１２の破線Ｖ［ｑ’
バー］および図１３の破線Ｖ［Ｑ’バー］に示されるよ
うに第一実施例のものでは歪んだ波形となり、誤動作を
起こしている。

Claims

【特許請求の範囲】

【請求項１】Ｎ（３以上の整数）段のＤ型フリップフ
ロップ回路を縦続接続してなり、入力されるクロック信
号に従いデータを循環的にシフトさせて上記クロック信
号の分周を行う分周回路において、１段目の上記Ｄ型フリップフロップ回路はＮ段目の上記
Ｄ型フリップフロップ回路の出力の論理レベルに応じ
て、Ｎ段目またはＮ−１段目の上記Ｄ型フリップフロッ
プ回路の出力を選択的に入力データとすることにより１
／（２Ｎ−１）分周を行うことを特徴とする分周回路。
【請求項２】上記分周回路は（２Ｎ−１）個のクロッ
ク毎にすべてのＤ型フリップフロップ回路のデータが第
１の論理レベルとなるのものであり、１段目のＤ型フリ
ップフロップ回路は、Ｎ段目の上記Ｄ型フリップフロッ
プ回路の出力が第１の論理レベルにあるときは、Ｎ−１
段目の上記Ｄ型フリップフロップ回路の出力を入力デー
タとし、Ｎ段目の上記Ｄ型フリップフロップ回路の出力
が第２の論理レベルにあるときは、Ｎ段目の上記Ｄ型フ
リップフロップ回路の出力を入力データとすることを特
徴とする請求項１記載の分周回路。
【請求項３】Ｎ段目のＤ型フリップフロップ回路の出
力の切替え時においては、Ｎ段目またはＮ−１段目の出
力のいずれが選択されても１段目のＤ型フリップフロッ
プ回路の入力には同じ論理レベルのデータが供給される
ことを特徴とする請求項１記載の分周回路。
【請求項４】上記１段目のＤ型フリップフロップ回路
は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力
に応じた出力を発する第１の差動回路と、Ｎ段目の上記
Ｄ型フリップフロップ回路の出力に応じた出力を発生す
る第２の差動回路と、Ｎ段目の上記Ｄ型フリップフロッ
プ回路の出力に応じて上記第１の差動回路および第２の
差動回路に互いに相補的な電流を供給する第３の差動回
路とを備え、上記第１の差動回路および第２の差動回路
のそれぞれの入力と同じ論理レベルとなる出力同士を結
合し、かつ上記各入力を反転した論理レベルとなる出力
同士を結合して相補的な入力データとする第１の入力部
を有することを特徴とする請求項１記載の分周回路。
【請求項５】上記１段目のＤ型フリップフロップ回路
は第１のマスター回路、第１のスレーブ回路からなるマ
スタースレーブ型のものであり、上記第１のマスター回
路は、上記第１の入力部と、この第１の入力部の入力デ
ータを保持するとともに出力する第４の差動回路からな
る第１の出力部とからなり、上記第１のスレーブ回路は
上記第１のマスター回路からの出力を入力する第５の差
動回路からなる第２の入力部と、この第２の入力部の入
力データを保持するとともに次段の上記Ｄ型フリップフ
ロップ回路に出力する第６の差動回路からなる第２の出
力部とからなり、上記２段目以降のＤ型フリップフロップ回路は、第２の
マスター回路、第２のスレーブ回路からなるマスタース
レーブ型のものであり、上記第２のマスター回路は、前
段からの出力を入力する第７の差動回路からなる第３の
入力部と、この第３の入力部の入力データを保持すると
ともに出力する第８の差動回路からなる第３の出力部と
からなり、上記第２のスレーブ回路は、上記第２のマス
ター回路からの出力を入力する第９の差動回路からなる
第４の入力部と、この第４の入力部の入力データを保持
するとともに後段の上記Ｄ型フリップフロップ回路に出
力する第１０の差動回路からなる第４の出力部とからな
り、上記第１の入力部および上記第２の入力部においては第
１のクロック信号によって制御されてそれぞれ上記第１
の差動回路または上記第２の差動回路、第５の差動回路
に交互に電流を供給し、上記第１の出力部および第２の
出力部においては第２のクロック信号によって制御され
てそれぞれの第４の差動回路、第６の差動回路に交互に
電流を供給するものであり、上記第３の入力部および第４の入力部においては第１の
クロック信号によって制御されてそれぞれ第１の差動回
路または第２の差動回路、第５の差動回路への電流供給
に同期して電流をそれぞれ第７の差動回路、第９の差動
回路に供給し、上記第３の出力部および第４の出力部においては第２の
クロック信号によって制御されてそれぞれ第４の差動回
路、第６の差動回路への電流供給に同期してそれぞれ第
８の差動回路、第１０の差動回路に電流を供給するもの
であり、上記第１のクロック信号は上記第２のクロック信号に対
して所定の遅延を有することを特徴とする請求項４記載
の分周回路。