KR100573311B1 - 비반전 출력을 가지는 2단 플립플롭 - Google Patents

비반전 출력을 가지는 2단 플립플롭 Download PDF

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Abstract

비반전 출력을 가지는 2단 플립플롭이 개시된다. 본 발명의 입력 신호에 대하여 비반전(non-inverted) 출력 신호를 발생하는 D-타입 플립플롭으로서, 클록 신호의 제1 로직 레벨에 응답하여 입력 신호를 반전하여 출력하는 제1 단 회로부; 및클록 신호의 제2 로직 레벨에 응답하여 제1 단 회로부의 출력 신호를 반전하여 비반전 출력 신호를 출력하는 제2 단 회로부를 포함한다. 그리고, 제1단 회로부 및 제2 단 회로부는 반전 클록 신호를 별도로 수신하지 않고 플립플롭의 내부에서 자체적으로 발생하여 사용한다. 본 발명에 의하면, 비반전 출력 신호를 출력하는데 걸리는 지연시간이 줄어든다. 따라서, 고속으로 동작하며 비반전 출력 신호를 필요로 하는 회로에 효과적으로 사용될 수 있다.

Description

비반전 출력을 가지는 2단 플립플롭{2-stage flip-flop with non-inverted output}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 TSPC(true single-phase clocked) D-타입 플립플롭의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 플립플롭의 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 플립플롭의 회로도이다.
도 4는 본 발명의 제3 실시예에 따른 플립플롭의 회로도이다.
도 5는 본 발명의 제4 실시예에 따른 플립플롭의 회로도이다.
도 6은 도 4에 도시된 본 발명의 제3 실시예에 따른 플립플롭을 실험한 경우의 클록 신호, 입력 신호 및 비반전 출력 신호의 파형도이다.
도 7은 본 발명의 제5 실시예에 따른 플립플롭의 회로도이다.
본 발명은 플립 플롭에 관한 것으로, 특히, 비반전 출력 신호를 출력하는 TSPC D-타입 플립플롭(true single-phase clocked D-type flip-flop)에 관한 것이다.
고속의 VLSI(Very Large Scale Integrated) 시스템에서 플립플롭은 다중 클록 신호 환경에서 클록 신호들 사이의 위상 관계는 정확히 제어할 수 있기는 하지만 이를 위해서는 복잡한 과정이 요구되기 때문에 하나의 클록 신호, 하나의 위상을 가지는 클럭 신호로 시스템을 동작시키는 것이 바람직하다. 이러한 이유로 하나의 클럭 신호로 동작하는 플립플롭이 선호되어 지속적으로 개발되어 왔으며, 이러한 플립플롭을 TSPC 플립플롭이라 한다. TSPC 플립플롭 중에서도 일반적으로 많이 사용되는 타입이 D-타입 플립플롭이다. TSPC D-타입 플립플롭은 특히 고속 싱크로너스 디지털 시스템이나 통신용으로 쓰이는 프리스케일러 등에 많이 사용된다.
도 1은 종래 기술에 따른 TSPC D-차입 플립플롭의 기본구조를 나타내는 회로도이다. 이를 참조하면, 종래 기술에 따른 플립플롭(100)은 제1단 내지 제3단 회로부(110, 120, 130)로 구성된다.
제1단 회로부(110)는 입력신호(D)를 게이트로 입력하는 제1 트랜지스터(M1), 클록 신호(CLK)를 게이트로 입력하는 제2 트랜지스터(M2) 및 입력 신호(D)를 게이트로 입력하는 제3 트랜지스터(M3)로 구성되고, 제2단 회로부(120)는 클록 신호(CLK)를 게이트로 입력하는 제4 트랜지스터(M4), 제1단 출력노드(N1)의 전압을 게이트로 입력하는 제5 트랜지스터(M5) 및 클록 신호(CLK)를 게이트로 입력하는 제6 트랜지스터(M6)로 구성되며, 제3단 회로부(130)는 제2단 출력 노드(N2)의 전압을 게이트로 입력하는 제7 트랜지스터(M7), 클록 신호(CLK)를 게이트로 입력하는 제8 트랜지스터(M8) 및 제2단 출력 노드(N2)의 전압을 게이트로 입력하는 제9 트랜지스터(M9)로 구성된다.
상기와 3단으로 구성되는 플립플롭(100)은 입력 신호(D)에 대하여 반전 출력을 출력한다. 따라서, 비 반전 출력을 만들기 위해서는 추가의 인버터가 요구된다.
그런데, 만약 클록의 라이징 에지(rising edge)에서부터 비 반전 출력 신호의 출력 시점까지의 지연시간에 있어서 소정의 제한이 있다면 추가적인 인버터는 큰 부담이 된다. 예를 들어, 클록의 라이징 에지(rising edge)에서부터 비 반전 출력 신호의 출력 시점까지의 지연시간에 대한 요구 조건(specification)이 매우 중요한 응용 분야에서 추가적인 인버터로 인한 추가적인 지연 때문에 상기 요구 조건을 만족할 수 없는 경우가 발생할 수 있다.
따라서, 본 발명의 기술적 과제는 비 반전 출력을 필요로 하는 시스템에서 클록 변화에 따른 출력 지연시간을 줄여 비반전 출력 신호를 제공함으로써 회로의 동작 속도를 향상시키는 플립플롭을 제공하는 것이다.
본 발명의 다른 기술적 과제는 단일 위상의 클록 신호를 사용하여 비반전 출력 신호를 제공함으로써 출력 지연시간을 줄이면서, 동작 신뢰성을 향상 시키는 TSPC 플립플롭을 제공하는 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 면에 따르면, 입력 신호에 대하여 비반전(non-inverted) 출력 신호를 발생하는 2단 플립플롭에 있어서, 클록 신호의 제1 로직 레벨에 응답하여 상기 입력 신호를 반전하여 출력하는 제1 단 회로부; 및 상기 클록 신호의 제2 로직 레벨에 응답하여 상기 제1 단 회로부의 출력 신호를 반전하여 상기 비반전 출력 신호를 출력하는 제2 단 회로부를 포함하되, 상기 제1단 회로부 및 상기 제2 단 회로부는 상기 클록 신호의 반전 클록 신호를 상기 D-타입 플립플롭의 내부에서 자체적으로 발생하여 사용하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭이 제공된다.
바람직하기로는, 제1단 회로부는 제1 노드와 그라운드 전압 노드 사이에 연결되며, 상기 입력 신호에 응답하는 제1 트랜지스터; 상기 제1 노드와 제2 노드 사이에 연결되며, 상기 반전 클록 신호에 응답하는 제2 트랜지스터; 상기 제2 노드와 제3 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제3 트랜지스터; 상기 제3 노드와 제4 노드 사이에 연결되며, 상기 입력 신호에 응답하는 제4 트랜지스터; 및 상기 제4 노드와 전원 전압 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제5 트랜지스터를 포함하되, 상기 제5 트랜지스터는 상기 클록 신호의 제1 로직 레벨에 응답하여 제2 로직 레벨의 상기 반전 클록 신호를 발생하며, 상기 반전 클록 신호는 상기 제4 노드의 전압 신호이다.
또한 바람직하기로는, 제2단 회로부는 상기 제4 노드와 상기 그라운드 전압 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제6 트랜지스터; 상기 제4 노드와 제5 노드 사이에 연결되며, 제2 노드의 전압 신호에 응답하는 제7 트랜지스터; 상기 제5 노드와 출력 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제8 트랜지스터; 상기 출력 노드와 제6 노드 사이에 연결되며, 상기 제4 노드의 전압 신호 에 응답하는 제9 트랜지스터; 및 상기 제6 노드와 상기 전원 전압 노드 사이에 연결되며, 상기 제2 노드의 전압 신호에 응답하는 제10 트랜지스터를 포함하되, 상기 제6 트랜지스터는 상기 클록 신호의 제2 로직 레벨에 응답하여 제1 로직 레벨의 상기 반전 클록 신호를 발생한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
도 2는 본 발명의 제1 실시예에 따른 플립플롭의 회로도이다. 이를 참조하면, 본 발명의 제1 실시예에 따른 플립플롭(200)은 제1 단 회로부(210) 및 제2단 회로부(220)를 포함한다.
제1 단 회로부(210)는 전원 전압 노드(VDD)로부터 그라운드(GND) 사이에 직렬로 연결되는 제1 내지 제2 피모스(PMOS) 트랜지스터들(MP21, MP22) 및 제1 내지 제2 엔모스(NMOS) 트랜지스터들(MN21, MN22)을 포함한다.
제1 피모스 트랜지스터(MP21)는 그 소오스는 전원 전압 노드(VDD)에 연결되고, 그 드레인은 제2 피모스 트랜지스터(MP22)의 소오스에 연결되며 그 게이트로는 클록 신호(CLK)를 수신한다. 제2 피모스 트랜지스터(MP22)는 그 소오스는 상술한 바와 같이 제1 피모스 트랜지스터(MP21)의 드레인에 연결되고, 그 드레인은 제1단 출력 노드(N1)에 연결되며 그 소오스는 입력 신호(D)를 수신한다. 제1 엔모스 트랜지스터(MN21)은 그 드레인은 제1단 출력 노드(N1)에 연결되고 그 소오스는 제2 엔모스 트랜지스터(MN22)의 드레인에 연결되며 그 게이트는 입력 신호(D)를 수신한 다. 제2 엔모스 트랜지스터(MN22)는 그 드레인은 상술한 바와 같이 제1 엔모스 트랜지스터(MN21)의 소오스에 연결되고, 그 소오스는 그라운드(GND) 노드에 연결되며 그 게이트는 클록바 신호(CLKB)를 수신한다. 클록바 신호(CLKB)는 클록 신호(CLK)와는 주기는 같되 다른 위상을 가지는 신호로서, 클록 신호(CLK)에 비하여 약 180도 위상차를 가지는 반전 클록 신호인 것이 바람직하다.
제1단 회로부(210)는 클록 및 클록바 신호(CLK, CLKB)에 응답하여 입력 신호(D)를 반전하여 반전된 신호를 제1단 출력 노드(N1)의 출력 신호(S1)로서 출력한다. 따라서, 제1단 회로부(210)는 클록 신호(CLK)가 로직 로우레벨일 때 입력 신호(D)를 반전하여 출력하는 인버터 역할을 한다.
좀 더 구체적으로 설명하면, 다음과 같다.
제2 피모스 트랜지스터(MP22)는 클록 신호(CLK)가 로직 로우 레벨이고, 입력 신호(D)가 로직 로우 레벨일 때, 제1단 출력 노드(N1)를 전원 전압(VDD) 레벨로 프리차아징되게 한다. 이 때, 제1 피모스 트랜지스터(MP21)는 턴온되어, 제1단 출력 노드(N1)가 전원 전압(VDD)과 전기적으로 연결되도록 제어하는 역할을 한다.
제1 엔모스 트랜지스터(MN21)는 클록 신호(CLK)가 로직 로우 레벨이고 입력 신호(D)가 로직 하이 레벨일 때, 제1단 출력 노드(N1)를 그라운드 전압 레벨로 방전되게 한다. 이 때, 제2 엔모스 트랜지스터(MN22)는 턴온되어, 제1단 출력 노드(N1)가 그라운드(GND)와 전기적으로 연결되도록 제어하는 역할을 한다.
제2단 회로부(220)는 전원 전압 노드(VDD)로부터 그라운드(GND) 사이에 직렬로 연결되는 제3 내지 제4 피모스 트랜지스터들(MP23, MP24) 및 제3 내지 제4 엔모 스 트랜지스터들(MN23, MN24)을 포함한다.
제3 내지 제4 피모스 트랜지스터들(MP23, MP24) 및 제3 내지 제4 엔모스 트랜지스터들(MN23, MN24)의 연결관계는 도 2에 도시된 바처럼, 제1 내지 제2 피모스(PMOS) 트랜지스터들(MP21, MP22) 및 제1 내지 제2 엔모스(NMOS) 트랜지스터들(MN21, MN22)의 연결관계와 유사하다. 다만, 제3 피모스 트랜지스터(MP23)는 그 게이트로 클록바 신호(CLKB)를 수신하며, 제4 엔모스 트랜지스터(MN24)는 그 게이트로 클록 신호(CLK)를 수신한다. 그리고, 제4 피모스 트랜지스터(MP24) 및 제3 엔모스 트랜지스터(MN23)의 각 게이트로는 제1단 출력 노드(N1)의 신호(S1)가 입력된다.
제2단 회로부(220)는 클록 및 클록바 신호(CLK, CLKB)에 응답하여 제1단 출력 노드(N1)의 신호, 즉 제1단 출력 신호(S1)를 반전하여 반전된 신호를 비반전 출력 신호(Q)로서 출력한다. 따라서, 제2단 회로부(220)는 클록 신호(CLK)가 로직 하이레벨 일 때 제1단 출력 신호(S1)를 반전하여 출력하는 인버터 역할을 한다. 제1단 출력 신호(S1)는 입력 신호(D)가 반전되어 출력된 신호이므로, 비반전 출력 신호(Q)는 입력 신호(D)의 비반전 신호가 된다.
제4 피모스 트랜지스터(MP24)는 클록 신호(CLK)가 로직 하이 레벨이고, 제1단 출력 신호(S1)가 로직 로우 레벨일 때, 출력 노드(Q)를 전원 전압(VDD) 레벨로 프리차아징되게 한다. 이 때, 제3 피모스 트랜지스터(MP23)는 턴온되어, 출력 노드(Q)가 전원 전압(VDD)과 전기적으로 연결되도록 제어하는 역할을 한다.
제3 엔모스 트랜지스터(MN23)는 클록 신호(CLK)가 로직 하이 레벨이고 입력 신호(D)가 로직 하이 레벨일 때, 출력 노드(Q)를 그라운드 전압 레벨로 방전되게 한다. 이 때, 제4 엔모스 트랜지스터(MN24)는 턴온되어, 출력 노드(Q)가 그라운드(GND)와 전기적으로 연결되도록 제어하는 역할을 한다.
도 2에 도시된 본 발명의 제1 실시예에 따른 플립플롭(200)은 상술한 바와 같이 2단으로 구성되어 있어서 비반전 출력 신호(Q)를 제공하며, 또한 종래 기술의 3단으로 구성되는 플립플롭에 비하여 지연시간이 짧아지는 장점이 있다.
하지만, 정위상을 가지는 클록 신호(CLK)와 정위상의 클록 신호(CLK)에 대하여 180도 반전된 위상을 가지는 클록바 신호(CLKB), 즉 두 개의 서로 다른 위상을 가지는 클록 신호들(CLK, CLKB)을 필요로 하므로, 클록선이 복잡해 질 수 있으며 회로도 복잡해 질 수 있다. 따라서, 클록바 신호를 제거하는 것이 유리하다.
도 3은 본 발명의 제2 실시예에 따른 플립플롭의 회로도이다. 도 3에 도시된 플립플롭(300)은 클록바 신호(도 2의 CLKB)를 제거한, 즉 클록바 신호를 외부에서 입력받을 필요가 없는 플립플롭이다. 도 3을 참조하면, 본 발명의 제2 실시예에 따른 플립플롭(300)은 제1 단 회로부(310) 및 제2단 회로부(320)를 포함한다.
제1단 회로부(310)는 전원 전압(VDD)로부터 그라운드(GND) 사이에 직렬로 연결되는 제1 내지 제2 피모스 트랜지스터들(MP31, MP32) 및 제1 내지 제2 엔모스 트랜지스터들(MN31, MN32)을 포함한다. 제2 엔모스 트랜지스터(MN32)는 그라운드(GND)와 제1 노드(N1) 사이에, 제1 엔모스 트랜지스터(MN31)는 제1 노드(N1)와 제2 노드(N2) 사이에, 제2 피모스 트랜지스터(MP32)는 제2 노드(N2)와 제3 노드(N3) 사이에, 그리고, 제1 피모스 트랜지스터(MP31)은 제3 노드(N3)와 전 원 전압(VDD) 사이에 각각 연결된다.
제2단 회로부(320)는 전원 전압(VDD)로부터 그라운드(GND) 사이에 직렬로 연결되는 제3 내지 제4 피모스 트랜지스터들(MP33, MP34) 및 제3 내지 제3 엔모스 트랜지스터들(MN33, MN34)을 포함한다. 제4 엔모스 트랜지스터(MN34)는 그라운드(GND)와 제2 노드(N2) 사이에, 제3 엔모스 트랜지스터(MN33)는 제2 노드(N2)와 출력 노드(NO) 사이에, 제4 피모스 트랜지스터(MP34)는 출력 노드(NO)와 제4 노드(N4) 사이에, 그리고, 제3 피모스 트랜지스터(MP33)은 제4 노드(N4)와 전원 전압(VDD) 사이에 각각 연결된다.
제1 단 및 제2단 회로부(310, 320)는 도 2에 도시된 제1 단 및 제2단 회로부(210,220)의 구성과 기능이 각각 유사하다 따라서, 여기서 상세한 설명은 생략하고 그 차이점을 중심으로 기술한다. 제2 엔모스 트랜지스터(MN32)는 도 2에 도시된 제2 엔모스 트랜지스터(MN22)와 달리 그 게이트는 클록바 신호를 수신하는 것이 아니라 제3 노드(N3)에 연결된다. 마찬가지로, 제3 피모스 트랜지스터(MP33) 역시 그 게이트가 클록바 신호를 수신하는 것이 아니라 제3 노드(N3)에 연결된다.
제1 피모스 트랜지스터(MP31)의 드레인과 제2 피모스 트랜지스터(MP32)의 소오스는 상호 연결되고, 또한 제3 노드(N3)에 연결된다. 제3 엔모스 트랜지스터(MN33)의 소오스와 제4 엔모스 트랜지스터(MN34)의 드레인은 상호 연결되고, 또한 제3 노드(N3)에 연결된다.
제3 노드(N2)의 전압 레벨은 클록 신호(CLK)가 제1 로직 레벨일 때 제1 피모스 트랜지스터(MP31)에 의하여 제2 로직 레벨이 되고, 클록 신호(CLK)가 제2 로직 레벨일 때 제4 엔모스 트랜지스터(MP34)에 의하여 제1 로직 레벨이 된다. 여기서는 제1 로직 레벨은 로직 로우 레벨을 의미하며, 그라운드(GND) 혹은 그라운드(GND)에 가까운 전압 레벨인 것으로 가정한다. 또한, 제2 로직 레벨은 로직 하이레벨을 의미하며, 전원 전압(VDD) 레벨 혹은 이에 가까운 전압 레벨인 것으로 가정한다.
도 3에 도시된 플립플롭(300)은 제1 피모스 트랜지스터(MP31) 및 제4 엔모스 트랜지스터(MN34)를 클록바 신호(도 1의 CLKB)와 실질적으로 동일한 반전 클록 신호를 생성시키기 위한 인버터 형태로 사용하고 있다. 좀 더 구체적으로 설명하면, 클록 신호(CLK)가 제1 로직 레벨(로직 로우레벨)일 때는 제1 피모스 트랜지스터(MP31)에 의하여 제3 노드(N3)가 로직 하이레벨이 되므로, 제2 엔모스 트랜지스터(MN32)의 및 제3 피모스 트랜지스터(MP33)의 게이트로는 클록 신호(CLK)의 반전 클록 신호가 입력된다. 클록 신호(CLK)가 제2 로직 레벨(로직 하이레벨)일 때는 제4 엔모스 트랜지스터(MN34)에 의하여 제3 노드(N3)가 로직 로우레벨이 되므로, 제2 엔모스 트랜지스터(MN32)의 및 제3 피모스 트랜지스터(MP33)의 게이트로는 역시 클록 신호(CLK)의 반전 클록 신호가 입력된다
즉, 제1 피모스 트랜지스터(MP31) 및 제4 엔모스 트랜지스터(MN34)는 클록 신호(CLK)의 반전 클록 신호를 플립플롭(300)의 내부에서 자체적으로 발생하는 역할을 한다.
따라서, 본 발명의 제2 실시예에 따른 플립플롭(300)은 외부로부터 입력되는 별도의 클록바 신호(CLKB)를 필요로 하지 않으면서 도 2에 도시된 플립플롭(200)처럼 비반전 출력 신호(Q)를 출력한다.
그러나, 본 발명의 제2 실시예에 따른 플립플롭(300)은 오동작을 할 가능성이 있다. 오동작 가능성에 대하여 좀 더 구체적으로 설명하면 다음과 같다.
입력 신호(D), 비반전 출력 신호(Q) 및 클록 신호(CLK)가 로직 로우레벨일 때, 제1 및 제2 피모스 트랜지스터(MP31, MP32)가 턴온(turn-on)되어 제2 노드(N2) 및 제3 노드(N3)의 전압은 전원 전압(VDD)과 거의 동일한 레벨이 된다. 따라서, 그 게이트가 제2 노드(N2)와 연결되어 있는 제3 엔모스 트랜지스터(MN33)가 턴온된다. 제3 엔모스 트랜지스터(MN33)가 턴온됨으로써, 출력 노드(NO)와 제3 노드(N3)가 제3 엔모스 트랜지스터(MN33)를 통해 연결된다. 비반전 출력 신호(Q)의 전압 레벨은 로우레벨을 유지해야 함에도 불구하고 'VDD-Vtn'까지 올라간다. 여기서, Vtn 은 엔모스 트랜지스터의 문턱 전압이다.
상기와 같은 상태에서, 클록 신호(CLK)가 로직 로우 레벨에서 로직 하이레벨로 토글(toggle)되면, 제4 엔모스 트랜지스터(MN34)가 턴온되므로 제3 노드(N3)는 0V(그라운드)로 방전된다. 따라서, 턴온되어 있는 제2 피모스 트랜지스터(MP32)를 통하여 제3 노드(N3)에 연결되는 제2 노드(N2)의 전압 레벨은 |Vtp|까지 떨어질 수 있다. 여기서, Vtp는 피모스 트랜지스터의 문턱 전압이다. 따라서, 비반전 출력 신호(Q)의 로직 값이 틀려질 수 있다.
상술한 본 발명의 제2 실시예에 따른 플립플롭(300)의 오동작 가능성을 없애기 위하여 다음의 제3 실시예에 따른 플립플롭이 제안된다.
도 4는 본 발명의 제3 실시예에 따른 플립플롭의 회로도이다. 제3 실시예에 따른 플립플롭(400) 역시 제1단 회로부(410) 및 제2단 회로부(420)를 포함한다.
제1단 회로부(410)는 제1 노드(N1)와 그라운드(GND) 사이에 연결되며 게이트로 입력 신호(D)를 수신하는 제1 트랜지스터(MN41), 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며 반전 클록 신호(후에 설명되는 제4 노드(N4)의 전압 신호)에 응답하는 제2 트랜지스터(MN42), 제2 노드(N2)와 제3 노드(N3) 사이에 연결되며 게이트로 클록 신호(CLK)를 수신하는 제3 트랜지스터(MP45), 제3 노드(N3)와 제4 노드(N4) 사이에 연결되며 게이트로 입력 신호(D)를 수신하는 제4 트랜지스터(MP42) 및 제4 노드(N4)와 전원 전압(VDD) 사이에 연결되며 게이트로 클록 신호(CLK)를 수신하는 제5 트랜지스터(MP41)를 포함한다.
제2단 회로부(420)는 제4 노드(N4)와 그라운드(GND) 사이에 연결되며 게이트로 클록 신호(CLK)를 수신하는 제6 트랜지스터(MN44), 제4 노드(N4)와 제5 노드(N5) 사이에 연결되며 제2 노드(N2)의 전압에 응답하는 제7 트랜지스터(MN43), 제5 노드(N5)와 출력 노드(NO) 사이에 연결되며 게이트로 클록 신호(CLK)를 수신하는 제8 트랜지스터(MN45) 및 출력 노드(NO)와 제6 노드(N6) 사이에 연결되며 제4 노드의 전압 신호(반전 클록 신호)에 응답하는 제9 트랜지스터(MP43) 및 제6 노드와 전원 전압(VDD) 사이에 연결되며 제2 노드(N2)의 전압 신호에 응답하는 제10 트랜지스터(MP44)를 포함한다.
도 4에 도시된 플립플롭(400)은 본 발명의 제2 실시예에 따른 플립플롭(300)의 오동작 가능성을 없애기 위하여 도 3에 도시된 플립플롭(300)에 두 개의 트랜지스터들(MP45, MN45)이 추가된 구조를 가진다.
이들 두 트랜지스터들(MP45, MN45)이 추가된 것을 제외하고는 본 발명의 제3 실시예에 따른 플립플롭(400)의 구성은 본 발명의 제2 실시예에 따른 플립플롭(300)의 구성과 유사하다.
따라서, 도 3에 도시된 플립플롭(300)과 동일/유사한 구성 및 기능에 대한 설명을 생략하고 도3에 도시된 플립플롭(300)과의 비교를 용이하게 하기 위하여, 제1 및 제2 트랜지스터(MN41, MN42)를 각각 제1 및 제2 엔모스 트랜지스터(MN41, MN42)라 칭하고, 제4 및 제5 트랜지스터(MP42, MP41)를 각각 제2 및 제1 피모스 트랜지스터(MP42, MP41)라 칭하고, 제6 및 제7 트랜지스터(MN44, MN43)를 각각 제4 및 제3 엔모스 트랜지스터(MN44, MN43)라 칭하며, 제9 및 제10 트랜지스터(MP43, MP44)를 각각 제3 및 제4 피모스 트랜지스터(MP43, MP44)라 칭한다.
그리고, 추가된 두 트랜지스터들, 즉 제3 및 제8 트랜지스터(MP45, MN45)를 각각 제 5 피모스 트랜지스터(MP45) 및 제5 엔모스 트랜지스터(MN45)라 칭한다.
도 4에 도시된 플립플롭(400)에서는 제1 및 제2 엔모스 트랜지스터(MN41, MN42)의 위치가 도 3에 도시된 제1 및 제2 엔모스 트랜지스터(MN31, MN32)의 위치와 달리 상호 바뀌어 있고, 제3 및 제4 피모스 트랜지스터(MP43, MP44)의 위치가 도 3에 도시된 제3 및 제4 피모스 트랜지스터(MP33, MP44)의 위치와 달리 상호 바뀌어 있다.
상기와 같은 구성상의 차이를 가지는 본 발명의 제3 실시예에 따른 플립플롭(400)의 구성을 정리하여 설명하면 다음과 같다.
제1 및 제5 피모스 트랜지스터들(MP41, MP45)의 게이트로는 클록 신호(CLK)가 입력된다. 제2 피모스 트랜지스터(MP42) 및 제1 엔모스 트랜지스터(MN41)의 게 이트로는 입력 신호(D)가 입력된다.
제2 피모스 트랜지스터(MP42)는 클록 신호(CLK)가 로직 로우 레벨이고, 입력 신호(D)가 로직 로우 레벨일 때, 제1단 출력 노드, 즉 제2 노드(N2)를 전원 전압(VDD) 레벨로 프리차아징되게 한다. 이 때, 제1 피모스 트랜지스터(MP41)는 턴온되어, 제1단 출력 노드(N2)가 전원 전압(VDD)과 전기적으로 연결되도록 제어하는 역할을 한다. 제1 엔모스 트랜지스터(MN41)는 클록 신호(CLK)가 로직 로우 레벨이고 입력 신호(D)가 로직 하이 레벨일 때, 제1단 출력 노드(N2)를 그라운드 전압 레벨로 방전되게 한다. 이 때, 제2 엔모스 트랜지스터(MN42)는 턴온되어, 제1단 출력 노드(N2)가 그라운드(GND)와 전기적으로 연결되도록 제어하는 역할을 한다.
제5 피모스 트랜지스터(MP45)의 드레인 및 제2 엔모스 트랜지스터(MN42)의 드레인은 제2 노드(N2)에 연결된다. 제2 노드(N2)는 제1단 회로부(410)의 출력 신호가 출력되는 제1단 출력 노드이다. 제2 노드(N2)는 또한 제4 피모스 트랜지스터(MP44) 및 제3 엔모스 트랜지스터(MN43)의 게이트에 연결된다.
제2 엔모스 트랜지스터(MN42) 및 제3 피모스 트랜지스터(MP43)의 게이트는 제4 노드(N4)에 연결된다. 제4 노드(N4)는 또한 제1 피모스 트랜지스터(MP41)의 드레인과 제2 피모스 트랜지스터(MP42)의 소오스에 연결되고, 제3 엔모스 트랜지스터(MN43)의 소오스와 제4 엔모스 트랜지스터(MN44)의 드레인에 연결된다.
제1 엔모스 트랜지스터(MP41)는 클록 신호(CLK)의 로직 로우 레벨에 응답하여 제4 노드(N4)의 전압을 로직 하이레벨로 만들고, 제4 엔모스 트랜지스터(MN44)는 클록 신호(CLK)의 로직 하이 레벨에 응답하여 제4 노드(N4)의 전압을 로직 로우 레벨로 만든다. 따라서, 제4 노드(N4)의 전압 신호는 클록 신호(CLK)의 위상과 거의 180도 차이를 가지는 반전 클럭 신호가 된다. 따라서, 제1 엔모스 트랜지스터(MP31) 및 제4 엔모스 트랜지스터(MN34)는 클록 신호(CLK)의 반전 클록 신호를 플립플롭(400)의 내부에서 자체적으로 발생하는 역할을 한다.
제4 피모스 트랜지스터(MP44)는 클록 신호(CLK)가 로직 하이 레벨이고, 제1단 출력 노드(N2)의 신호가 로직 로우 레벨일 때, 출력 노드(NO)를 전원 전압(VDD) 레벨로 프리차아징되게 한다. 이 때, 제3 피모스 트랜지스터(MP43)는 턴온되어, 출력 노드(NO)가 전원 전압(VDD)과 전기적으로 연결되도록 제어하는 역할을 한다. 제3 엔모스 트랜지스터(MN43)는 클록 신호(CLK)가 로직 하이 레벨이고 입력 신호(D)가 로직 하이 레벨일 때, 출력 노드(NO)를 그라운드 전압 레벨로 방전되게 한다. 이 때, 제4 엔모스 트랜지스터(MN24)는 턴온되어, 출력 노드(NO)가 그라운드(GND)와 전기적으로 연결되도록 제어하는 역할을 한다.
도 4에 도시된 플립플롭(400)에서 도 3에 도시된 플립플롭(300)에 비하여 새로이 추가된 두 트랜지스터들, 즉 제5 피모스 트랜지스터 및 제5 엔모스 트랜지스터(MP45, MN45)의 역할을 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제5 엔모스 트랜지스터(MN45)는 도 3과 관련하여 상술한, 입력 신호(D), 비반전 출력 신호(Q) 및 클록 신호(CLK)가 로직 로우레벨일 때, 출력 노드(NO)와 제4 노드(N4)가 제3 엔모스 트랜지스터(MN43)를 통해 연결되는 것을 방지하는 역할을 한다. 도 4에서의 제4 노드는 도 3에서의 제3 노드(N3)에 해당한다.
입력 신호(D), 비반전 출력 신호(Q) 및 클록 신호(CLK)가 로직 로우레벨일 때, 제1, 제2 및 제5 피모스 트랜지스터(MP41, MP42, MP45)가 턴온(turn-on)되어 제2 노드(N2) 및 제4 노드(N4)의 전압은 전원 전압(VDD)과 거의 동일한 레벨이 된다. 따라서, 그 게이트가 제2 노드(N2)와 연결되어 있는 제3 엔모스 트랜지스터(MN43)가 턴온된다. 따라서, 제3 엔모스 트랜지스터(MN43)와 출력 노드(N4) 사이에 제5 엔모스 트랜지스터(MN45)가 없으면, 도 3과 관련하여 상술한 바처럼 출력 노드(NO)와 제4 노드(N4)가 제3 엔모스 트랜지스터(MN43)를 통해 연결될 것이다. 그런데, 제3 엔모스 트랜지스터(MN43)와 출력 노드(N0) 사이에 클록 신호(CLK)에 응답하여 턴온/턴오프되는 제5 엔모스 트랜지스터(MN45)가 존재하고, 클록 신호(CLK)가 로직 로우레벨일 때 제5 엔모스 트랜지스터(MN45)는 턴오프되므로, 출력 노드(N0)와 제4 노드(N4)가 연결되어 비반전 출력 신호(Q)의 전압 레벨이 로우레벨을 유지해야 함에도 불구하고 올라가는 현상(도 3의 플립플롭에서 발생되는 현상)은 일어나지 않는다.
제5 피모스 트랜지스터(MP45)는 도 3과 관련하여 상술한, 입력 신호(D), 비반전 출력 신호(Q) 및 클록 신호(CLK)가 로직 로우레벨인 상태에서 클록 신호(CLK)가 로직 하이레벨로 토글(toggle)되면, 제4 노드(N4)와 제2 노드(N2)가 제2 피모스 트랜지스터(MP42)를 통하여 연결되는 것을 방지하는 역할을 한다.
입력 신호(D), 비반전 출력 신호(Q) 및 클록 신호(CLK)가 로직 로우레벨인 상태에서 클록 신호(CLK)가 로직 하이레벨로 토글(toggle)되면, 제4 엔모스 트랜지스터(MN44)가 턴온되므로 제4 노드(N4)는 0V(그라운드)로 방전된다. 따라서, 제2 피모스 트랜지스터(MP42)와 제2 노드(N2) 사이에 제5 피모스 트랜지스터(MP45)가 없으면, 도 3과 관련하여 상술한 바처럼, 턴온되어 있는 제2 피모스 트랜지스터(MP42)를 통하여 제2 노드(N2)가 제4 노드(N4)에 연결될 것이다. 그러면, 제2 노드(N2)의 전압 레벨은 떨어질 수 있다. 그런데, 제2 피모스 트랜지스터(MP42)와 제2 노드(N2) 사이에 제5 피모스 트랜지스터(MP45)가 존재하고, 클록 신호(CLK)가 로직 하이레벨로 천이되면 제5 피모스 트랜지스터(MP45)는 턴오프되므로, 제2 노드(N2)와 제4 노드(N4)는 분리된다.
따라서 제2 노드(N2)의 전압 레벨이 떨어지는 현상은 일어나지 않는다. 그러므로, 도 3의 플립플롭에 의해 발생할 수 있는 오동작 가능성은 도 4의 플립플롭에서는 존재하지 않으며, 도 4의 플립플롭은 도 3의 플립플롭에 비하여 훨씬 신뢰성있게 동작할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 플립플롭의 회로도이다. 이를 참조하면, 본 발명의 제4 실시예에 따른 플립플롭(500)은 도 4에 도시된 제3 실시예에 따른 플립플롭(400)과 그 구성이 유사하다. 따라서, 제4 실시예에 따른 플립플롭(500)의 구성에 대한 상세한 설명은 생략하고 차이점만을 설명하면 다음과 같다.
도 5에 도시된 플립플롭(500)에서의 제2 피모스 트랜지스터(MP42) 및 제5 피모스 트랜지스터(MP45)의 순서가 도 4에 도시된 플립플롭(400)에서의 제2 피모스 트랜지스터(MP42) 및 제5 피모스 트랜지스터(MP45)의 순서와 반대이다. 구체적으로는, 도 4에 도시된 플립플롭(400)에서는 제4 노드(N4)로부터 제2 노드(N2) 사이에 제2 피모스 트랜지스터(MP42)와 제5 피모스 트랜지스터(MP45) 순으로 연결되나, 도 5에 도시된 플립플롭(500)에서는 제4 노드(N4)로부터 제2 노드(N2) 사이에 제5 피모스 트랜지스터(MP45)와 제2 피모스 트랜지스터(MP42) 순으로 연결된다.
도 5에 도시된 플립플롭(500)의 경우에는 비반전 출력 신호(Q)에 비교적 큰 글리치(glitch)가 발생할 가능성이 있다.
클록 신호(CLK)가 로직 로우 레벨이고 입력 신호(D)가 로직 하이 레벨인 경우를 살펴보자. 이 경우, 제2 노드(N2)의 전압 레벨은 0V(그라운드)로 방전되고, 제3 및 제4 노드(N3, N4)의 전압 레벨은 전원 전압 레벨(VDD)로 충전된다. 이 때, 클록 신호(CLK)가 로직 하이레벨로 토글되면, 비반전 출력 신호(Q)는 VDD, 즉 로직 하이레벨이 된다.
클록 신호(CLK)가 로직 하이레벨인 동안에는 만약 입력 신호(D)의 레벨이 변화해도 그것은 출력에 아무런 영향을 주지 않아야 한다. 그런데, 도 5에 도시된 플립플롭(500)에서는 클록 신호(CLK)가 로직 하이레벨인 동안에 입력 신호(D)가 로직 로우레벨이 되면 제2 피모스 트랜지스터(MP42)가 턴온되어 제3 노드(N3)와 제2 노드(N2)가 연결된다. 제3 노드(N3)의 전압 레벨은 전원 전압 레벨(VDD)로 충전된 상태이므로, 제2 노드(N2)는 0V로 유지되어야 함에도 불구하고, 일시적으로 전압 레벨이 올라갈 수 있다. 따라서, 출력 노드의 전압 레벨, 즉 비반전 출력 신호(Q)에 글리치가 발생할 수 있다.
따라서, 제2 피모스 트랜지스터(MP42) 및 제5 피모스 트랜지스터(MP45)의 도 4에 도시된 순서인 것이 바람직하며, 도 4에 도시된 순서일 때, 플립플롭이 보다 정확하고 신뢰성 있게 동작할 수 있다. 따라서, 플립플롭의 정확한 동작을 위하여 제2 피모스 트랜지스터(MP42) 및 제5 피모스 트랜지스터(MP45)의 연결 순서가 중요하다.
상술한 이유와 같은 맥락으로, 제3 엔모스 트랜지스터(MN43) 및 제5 엔모스 트랜지스터(MN45)의 위치 역시 중요하다. 만약, 도 4 및 도 5에 도시된 제3 엔모스 트랜지스터(MN43) 및 제5 엔모스 트랜지스터(MN45)의 순서를 상호 바꾼다면, 상술한 제2 피모스 트랜지스터(MP42) 및 제5 피모스 트랜지스터(MP45)의 순서를 상호 바꾸었을 때와 동일한 현상-비반전 출력 신호(Q)에서 글리치가 발생하는 현상-이 발생할 수 있다.
도 6은 도 4에 도시된 본 발명의 제3 실시예에 따른 플립플롭(400)을 실험한 경우의 클록 신호(CLK), 입력 신호(D) 및 비반전 출력 신호(Q)의 파형도이다. 도 6에 도시된 바와 같이, 비반전 출력 신호(Q)의 파형의 A 및 B 부분에서 전압 레벨이 일시적으로 약간 하강한다. 이 전압 레벨의 하강은 출력 노드(N4)에 연결되어 있는 제3 피모스 트랜지스터(MP43) 및 제5 엔모스 트랜지스터(MN45)의 기생 커패시턴스(parasitic capacitance)에 의해 발생된 것이다.
상술한 비반전 출력 신호(Q)의 일부분에서의 전압 레벨의 일시적이고 약한 하강은 플립플롭(400)의 동작 및 그 이후 회로에 별로 영향을 미치지 않는다. 그러나, 플립플롭(400)의 동작을 보다 정확하게 하고자 한다면, 출력 노드(NO)에 작은 피드백 래치(feedback latch)를 추가함으로써, 상술한 비반전 출력 신호(Q)에서의 전압 하강 현상을 제거할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 플립플롭의 회로도이다. 본 발명의 제5 실시예에 따른 플립플롭(700)은 도 4에 도시된 본 발명의 제3 실시예에 따른 플립플롭(400)의 출력 노드(NO)에 피드백 래치(430)가 추가된 회로이다.
피드백 래치(430)는 2개의 인버터(IV1, IV2)를 직렬로 연결하여 구성된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 비반전 출력 신호를 출력하는데 걸리는 지연시간이 줄어든다. 따라서, 고속으로 동작하며 비반전 출력 신호를 필요로 하는 회로에 효과적으로 사용될 수 있다.

Claims (15)

  1. 입력 신호에 대하여 비반전(non-inverted) 출력 신호를 발생하는 2단 플립플롭에 있어서,
    클록 신호의 제1 로직 레벨에 응답하여 상기 입력 신호를 반전하여 출력하는 제1 단 회로부; 및
    상기 클록 신호의 제2 로직 레벨에 응답하여 상기 제1 단 회로부의 출력 신호를 반전하여 상기 비반전 출력 신호를 출력하는 제2 단 회로부
    를 포함하되,
    상기 제1단 회로부 및 상기 제2 단 회로부는 상기 클록 신호의 반전 클록 신호를 상기 D-타입 플립플롭의 내부에서 자체적으로 발생하여 사용하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  2. 제 1 항에 있어서, 제1단 회로부는
    상기 입력 신호를 수신하여 반전하는 제1 인버터; 및
    상기 클록 신호의 제1 로직 레벨에 응답하여 상기 제2 로직 레벨의 상기 반전 클록 신호를 발생하는 제1 트랜지스터; 및
    상기 반전 클록 신호에 응답하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  3. 제 2 항에 있어서, 제2단 회로부는
    상기 제1 인버터의 출력 신호를 수신하여 반전하는 제2 인버터; 및
    상기 클록 신호의 제2 로직 레벨에 응답하여 상기 제1 로직 레벨의 상기 반전 클록 신호를 발생하는 제3 트랜지스터; 및
    상기 반전 클록 신호에 응답하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  4. 제 1 항에 있어서, 제1단 회로부는
    제1 노드와 그라운드 전압 노드 사이에 연결되며, 상기 입력 신호에 응답하는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되며, 상기 반전 클록 신호에 응답하는 제2 트랜지스터;
    상기 제2 노드와 제3 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제3 트랜지스터;
    상기 제3 노드와 제4 노드 사이에 연결되며, 상기 입력 신호에 응답하는 제4 트랜지스터; 및
    상기 제4 노드와 전원 전압 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제5 트랜지스터
    를 포함하되,
    상기 제5 트랜지스터는 상기 클록 신호의 제1 로직 레벨에 응답하여 제2 로직 레벨의 상기 반전 클록 신호를 발생하며,
    상기 반전 클록 신호는 상기 제4 노드의 전압 신호인 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  5. 제 4 항에 있어서, 제2단 회로부는
    상기 제4 노드와 상기 그라운드 전압 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제6 트랜지스터;
    상기 제4 노드와 제5 노드 사이에 연결되며, 제2 노드의 전압 신호에 응답하는 제7 트랜지스터;
    상기 제5 노드와 출력 노드 사이에 연결되며, 상기 클록 신호에 응답하는 제8 트랜지스터;
    상기 출력 노드와 제6 노드 사이에 연결되며, 상기 제4 노드의 전압 신호에 응답하는 제9 트랜지스터; 및
    상기 제6 노드와 상기 전원 전압 노드 사이에 연결되며, 상기 제2 노드의 전압 신호에 응답하는 제10 트랜지스터
    를 포함하되,
    상기 제6 트랜지스터는 상기 클록 신호의 제2 로직 레벨에 응답하여 제1 로직 레벨의 상기 반전 클록 신호를 발생하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  6. 제 5 항에 있어서, 상기 비반전 출력을 가지는 2단 플립플롭은
    상기 출력 노드에 연결되는 피드백 래치를 더 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  7. 제 6 항에 있어서, 상기 2단 피드백 래치는
    직렬로 연결되는 짝수개의 인버터를 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  8. 제 1 항에 있어서,
    상기 제1 로직 레벨은 로직 로우 레벨이고,
    상기 제2 로직 레벨은 로직 하이 레벨인 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  9. 제1항에 있어서, 상기 제1단 회로부는
    클록 신호의 제1 로직 레벨에서, 상기 입력 신호에 응답하여 제1단 출력 노드가 프리차아징되게 하는 제1단 프리차아징 트랜지스터;
    상기 클록 신호의 상기 제1 로직 레벨에서, 상기 입력 신호에 응답하여 상기 제1단 출력 노드가 방전되게 하는 제1단 방전 트랜지스터;
    상기 클록 신호에 응답하여 턴온되어 상기 제1단 출력 노드가 제1 전원 전압노드와 전기적으로 연결되도록 하며, 상기 클록 신호의 상기 제1 로직 레벨에 응답하여 제2 로직 레벨의 반전 클록 신호를 발생하는 제1 제어 트랜지스터;
    상기 반전 클록 신호에 응답하여 턴온되어 상기 제1단 출력 노드가 제2 전원 전압 노드와 전기적으로 연결되도록 하는 제2 제어 트랜지스터; 및
    상기 제1단 프리차아징 트랜지스터와 상기 제1단 출력 노드 사이에 위치하며 상기 클록 신호에 응답하는 제1단 방지 트랜지스터를 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  10. 제9항에 있어서, 상기 제2단 회로부는
    상기 클록 신호의 제2 로직 레벨에서, 상기 제1단 출력 노드의 전압 신호에 응답하여 비반전 출력 노드가 프리차아징되게 하는 제2단 프리차아징 트랜지스터;
    상기 클록 신호의 상기 제2 로직 레벨에서, 상기 제1단 출력 노드의 전압 신호에 응답하여 상기 비반전 출력 노드가 방전되게 하는 제2단 방전 트랜지스터;
    상기 클록 신호에 응답하여 턴온되어 상기 제1단 출력 노드가 제2 전원 전압 노드와 전기적으로 연결되도록 하며, 상기 클록 신호의 상기 제2 로직 레벨에 응답하여 제1 로직 레벨의 반전 클록 신호를 발생하는 제3 제어 트랜지스터;
    상기 반전 클록 신호에 응답하여 턴온되어 상기 비반전 출력 노드가 제1 전원 전압노드와 전기적으로 연결되도록 하는 제4 제어 트랜지스터; 및
    상기 제2단 방전 트랜지스터와 상기 비반전 출력 노드 사이에 위치하며 상기 클록 신호에 응답하는 제2단 방지 트랜지스터를 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  11. 제10항에 있어서,
    상기 제1단 프리차아징 트랜지스터, 상기 제1 제어 트랜지스터, 상기 제1단 방지 트랜지스터, 상기 제2단 프리차아징 트랜지스터 및 상기 제4 제어 트랜지스터는 피모스(PMOS) 트랜지스터이고,
    상기 제1단 방전 트랜지스터, 상기 제2 제어 트랜지스터, 상기 제2단 방지 트랜지스터, 상기 제2단 방전 트랜지스터 및 상기 제3 제어 트랜지스터는 엔모스(NMOS) 트랜지스터인 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  12. 제10항에 있어서,
    상기 제2단 방지 트랜지스터는
    상기 입력 신호, 상기 비반전 출력 노드의 전압 및 상기 클록 신호가 모두 상기 제1 로직 레벨인 경우에 상기 비반전 출력 노드가 상기 반전 클록 신호의 노드와 전기적으로 연결되는 것을 방지하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  13. 제12항에 있어서,
    상기 제1단 방지 트랜지스터는
    상기 입력 신호, 상기 비반전 출력 노드의 전압 및 상기 클록 신호가 모두 상기 제1 로직 레벨인 상태에서 상기 클록 신호가 상기 제2 로직 레벨로 천이되는 경우에 상기 제1단 출력 노드가 방전되는 것을 방지하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  14. 제9항에 있어서,
    상기 제1 로직 레벨은 로직 로우 레벨이고, 상기 제2 로직 레벨은 로직 하이 레벨인 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
  15. 제 9 항에 있어서, 상기 비반전 출력을 가지는 2단 플립플롭은
    상기 비반전 출력 노드에 연결되는 피드백 래치를 더 포함하는 것을 특징으로 하는 비반전 출력을 가지는 2단 플립플롭.
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