WO2004105247A1 - 可変分周方法および可変分周器 - Google Patents

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WO2004105247A1
WO2004105247A1 PCT/JP2004/006628 JP2004006628W WO2004105247A1 WO 2004105247 A1 WO2004105247 A1 WO 2004105247A1 JP 2004006628 W JP2004006628 W JP 2004006628W WO 2004105247 A1 WO2004105247 A1 WO 2004105247A1
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WO
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clock signal
signal
input
inverting
frequency divider
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PCT/JP2004/006628
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Mitsuru Harada
Akihiro Yamagishi
Original Assignee
Nippon Telegraph And Telephone Corporation
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Priority to JP2005506330A priority patent/JP4077483B2/ja
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Definitions

  • variable frequency division method and variable frequency divider
  • the present invention relates to a variable frequency dividing method and a variable frequency dividing method that divides an input clock signal by a frequency dividing number determined according to an external control signal and outputs the divided clock signal as an output clock signal. It relates to a frequency divider.
  • variable frequency divider a variable frequency divider that has two types of frequency division numbers of an input clock signal and that can switch the frequency division number by an external control signal has been used. Has been.
  • FIG. 13 schematically shows the conventional variable frequency divider shown in Non-Patent Document 1.
  • the variable frequency divider 100 includes a clock input terminal 101, a clock output terminal 102, and a control signal input terminal 103, and a frequency division number determined according to a control signal M input from the control signal input terminal 103.
  • the input clock signal input from the clock input terminal 101 is frequency-divided, and the frequency-divided clock signal is output from the clock output terminal 102 as an output clock signal.
  • variable frequency divider 100 is composed of a block 100A and a block 100B.
  • Block 100A also includes D flip-flops (DFF) 104-106 and NOR circuits (NOR) 107, 108, and block 100B includes T flip-flops (TFF) 109 111 and OR circuits (OR) 112-114. It is made up of powers and stuff.
  • DFF D flip-flops
  • NOR NOR circuits
  • block 100B includes T flip-flops (TFF) 109 111 and OR circuits (OR) 112-114. It is made up of powers and stuff.
  • TFF T flip-flops
  • OR OR circuits
  • An input clock signal from a clock input terminal 101 is supplied to a clock terminal (ck) of DFF104-106 in the block 100A.
  • ck clock terminal
  • DFF104-106 taking in the input clock signal, a divide-by-4 or divide-by-5 signal is obtained at point P1, and this divide-by-4 or divide-by-5 signal is further processed by TFF109-111 of block 100B. Divided.
  • the OR of the output of TFF109 and the output of TFF110 is obtained by OR112, and the OR of the output of TFF111 and the control signal M from the control signal terminal 103 is obtained by OR113, and OR1
  • the OR of the output of 12 and the output of ⁇ R113 is obtained by ⁇ R114, and the output of OR114 is given to NOR108 of block 100A.
  • the frequency is divided by 5 with the block 100A only once, and the rest is divided by 4 to achieve the frequency division of 33. If the control signal M is at the “1” level, block A divides everything by 4 during the division by 32 to realize the division by 32.
  • FIG. 14 schematically shows the conventional variable frequency divider disclosed in Patent Document 1.
  • the variable frequency divider 200 includes a clock input terminal 201, a clock output terminal 202, and a control signal input terminal 203, and responds to a control signal (external control signal) M input from the control signal input terminal 203.
  • the clock signal input from the clock input terminal 201 is divided by the frequency division number determined in advance, and the divided clock signal is output from the clock output terminal 202 as an output clock signal.
  • variable frequency divider 200 includes a speed-reducing frequency divider (divided by 2) 204, an inverting / non-inverting device 205, a fixed frequency divider (divided by 2) 206,
  • the signal processor 210 includes a connector 207 and a feedback frequency divider (divider by 2) 208, and includes an inverting / non-inverting device 205 and a fixed frequency divider 206.
  • the inverting / non-inverting device 205 has an input terminal 210a and a control terminal 210b, and the input terminal (input terminal of the signal processor 210) 210a is connected to the clock input terminal 201 via the frequency divider 204 for speed reduction.
  • a feedback path 209 is formed between a control terminal (control terminal of the signal processor 210) 210b and an output of the fixed frequency divider 206 (output terminal of the signal processor 210) 210c.
  • the feedback path 209 is provided with a connector 207 and a feedback frequency divider 208.
  • Figure 15 shows the truth table of the inverter / non-inverter 205
  • the connector 207 turns off the feedback path 209, and disconnects the connection between the output 210c of the fixed frequency divider 206 and the control terminal 210b of the inverted Z non-inverter 205.
  • the level of the control terminal 210b of the inverted Z non-inverter 205 is set to the “0” level, and the inverted Z non-inverter 205 inverts the input clock signal by the operation according to the truth table shown in FIG. And pass it through to the fixed frequency divider 206 as the pre-frequency-divided clock signal. I can.
  • FIG. 16 shows a time chart when the feedback path 209 is interrupted.
  • 16 (a) is a clock signal (master clock) applied to clock input terminal 201
  • FIG. 16 (b) is an input clock signal applied to input terminal 210a of inverting / non-inverting device 205
  • FIG. 16 (c) is The pre-divided clock signal output from the inverting / non-inverting device 205 (the pre-divided clock signal applied to the fixed frequency divider 206)
  • FIG. 16 (d) shows the output clock signal output from the fixed frequency divider 206.
  • FIG. 16E shows the signal level of the control terminal 210b of the inverted Z non-inverter 205.
  • the clock signal from the clock input terminal 201 is frequency-divided by 2 by the low-speed divider 204, and the clock signal reduced in speed is inverted as the input clock signal. / Input to the input terminal 210a of the non-inverter 205.
  • the variable frequency divider 200 outputs two clock pulses of the input clock signal to the input terminal 210a of the inverting / non-inverting device 205.
  • a one-pulse output clock signal is generated, and the circuit operates as a four-frequency divider.
  • FIG. 17 shows a time chart when the feedback path 209 is connected.
  • the signal supplied to the input terminal 210a of the inverting / non-inverting device 205 passes through the inverting / non-inverting device 205, the fixed frequency divider 206, and the feedback path 209, and the inverting / non-inverting device 205
  • the delay time Td before returning to the control terminal 210b is slightly larger than the pulse width Tck of the input clock signal.
  • the pre-frequency-divided clock signal rises (point tl shown in FIG. 17C) and is supplied to the fixed frequency divider 206.
  • the fixed frequency divider 206 captures the rising edge (change point) of the pre-frequency-divided clock signal and raises the output clock signal (point tl shown in FIG. 17 (d)).
  • the rising edge of the output clock signal is inverted through the feedback path 209. It is returned to the control terminal 210b of the container 205. That is, the rising edge of the output signal from the fixed frequency divider 206 is given to the feedback frequency divider 208, and the feedback frequency divider 208 captures the rising edge of the output signal from the fixed frequency divider 206, and The feedback signal to the control terminal 210b of the non-inverter 205 rises.
  • the control terminal 210b of the inverted Z non-inverter 205 has the rising edge of the input clock signal (the rising edge of the first clock pulse: FIG. 17 (b) Tl), the rising edge of the feedback signal is input with a delay time Td, that is, later than the pulse width Tck of the input clock signal (point t3 shown in Fig. 17 (e)).
  • the inverting / non-inverting device 205 inverts the input clock signal from the input terminal 210a while the feedback signal to the control terminal 210b is rising. In this case, when the feedback signal to the control terminal 210b of the inverted Z non-inverter 205 rises (point t3 shown in FIG. 17 (e)), the input clock signal to the input terminal 210a of the inverted Z non-inverter 205 Is falling. Therefore, the inverting / non-inverting device 205 inverts the input clock signal from the input terminal 210a and raises the pre-frequency-divided clock signal (point t3 in FIG. 17 (c)).
  • the pre-frequency-divided clock signal is a signal obtained by inverting the input clock signal from the input terminal 210a.
  • a clock pulse (small pulse) PS1 having a pulse width smaller than the pulse width Tck (regular pulse width) of the input clock signal is generated.
  • a clock pulse having a regular pulse width is generated at the point t5-16.
  • the fixed frequency divider 206 captures the rising edge of the small pulse PS1 of the pre-frequency-divided clock signal from the inverting / non-inverting device 205 and falls the output clock signal (point t3 shown in FIG. 17 (d)).
  • the fixed frequency divider 206 captures the rising edge of this clock pulse and raises the output clock signal. (T5 point shown in Fig. 17 (d)).
  • the rising edge of the output clock signal is supplied to the feedback frequency divider 208, whereby the feedback signal to the control terminal 210b of the inverting / non-inverting device 205 falls.
  • the control terminal 210b of the inverted Z non-inverter 205 has the falling edge of the input clock signal (the falling edge of the second clock pulse) given to the input terminal 210a of the inverted / non-inverted device 205.
  • Falling The falling edge of the feedback signal is input with a delay of the delay time Td from the point t5 in Fig. 17 (b), that is, with a delay longer than the pulse width Tck of the input clock signal (Fig. 17 (e)). T7 point shown in parentheses)).
  • the inverting / non-inverting device 205 allows the input clock signal from the input terminal 210a to pass through without being inverted while the feedback signal to the control terminal 210b falls.
  • the feedback signal to the control terminal 210b of the inverting / non-inverting device 205 falls (point t7 in FIG. 17 (e))
  • the input to the input terminal 210a of the inverting / non-inverting device 205 is made.
  • the clock signal is rising. Therefore, the inverted Z non-inverter 205 passes the input clock signal from the input terminal 210a without inverting it, and raises the pre-frequency-divided clock signal (point t7 shown in FIG. 17 (c)).
  • the pre-frequency-divided clock signal is a signal that passes the input clock signal from the input terminal 210a without inversion.
  • a small pulse PS2 is generated at a point t7-18 shown in FIG. 17 (c), and thereafter, a clock pulse having a regular pulse width is generated at a point t9-tlO.
  • the fixed frequency divider 206 captures the rising edge of the small pulse PS2 from the inverting / non-inverting device 205 and falls the output clock signal (point t7 shown in Fig. 17 (d)). After that, the rising edge of the clock pulse having the regular pulse width from the inverting / non-inverting device 205 is captured, and the output clock signal is raised (point t9 in FIG. 17 (d)).
  • variable frequency divider 200 outputs the clock pulse of the input clock signal to the input terminal 210a of the inverting / non-inverting device 205 when the control signal M is at the “1” level.
  • the control signal M is at the “1” level.
  • Patent Document 1 US Pat. No. 5,969,548
  • Non-Patent Document l "CMOS Analog Circuit Design Technology", supervised by Atsushi Iwata, Triquebs Co., Ltd., published on January 13, 1998, 236, 237, FIG. 16, FIG.
  • Non-Patent Document 2 "HANDBOOK OF LOGIC CIRCUITSJ, JDLENK, pp.123-125, Reston Publishing Company, Inc. ⁇ 1972.
  • variable frequency divider 100 of the first conventional example since there are many branch points, for example, the path C indicated by a dotted line in FIG. 13 becomes a critical path (a path that requires a large current for driving with a large capacitive load). However, there is a problem that it is difficult to reduce power consumption.
  • variable frequency divider 200 of the second conventional example since a path having a large capacity load such as a critical path having few branch points does not occur, low power consumption can be realized. However, since the frequency is divided using both the rising edge and the falling edge of the input clock signal output from the low-speed divider 204, when the duty ratio of the input clock signal is not 50%, The jitter Tj (see Fig. 18) occurs in the output clock signal, degrading the noise performance.
  • variable frequency divider 200 of the conventional example 2 the high-speed clock signal (master clock) is divided by two by the low-speed frequency divider 204 to generate a low-speed input clock signal.
  • the input clock signal rises by capturing the first rising edge of the master clock, and the input clock signal falls by capturing the second rising edge.
  • FIG. 18 shows a case where the duty ratio (on-duty) of the input clock signal is 50% or more.
  • the first clock pulse of the output clock signal is generated in synchronization with the rising edge of the master clock (point tl in Figure 18 (a)), but the second clock pulse is the rising edge of the clock signal ( Figure 18 (a)). It does not occur in synchronization with (t5 at point (a)), and jitter Tj occurs. Jitter Tj is also generated when the duty ratio (on duty) of the input clock signal becomes 50% or less.
  • the present invention has been made to solve such a problem, and an object of the present invention is to achieve low power consumption and essentially eliminate jitter generated in an output clock signal, An object of the present invention is to provide a variable frequency dividing method and a variable frequency divider that can prevent noise performance from deteriorating.
  • the present invention provides a pre-division clock signal by inverting / non-inverting an input clock signal applied to an input terminal according to the level of a signal applied to a control terminal,
  • the pre-frequency-divided clock signal is divided by a predetermined amount based on a change point corresponding to a unidirectional change point of the input clock signal in a clock pulse having a pulse width exceeding a predetermined pulse width in the pre-frequency-divided clock signal.
  • a signal processor that divides the frequency by a frequency and outputs the divided signal as an output clock signal from an output terminal; and a signal path formed between the output terminal and the control terminal of the signal processor and returned to the control terminal.
  • a connector that connects / disconnects the feedback path that makes the signal in response to an external control signal.
  • the signal supplied to the input terminal of the signal processor passes through the feedback path to the control terminal. It is made larger than the pulse width of the input clock signal the delay time until the.
  • the feedback path formed between the output terminal and the control terminal of the signal processor is connected or disconnected according to an external control signal.
  • the first state of inversion / non-inversion in the signal processor is non-inversion, and the number of divisions is two.
  • the signal processor uses the pre-frequency-divided clock signal as it is without inverting the input clock signal, and divides the pre-frequency-divided clock signal by two to generate the output clock signal.
  • the variable frequency divider of the present invention operates as a two-frequency divider.
  • the signal processor When the feedback path is connected, the signal processor initially does not invert the input clock signal and uses it as the pre-frequency-divided clock signal. Then, the first rising edge of the pre-frequency-divided clock signal (change point corresponding to the rising edge of the input clock signal) is captured, and the output clock signal is raised. The rising edge of this output clock signal is It is returned to the control terminal via the back path.
  • the control terminal of the signal processor has the input clock signal in response to the rising of the input clock signal (rising of the first clock pulse) given to the input terminal of the signal processor.
  • the rising edge of the output clock signal is returned later than the response width.
  • the signal processor inverts the input clock signal while the signal returned to the control terminal (feedback signal) rises.
  • a clock pulse small panless
  • the pulse width regular pulse width
  • the signal processor invalidates the small pulse in the pre-frequency-divided clock signal and generates the pulse after that.
  • the clock pulse having the regular pulse width is made valid, the rising edge of the clock pulse having the regular pulse width is captured, and the output clock signal falls. The falling of this output signal is returned to the control terminal of the signal processor via the feedback path.
  • the control terminal of the signal processor has an input clock signal corresponding to the falling edge of the input clock signal (falling edge of the second clock pulse) applied to the input terminal of the signal processor.
  • the falling edge of the output clock signal is returned later than the signal width of.
  • the signal processor does not invert the input clock signal and keeps it as the pre-frequency-divided clock signal.
  • a low clock pulse (small pulse) smaller than the pulse width (regular pulse width) of the input clock signal is generated, and thereafter, a clock pulse having a normal pulse width is generated. .
  • the signal processor invalidates the small pulse of the pre-frequency-divided clock signal, validates the clock pulse having a regular pulse width generated thereafter, and generates the clock pulse having the regular pulse width. Captures the rising edge (change point corresponding to the rising edge of the input clock signal) and raises the output clock signal.
  • the variable frequency divider of the present invention operates as a three-frequency divider. During this frequency division operation, the signal processor captures the rising edge of the clock pulse having the regular pulse width, that is, the transition point corresponding to the rising edge of the input clock signal (the transition point corresponding to the one-way transition point of the input clock signal). Out at Since the clock signal is generated, jitter does not occur even if the duty ratio of the input clock signal is shifted back and forth from the ideal value of 50%.
  • the signal processor can be composed of an inverting / non-inverting device and a fixed frequency divider.
  • the fixed frequency divider may have the function of “use only clock pulses exceeding a predetermined pulse width among pre-frequency-divided clock signals from the inverting / non-inverting device as effective clock signals”.
  • the non-inverter may have a function of “outputting only a clock pulse exceeding a predetermined pulse width as a pre-frequency-divided clock signal”.
  • the delay time (the time required for a signal supplied to the input terminal of the signal processor to pass through the feedback path and return to the control terminal) is made larger than the pulse width of the input clock signal.
  • this delay time may naturally occur as the sum of the respective delay times in the route from when the signal supplied to the input terminal is returned through the feedback path to the output terminal, or during that route. It is also possible to secure by intentionally providing a delay circuit.
  • the input clock signal applied to the input terminal is inverted and non-inverted according to the level of the signal applied to the control terminal to obtain the pre-frequency-divided clock signal.
  • FIG. 1 is a schematic configuration diagram of a variable frequency divider showing a first embodiment (Embodiment 1) of the present invention.
  • FIG. 2 is a diagram showing an example in which a delay circuit in which two inverters are connected in series in a feedback path is provided.
  • FIG. 3 is a time chart showing an operation when a feedback path is interrupted in Embodiment 1.
  • FIG. 4 Time showing operation when a feedback path is connected in Embodiment 1. It is a chart.
  • FIG. 5 is a time chart showing an operation in the case where the delay time is slightly longer than the cycle of the input clock signal in the first embodiment.
  • FIG. 6 is a schematic configuration diagram of a variable frequency divider showing a second embodiment (Embodiment 2) of the present invention.
  • FIG. 7 is a diagram showing a truth table of an inverting / non-inverting device (exclusive OR circuit) in Embodiment 2.
  • FIG. 8 is a time chart showing an operation when a feedback path is cut off in Embodiment 2.
  • FIG. 9 is a time chart illustrating an operation when a feedback path is connected in the second embodiment.
  • FIG. 10 is a schematic configuration diagram of a variable frequency divider showing a third embodiment (Embodiment 3) of the present invention.
  • FIG. 11 is a time chart illustrating an operation when a feedback path is connected in the third embodiment.
  • FIG. 12 is a schematic configuration diagram of a variable frequency divider showing a fourth embodiment (Embodiment 4) of the present invention.
  • FIG. 13 is a diagram showing an outline (conventional example 1) of the conventional variable frequency divider shown in Non-Patent Document 1.
  • FIG. 14 is a diagram showing an outline (conventional example 2) of a conventional variable frequency divider shown in Patent Document 1.
  • FIG. 15 is a diagram showing a truth table of an inverting / non-inverting device in Conventional Example 2.
  • FIG. 16 is a time chart showing an operation when a feedback path is interrupted in Conventional Example 2.
  • FIG. 17 is a time chart showing an operation when a feedback path is connected in Conventional Example 2.
  • FIG. 18 is a time chart illustrating a situation in which jitter occurs in an output clock signal when the duty ratio of an input clock signal is not 50% in Conventional Example 2.
  • FIG. 1 is a schematic configuration diagram of a variable frequency divider showing a first embodiment (Embodiment 1) of the present invention.
  • the variable frequency divider 300 includes a clock input terminal 301, a clock output terminal 302, and a control signal input terminal 303, and a control signal (an external control signal) M input from the control signal input terminal 303.
  • the clock signal input from the clock input terminal 301 is frequency-divided by the frequency division number determined according to the above, and the frequency-divided clock signal is output from the clock output terminal 302 as an output clock signal.
  • the variable frequency divider 300 includes an inverted Z non-inverter 304, a fixed frequency divider 304, and a connector 306, and the inverted Z non-inverter 304 and the fixed frequency divider 305 constitutes a signal processor 310.
  • the inverting / non-inverting device 304 has an input terminal 310a and a control terminal 310b, and controls an input clock signal supplied to the input terminal (input terminal of the signal processor 310) 310a (control terminal of the signal processor 310). It inverts / non-inverts according to the level of the signal applied to 310b and outputs it as a pre-divided clock signal.
  • the signal supplied to the control terminal 310b is non-inverted when the signal is at "0" level, and is inverted when it is at "1" level.
  • the fixed frequency divider 305 receives the pre-frequency-divided clock signal from the inverting / non-inverting device 304 and converts a predetermined pulse width (pulse width of a small pulse to be described later) of the pre-frequency-divided clock signal. Only the higher clock pulse is used as an effective clock signal, and this effective clock signal is frequency-divided by a predetermined frequency division number to produce an output clock signal to the clock output terminal 302.
  • the duty ratio of the input clock signal is 50%
  • the frequency division number in the fixed frequency divider 305 is two.
  • the connector 306 is provided in a feedback path 307 formed between the output of the fixed frequency divider 305 (the output terminal of the signal processor 310) 310c and the control terminal 310b of the inverting / non-inverting device 304.
  • the connector 306 turns off the feedback path 307 according to the level of the control signal M from the control signal input terminal 303 when the control signal M is at the “0” level, and sets the control signal M to “1”. Level, the feedback path 307 is turned on. When the feedback path 307 is turned off, the level of the control terminal 310b of the inverted Z non-inverter 304 is set to the “0” level.
  • the signal given to the input terminal 310a of the inverted Z non-inverter 304 passes through the inverted Z non-inverter 304, the fixed frequency divider 305, and the feedback path 307, and
  • the time (delay time) Td until the signal is returned to the control terminal 310b of the inverter 304 is larger than the pulse width (Tck / 2) of the input clock signal (Td> Tck / 2).
  • the delay time Td naturally occurs as the sum of the respective delay times in the inverting / non-inverting device 304, the fixed frequency divider 305, and the feedback path 307. If the total force of the delay times in the inverting / non-inverting device 304, the fixed frequency divider 305, and the feedback path 307 is smaller than STck / 2, the inverting Z non-inverting device 304, the fixed The delay time Td is secured by intentionally providing a delay circuit in the route of the frequency divider 305 and the feedback path 307. For example, as shown in FIG. 2, a delay circuit 308 in which two stages of inverters INV are connected in series is provided in a feedback path 307.
  • the connector 306 turns off the feedback path 307 and disconnects the connection between the output 310 c of the fixed frequency divider 305 and the control terminal 310 b of the inverted Z non-inverter 304.
  • the level of the control terminal 310b of the inverting / non-inverting device 304 is set to “0” level, and the inverting / non-inverting device 304 allows the input clock signal to pass through without being inverted, and is fixed as the clock signal before frequency division.
  • the frequency divider 305 Provided to the frequency divider 305.
  • FIG. 3 shows a time chart when the feedback path 307 is interrupted.
  • FIG. 3A shows an input clock signal supplied to the input terminal 310a of the inverting / non-inverting device 304
  • FIG. 3B shows a pre-frequency-divided clock signal output from the inverting / non-inverting device 304 (fixed frequency divider 305).
  • 3 (c) is the output clock signal output from the fixed frequency divider 305
  • FIG. 3 (d) is the signal level of the control terminal 310b of the inverting / non-inverting device 304. It is.
  • the time difference between the pre-frequency-divided clock signal and the output clock signal is omitted in the power diagram.
  • the inverting / non-inverting device 304 passes the rising of the input clock signal without inverting it.
  • the pre-frequency-divided clock signal rises (point tl shown in FIG. 3B) and is supplied to the fixed frequency divider 305. Since the fixed frequency divider 305 has a pulse width (pulse width between tl and t2) of the clock pulse of the pre-frequency-divided clock signal at this time that is equal to or greater than TckZ2 and exceeds the pulse width of a small pulse described later, Enable the pulse, And the output clock signal rises (tl point shown in Fig. 3 (c)).
  • the inverting / non-inverting device 304 causes the rising of the input clock signal to rise in the same manner as described above. Pass without inversion.
  • the pre-frequency-divided clock signal rises (point t3 shown in FIG. 3B) and is supplied to the fixed frequency divider 305.
  • the fixed frequency divider 305 has a pulse width (pulse width between t34) of the pre-frequency-divided clock signal at this time that is equal to or greater than Tck / 2 and exceeds the pulse width of a small pulse described later. This clock pulse is made valid, the rising edge is captured, and the output clock signal falls (point t3 in Figure 3 (c)).
  • variable frequency divider 300 generates an output clock signal of one pulse every time two clock pulses of the input clock signal are applied, and operates as a frequency divider of two I do.
  • the connector 306 turns on the feedback path 307 and connects between the output 310 c of the fixed frequency divider 305 and the control terminal 310 b of the inverting / non-inverting device 304.
  • FIG. 4 shows a time chart when the feedback path 307 is connected.
  • the inverting / non-inverting device 304 passes the rising of the input clock signal without inverting it.
  • the pre-frequency-divided clock signal rises (point tl shown in FIG. 4B) and is supplied to the fixed frequency divider 305.
  • the fixed frequency divider 305 has a pulse width (pulse width between tl and t2) of the clock pulse of the pre-frequency-divided clock signal at this time that is equal to or greater than Tck / 2, and exceeds the pulse width of the small pulse described later.
  • the clock pulse is made valid, the rising edge (change point corresponding to the rising edge of the input clock signal) is captured, and the output clock signal is raised (tl point shown in Fig. 4 (c)).
  • the rising of the output clock signal is returned to the control terminal 310b of the inverted Z non-inverter 304 via the feedback path 307.
  • the control terminal 310b of the inverting / non-inverting device 304 has a rising edge of the input clock signal given to the input terminal 310a of the inverting / non-inverting device 304.
  • the output clock signal is delayed by the delay time Td, that is, later than the pulse width Tck / 2 of the input clock signal.
  • the rise is returned (point t3 shown in Fig. 4 (d)).
  • FIG. 4 shows an example in which the delay time Td is set to Tck / 2 and Td ⁇ Tck.
  • the inverting / non-inverting device 304 inverts the input clock signal from the input terminal 310a while the signal (feedback signal) returned to the control terminal 310b is rising.
  • the feedback signal to the control terminal 310b of the inverting / non-inverting device 304 rises (point t3 shown in FIG. 4D)
  • the input clock signal to the input terminal 310a of the inverting / non-inverting device 304 is output.
  • the issue is falling. Therefore, the inverted Z non-inverter 304 inverts the input clock signal from the input terminal 310a and raises the pre-frequency-divided clock signal (point t3 shown in FIG. 4 (b)).
  • the pre-frequency-divided clock signal is a signal obtained by inverting the input clock signal from the input terminal 310a.
  • the pulse width is smaller than 2 (regular pulse width), and a clock pulse (small pulse) PS: ⁇ S is generated. Thereafter, a clock pulse having a regular pulse width is generated at the point t5-16.
  • the fixed frequency divider 305 invalidates the small pulse PS1 of the pre-frequency-divided clock signal from the inverting / non-inverting device 304, and validates a clock pulse having a regular pulse width generated thereafter. Captures the rising edge of a clock pulse with a pulse width and falls the output clock signal (point t5 in Figure 4 (c)).
  • the falling edge of the output clock signal is returned to the control terminal 310b of the inverting / non-inverting device 304 via the feedback path 307.
  • the control terminal 310b of the inverting / non-inverting device 304 has the falling edge of the input clock signal applied to the input terminal 310a of the inverting / non-inverting device 304 (falling edge of the second clock pulse: FIG.
  • the falling edge of the output clock signal is returned after the delay time Td (point t5 in a)), that is, later than the pulse width TckZ2 of the input clock signal (point t7 in Fig. 4 (d)). .
  • the inverting / non-inverting device 304 allows the input clock signal from the input terminal 310a to pass through without being inverted while the feedback signal to the control terminal 310b falls. In this case, the feedback signal to the control terminal 310b of the inverter / non-inverter 304 falls. At this point (point t7 shown in FIG. 4 (d)), the input clock signal to the input terminal 310a of the inverting / non-inverting device 304 has risen. Therefore, the inverting / non-inverting device 304 allows the input clock signal from the input terminal 310a to pass through without being inverted, and raises the clock signal before frequency division (point t7 shown in FIG. 4 (b)).
  • the pre-frequency-divided clock signal is a signal obtained by passing the input clock signal from the input terminal 310a without inversion.
  • a small pulse PS2 is generated at a point t7-18 shown in FIG. 4 (b), and thereafter, a clock pulse having a regular pulse width is generated at a point t9-tlO.
  • the fixed frequency divider 305 invalidates the small pulse PS2 of the pre-frequency-divided clock signal from the inverting / non-inverting device 304, and validates a clock pulse having a regular pulse width generated thereafter.
  • the rising edge of the clock pulse (point [ ⁇ ]) corresponding to the rising edge of the input clock signal is captured, and the output clock signal rises (point t9 in Fig. 4 (c)).
  • variable frequency divider 300 generates an output clock signal of one pulse every time three clock pulses of the input clock signal are given, and operates as a frequency divider of three. I do.
  • the fixed frequency divider 305 sets the transition point corresponding to the rising edge of the clock pulse having the regular pulse width, that is, the transition point corresponding to the rising edge of the input clock signal in one direction.
  • the output clock signal is taken into account (points tl and t9 in Fig. 4 (b)), so jitter occurs even if the duty ratio of the input clock signal is shifted back and forth from the ideal value of 50%.
  • variable frequency divider 300 As a result, jitter generated in the output clock signal is essentially eliminated, and deterioration of noise performance can be prevented. Further, as is apparent from the configuration of FIG. 1, in the variable frequency divider 300, a path having a large capacitive load such as a critical path with few branch points does not occur, so that low power consumption can be realized. .
  • the fixed frequency divider 305 indicates that only the clock pulse exceeding the pulse width of the small pulse PS among the pre-frequency-divided clock signals from the inverting / non-inverting device 304 is an effective clock signal.
  • this function is called the small pulse input invalidation function
  • the inverting / non-inverting unit 304 divides only the clock pulse that exceeds the pulse width of the small pulse PS into the pre-divided clock signal. May be provided. That is, the inverting / non-inverting device 304 informs the invertor 304 that "clock pulses smaller than the pulse width of the small pulse PS are equal to the pre-frequency-divided clock signal.
  • a function that does not output the signal hereinafter, this function is referred to as a small pulse output blocking function
  • the fixed frequency divider 305 may or may not have the small pulse input invalidation function.
  • the small pulse output blocking function in the inverting / non-inverting device 304 and the small pulse input invalidating function in the fixed frequency dividing device 305 include, for example, speed response characteristics of the inverted Z non-inverting device 304 and the fixed frequency dividing device 305. It may be realized by using. That is, if the minimum operation pulse width of the inverting / non-inverting device 304 and the fixed frequency divider 305 is designed to be larger than the pulse width of the small pulse PS, the inversion is performed for the small pulse PS smaller than the minimum operation pulse width. By not operating the non-inverter 304 and the fixed frequency divider 305, a small pulse output blocking function and a small pulse input invalidation function can be obtained.
  • the delay time Td may be adjusted so that the width of the small pulse PS is made as small as possible.
  • the delay time Td becomes an integral multiple of the pulse width Tck / 2 of the input clock signal, the operation margin is maximized.
  • FIG. 4 shows an example in which the delay time Td is slightly larger than the pulse width Tck / 2 of the input clock signal.
  • the power delay time Td is larger than the pulse width Tck / 2 of the input clock signal.
  • Fig. 5 shows a time chart when the delay time Td is slightly larger than the period Tck of the input clock signal.
  • the variable frequency divider 300 operates as a frequency divider when the control signal M is at the “0” level (when the feedback path 307 is cut off), and the control signal M is “1”. In case of level (when feedback path 307 is connected), it operates as a 3 divider.
  • variable frequency divider 300 shown in FIG. 1 is not limited to the power divided by 2 with the frequency division number of the fixed frequency divider 305 divided by 2. If a frequency divider of 3 or 5 is used as the fixed frequency divider 305, the frequency is divided by three, divided by four, divided by five, and divided by six. For example, it is possible to realize an N-divider / N + 1 divider.
  • FIG. 6 is a schematic configuration diagram of a variable frequency divider showing a second embodiment (Embodiment 2) of the present invention.
  • an exclusive OR circuit (EX-OR) is used as an inverting / non-inverting device 404, and two TFFs (405a, 405b) are connected in series as a fixed frequency divider 405.
  • EX-OR exclusive OR circuit
  • a terminal 410a connected to one input of EX— ⁇ R is an input terminal (input terminal of the signal processor 410), and a terminal 410b connected to the other input is a control terminal (signal Control terminal of the processor 410).
  • the input terminal 410a is connected to the clock input terminal 401, and a feedback path 407 is formed between the control terminal 410b and the output of the fixed frequency divider 405 (the output terminal of the signal processor 410) 410c.
  • the feedback path 407 is provided with a connector 406.
  • FIG. 7 shows a truth table of the inverted Z non-inverter (exclusive OR circuit) 404.
  • the connector 406 turns off the feedback path 407 and disconnects the connection between the output 410 c of the fixed frequency divider 405 and the control terminal 410 b of the inverting / non-inverting device 404.
  • the level of the control terminal 410b of the inverting / non-inverting device 404 is set to “0” level, and the inverting / non-inverting device 404 performs the exclusive OR operation according to the truth table shown in FIG.
  • the signal is passed as it is without inversion, and is supplied to the fixed frequency divider 405 as a clock signal before frequency division.
  • FIG. 8 shows a time chart when the feedback path 407 is interrupted.
  • 8A shows an input clock signal supplied to the input terminal 410a of the inverting / non-inverting device 404
  • FIG. 8B shows a pre-frequency-divided clock signal output from the inverting / non-inverting device 404 (fixed frequency divider 405)
  • 8 (c) is the output clock signal output from the fixed frequency divider 405
  • FIG. 8 (d) is the signal level of the control terminal 410b of the inverter / non-inverter 404. It is.
  • the time difference between the pre-frequency-divided clock signal and the output clock signal is omitted in the power diagram.
  • variable frequency divider when control signal M is at “0” level, variable frequency divider
  • the 400 generates a one-pulse output clock signal each time the clock pulse of the input clock signal is generated, and operates as a 4-frequency divider.
  • the connector 406 turns on the feedback path 407 and connects between the output 410 c of the fixed frequency divider 405 and the control terminal 410 b of the inverting / non-inverting device 404.
  • FIG. 9 shows a time chart when the feedback path 407 is connected.
  • the signal supplied to the input terminal 410a of the inverted Z non-inverter 404 passes through the inverted Z non-inverter 404, the fixed frequency divider 405, and the feedback path 407 to control the inverted Z non-inverter 404.
  • the delay time Td before returning to the terminal 410b is slightly larger than the cycle Tck of the input clock signal ((3/2) 'Tck> Td> Tck).
  • the fixed frequency divider 405 has a small pulse input invalidation function.
  • variable frequency divider when the control signal M is at “1” level, the variable frequency divider
  • the 400 generates an output clock signal of one pulse every five clock pulses of the input clock signal are given, and operates as a divide-by-5 frequency divider.
  • the fixed frequency divider 405 outputs a rising edge of a clock pulse having a regular pulse width, that is, a changing point corresponding to a rising edge of the input clock signal (a changing point corresponding to a one-way changing point of the input clock signal).
  • the output clock signal is created (points tl and tl in Fig. 9 (b)), even if the duty ratio of the input clock signal is shifted back and forth from the ideal value of 50%. No jitter occurs.
  • variable frequency divider 400 does not generate a path with a large capacitive load such as a critical path with few branch points, so that low power consumption can be achieved. Can be realized.
  • the fixed frequency divider 405 in which two TFFs are connected in series is used, but the number of TFFs connected in series is further increased by “3”, “4”, “5”, and “5”.
  • ⁇ 6 '' it is possible to change the number of divisions such as divide by 8/9, divide by 16, Z17, 32 / Z33, 64/65 A frequency divider can be realized.
  • the fixed frequency divider 405 has a small pulse input invalidating function, but the inverting / non-inverting device 404 may have a small pulse output blocking function.
  • FIG. 10 is a schematic configuration diagram of a variable frequency divider showing a third embodiment (Embodiment 3) of the present invention.
  • a selector is used as the inverting / non-inverting device 504
  • a differential circuit composed of TFF (one) is used as the fixed frequency divider 505
  • a feedback control circuit is used as the connecting device 506. I'm using
  • the clock input terminal 501 includes a first clock input terminal 501a and a second clock input terminal 501b, and one of the differential signals provided as an input clock signal is supplied to the first clock input terminal 501a.
  • the input terminal 510a of the inverting Z non-inverter 504 (the input terminal of the signal processor 510) is composed of the first input terminal 510al and the second input terminal 510a2, and the difference from the first clock input terminal 501a is obtained.
  • One of the dynamic signals is supplied to the first input terminal 510al, and the other of the differential signal from the second clock input terminal 501b is supplied to the second input terminal 510a2.
  • the inverting / non-inverting device (selector) 504 converts the clock input signal (differential signal) supplied to the input terminal 510a to the level of the signal supplied to the control terminal (control terminal of the signal processor 510) 510b.
  • the signal is inverted / non-inverted accordingly and output as a pre-frequency-divided clock signal (differential signal).
  • the input / output paths are switched as shown by the broken lines in the figure to mutually invert the differential signals.
  • the signal applied to the control terminal 510b becomes “0” level, the signal is restored.
  • the connector (feedback control circuit) 506 is connected between the output of the fixed frequency divider 505 (the output terminal of the signal processor 510) 510c (510cl, 510c2) and the control terminal 510b of the inverter / non-inverter 504.
  • a feedback signal is provided in the feedback path 507 formed according to the present invention, and generates a feedback signal corresponding to the output result of the output clock signal (differential signal) output from the fixed frequency divider 505.
  • a feedback signal of "1" level is generated when the level difference between the differential signals increases, and a signal of "0" level is generated when the level difference between the differential signals decreases.
  • the connector (feedback control circuit) 506 turns off the feedback path 507 when the control signal M is at the “0” level.
  • the feedback path 507 is turned on.
  • the connector (feedback control circuit) 506 outputs a signal corresponding to the output result of the output clock signal (differential signal) from the fixed frequency divider 505.
  • the feedback signal is supplied to the control terminal 510b of the inverting / non-inverting device 504.
  • the level of the control terminal 510b of the inverter / non-inverter 504 is set to “0” level.
  • variable frequency divider 500 When the control signal M is at the “0” level, the connector (feedback control circuit) 506 turns off the feedback path 507 and connects the output 510c of the fixed frequency divider 505 to the control terminal 510b of the inverting / non-inverting device 504. Disconnect.
  • the level of the control terminal 510b of the inverting Z non-inverter 504 is set to “0” level, and the inverting / non-inverting device 504 passes the input clock signal (differential signal) as it is without inverting it.
  • the clock signal is supplied to the fixed frequency divider 505.
  • the fixed frequency divider 505 divides the frequency of the pre-frequency-divided clock signal into an output clock signal (differential signal).
  • variable frequency divider 500 operates as a two-frequency divider.
  • the connector (feedback control circuit) 506 turns on the feedback path 507 and connects the output 510c of the fixed frequency divider 505 to the control terminal 510b of the inverting / non-inverting device 504. Connect between.
  • FIG. 11 shows a time chart when the feedback path 507 is connected.
  • Fig. 11 (a) shows the input clock signal (differential signal) supplied to the input terminal 510a of the inverting / non-inverting device 504, and
  • Fig. 11 (b) shows the pre-divided clock signal output from the inverting / non-inverting device 504.
  • FIG. 11 (c) shows the output clock signal (differential signal) output from the fixed frequency divider 505
  • FIG. 11 (d) shows the output of the inverter / non-inverter 504 via the feedback path 507. This is a feedback signal provided to the control terminal 510b.
  • a time difference occurs between the pre-frequency-divided clock signal and the output clock signal, but they are omitted in the figure.
  • the signal given to the input terminal 510a of the inverted Z non-inverter 504 is given to the control terminal 510b of the inverted Z non-inverter 504 through the inverted / non-inverted device 504, the fixed frequency divider 505, and the feedback path 507.
  • the delay time Td is larger than the pulse width Tck / 2 of the input clock signal (Tck>Td> Tck / 2).
  • the fixed frequency divider 505 has a small pulse input invalidation function. are doing.
  • variable frequency divider 500 works as a 3 divider.
  • the fixed frequency divider 505 changes the rising edge of the clock pulse having the regular pulse width, that is, the changing point corresponding to the rising edge of the input clock signal (corresponding to the one-way changing point of the input clock signal). (Change point) to create the output clock signal (points tl and t9 in Fig. 11 (b)), and the duty ratio of the input clock signal was shifted back and forth from the ideal value of 50%. No jitter occurs. As a result, jitter generated in the output clock signal can be essentially eliminated, and deterioration of noise performance can be prevented.
  • the variable frequency divider 500 does not generate a path having a large capacitive load such as a critical path having few branch points, so that low power consumption can be realized. it can.
  • FIG. 12 is a schematic configuration diagram of a variable frequency divider showing a fourth embodiment (Embodiment 4) of the present invention.
  • a single-phase switch is used as the inverting Z non-inverter 604
  • a single-phase circuit composed of TFF (one) is used as the fixed frequency divider 605
  • a single-phase circuit is used as the connector 606. Using the switch.
  • the variable frequency divider 600 has a clock input terminal 601, a clock output terminal 602, and a control signal input terminal 603, as well as an inverted input clock signal (inverted input clock signal).
  • a clock input terminal 608 is provided. Then, the input clock signal from the clock input terminal 601 is supplied to the first input terminal (first input terminal of the signal processor 610) 610al of the inverting / non-inverting device 604, and the inverted input clock from the inverted clock input terminal 608 is supplied. The signal is applied to a second input terminal of the inverting / non-inverting device 604 (second input terminal of the signal processor 610) 610a2.
  • the inverting / non-inverting device (switching switch) 604 is connected to the control terminal (the control terminal of the signal processor 610) 6 when the signal supplied to 10b is at the "0" level, the switch path is connected to the first input terminal 610al side. Then, the input clock signal from the first input terminal 610al is output as the pre-divided clock signal.
  • the switch path is set to the second input terminal 610a2, and the inverted input clock signal from the second input terminal 610a2 is output as the clock signal before frequency division. I do.
  • the inverting / non-inverting device (switching switch) 604 is connected to the control terminal 610
  • the clock input signal from the input terminal 610al is substantially inverted / non-inverted according to the level of the signal given to b, and is output to the fixed frequency divider 605 as a clock signal before frequency division.
  • the same operation as that of the variable frequency divider 300 shown in FIG. 1 can be obtained, and the frequency division number can be switched between the frequency divider 2 and the frequency divider 3 according to the level of the control signal M. Become.
  • variable frequency divider having any frequency division number can be realized by changing the frequency division number of the fixed frequency divider.
  • the inverting / non-inverting device may have a small pulse output blocking function.
  • the power consumption is considered to be largely determined by the number of circuits that operate on the master clock (the signal with the highest frequency). Therefore, for example, when comparing Example 1 and Conventional Example 2 (Patent Document 1), it is considered that Conventional Example 2 consumes slightly less power.
  • the block that consumes the most power is the frequency divider that first divides the master clock by 2, and the power consumption here is the same, so both are the same. Become. Therefore, even if there is a difference, it means that it is a small "inverting / non-inverting device".
  • the inverting / non-inverting device 504 is simply constituted by a selector and is a block without power consumption such as a pass gate. It is thought that the same power consumption can be achieved.
  • variable frequency divider of the present invention has two types of frequency division numbers, and can switch the frequency division number according to the level of an external control signal.
  • This variable frequency divider is suitable for realizing a frequency synthesizer by being combined with a high-frequency oscillator circuit, a program counter circuit, and the like.

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Abstract

　固定分周器（３０５）の出力（３１０ｃ）と反転／非反転器（３０４）の制御端子（３１０ｂ）との間にフィードバックパス（３０７）を形成する。フィードバックパス（３０７）に接続器（３０６）を設け、外部からの制御信号Ｍのレベルに応じてフィードバックパス（３０７）を接続／遮断し、分周数を切り替える。反転／非反転器（３０４）の入力端子（３１０ａ）に与えられた信号がフィードバックパス（３０７）を通り制御端子（３１０ｂ）に戻されるまでの遅延時間を入力クロック信号のパルス幅よりも大きくする。固定分周器（３０５）に小パルス入力無効機能を設ける。あるいは反転／非反転器（３０４）に小パルス出力阻止機能を設ける。固定分周器（３０５）において、反転／非反転器（３０４）からの分周前クロック信号を、その信号中の正規のパルス幅のクロックパルスの立ち上がりエッジ（入力クロック信号の立ち上がりエッジに応ずる変化点）に基づいて分周する。

Description

明 細 書
可変分周方法および可変分周器
技術分野
[0001] この発明は、外部からの制御信号に応じて定められる分周数により入力クロック信 号を分周し、この分周したクロック信号を出力クロック信号として出力する可変分周方 法および可変分周器に関するものである。
背景技術
[0002] 従来より、この種の可変分周器として、入力クロック信号の分周数を 2種類とし、外 部からの制御信号によってその分周数を切り替えることが可能な可変分周器が用い られている。
[0003] 〔従来例 1〕
図 13に非特許文献 1に示されている従来の可変分周器の概略を示す。この可変分 周器 100は、クロック入力端子 101と、クロック出力端子 102と、制御信号入力端子 1 03とを備え、制御信号入力端子 103より入力される制御信号 Mに応じて定められる 分周数によりクロック入力端子 101より入力される入力クロック信号を分周し、この分 周したクロック信号を出力クロック信号としてクロック出力端子 102より出力する。
[0004] この例において、可変分周器 100は、ブロック 100Aとブロック 100Bと力 構成され ている。ブロック 100Aは、 Dフリップフロップ（DFF) 104— 106とノア回路（NOR) 10 7, 108と力も構成され、ブロック 100Bは、 Tフリップフロップ (TFF) 109 111とオア 回路（OR) 112— 114と力、ら構成されてレ、る。なお、 TFFや DFFの機能にっレヽては 、非特許文献 2などに示されているのでここでの説明は省略する。
[0005] ブロック 100Aにおける DFF104— 106のクロック端子（ck)にはクロック入力端子 1 01からの入力クロック信号が与えられる。この入力クロック信号を取り込んでの DFF1 04— 106の動作によって P1点に 4分周もしくは 5分周信号が得られ、この 4分周もし くは 5分周信号がブロック 100Bの TFF109— 111によってさらに分周される。
[0006] この際、 TFF109の出力と TFF110の出力との論理和を OR112で求め、 TFF11 1の出力と制御信号端子 103からの制御信号 Mとの論理和を OR113で求め、 OR1 12の出力と〇R113の出力との論理和を〇R114で求め、 OR114の出力をブロック 1 00Aの NOR108に与えることにより、制御信号 M力 S「0」レベルであった場合には、 3 2分周する間に 1回だけブロック 100Aで 5分周させ、残りを全て 4分周させて、 33分 周を実現する。制御信号 Mが「1」レベルであった場合には、 32分周する間に全てを ブロック Aで 4分周させて、 32分周を実現する。
[0007] 〔従来例 2〕
図 14に特許文献 1に示されている従来の可変分周器の概略を示す。この可変分周 器 200は、クロック入力端子 201と、クロック出力端子 202と、制御信号入力端子 203 とを備え、制御信号入力端子 203より入力される制御信号 (外部からの制御信号) M に応じて定められる分周数によりクロック入力端子 201より入力されるクロック信号を 分周し、この分周したクロック信号を出力クロック信号としてクロック出力端子 202より 出力する。
[0008] この例において、可変分周器 200は、低速化用分周器（2分周器） 204と、反転/ 非反転器 205と、固定分周器（2分周器） 206と、接続器 207と、フィードバック用分 周器（2分周器） 208とを備え、反転/非反転器 205と固定分周器 206とで信号処理 器 210が構成されている。反転/非反転器 205は、入力端子 210aと制御端子 210b とを有し、入力端子 (信号処理器 210の入力端子） 210aは低速化用分周器 204を介 してクロック入力端子 201に接続され、制御端子 (信号処理器 210の制御端子） 210 bと固定分周器 206の出力（信号処理器 210の出力端子） 210cとの間にフィードバッ クパス 209が形成されている。このフィードバックパス 209に接続器 207とフィードバッ ク用分周器 208が設けられている。図 15に反転/非反転器 205の真理値表を示す
[0009] 〔フィードバックパスが遮断されてレ、る場合〕
制御信号 Mが「0」レベルの場合、接続器 207はフィードバックパス 209をオフとし、 固定分周器 206の出力 210cと反転 Z非反転器 205の制御端子 210bとの接続を切 り離す。この場合、反転 Z非反転器 205の制御端子 210bのレベルは「0」レベルとさ れ、反転 Z非反転器 205は、図 15に示した真理値表に従う動作により、入力クロック 信号を反転せずにそのまま通過させ、分周前クロック信号として固定分周器 206に与 える。
[0010] 図 16にフィードバックパス 209が遮断されている場合のタイムチャートを示す。図 1 6 (a)はクロック入力端子 201に与えられるクロック信号（マスタクロック）、図 16 (b)は 反転/非反転器 205の入力端子 210aに与えられる入力クロック信号、図 16 (c)は 反転/非反転器 205から出力される分周前クロック信号（固定分周器 206に与えら れる分周前クロック信号）、図 16 (d)は固定分周器 206から出力される出力クロック信 号、図 16 (e)は反転 Z非反転器 205の制御端子 210bの信号レベルである。
[0011] この例では、クロック入力端子 201からのクロック信号が低速化用分周器 204によつ て 2分周され、これによつて低速度化されたクロック信号が入力クロック信号として反 転/非反転器 205の入力端子 210aへ与えられる。このタイムチャートから分かるよう に、制御信号 Mが「0」レベルの場合、可変分周器 200は、反転/非反転器 205の入 力端子 210aへ入力クロック信号のクロックパルスが 2発与えられる毎に、すなわちク ロック入力端子 201へマスタクロックが 4発与えられる毎に 1パルスの出力クロック信 号を発生し、 4分周器として動作する。
[0012] 〔フィードバックパスが接続されてレ、る場合〕
制御信号 Mが「1」レベルの場合、接続器 207はフィードバックパス 209をオンとし、 固定分周器 206の出力 210cと反転/非反転器 205の制御端子 210bとの間を接続 する。図 17にフィードバックパス 209が接続されている場合のタイムチャートを示す。 なお、このタイムチャートにおいて、反転/非反転器 205の入力端子 210aに与えら れた信号が反転/非反転器 205、固定分周器 206、フィードバックパス 209を通過し て反転/非反転器 205の制御端子 210bに戻されるまでの遅延時間 Tdは、入力クロ ック信号のパルス幅 Tckよりも若干大きレ、ものとしてレ、る。
[0013] 図 17 (b)に示す tl点において、入力クロック信号が立ち上がると、反転/非反転器
205はこの入力クロック信号の立ち上がりを反転せずに通過させる。これにより、分周 前クロック信号が立ち上がり（図 17 (c)に示す tl点）、固定分周器 206へ与えられる。 固定分周器 206は、この分周前クロック信号の立ち上がりエッジ (変化点）を取り込み 、出力クロック信号を立ち上げる（図 17 (d)に示す tl点）。
[0014] この出力クロック信号の立ち上がりはフィードバックパス 209を介して反転 Z非反転 器 205の制御端子 210bに戻される。すなわち、固定分周器 206からの出力信号の 立ち上がりがフィードバック用分周器 208に与えられ、フィードバック用分周器 208が この固定分周器 206からの出力信号の立ち上がりエッジを取り込んで、反転/非反 転器 205の制御端子 210bへのフィードバック信号を立ち上げる。ここで、反転 Z非 反転器 205の制御端子 210bには、反転 Z非反転器 205の入力端子 210aに与えら れた入力クロック信号の立ち上がり（1発目のクロックパルスの立ち上がり：図 17 (b)の tl点）に対し、遅延時間 Tdだけ遅れて、すなわち入力クロック信号のパルス幅 Tckよ りも遅れて、フィードバック信号の立ち上がりが入力される（図 17 (e)に示す t3点）。
[0015] 反転/非反転器 205は、制御端子 210bへのフィードバック信号が立ち上がつてい る間、入力端子 210aからの入力クロック信号を反転する。この場合、反転 Z非反転 器 205の制御端子 210bへのフィードバック信号が立ち上がった時点（図 17 (e)に示 す t3点）では、反転 Z非反転器 205の入力端子 210aへの入力クロック信号は立ち 下がっている。したがって、反転/非反転器 205は、入力端子 210aからの入力クロ ック信号を反転し、分周前クロック信号を立ち上げる（図 17 (c)に示す t3点）。以降、 分周前クロック信号は、入力端子 210aからの入力クロック信号を反転した信号とされ る。
[0016] これにより、図 17 (c)に示す t3— 14点において、入力クロック信号のパルス幅 Tck ( 正規のパルス幅）よりもそのパルス幅が小さいクロックパルス（小パルス） PS 1が発生 する。その後、 t5— 16点において、正規のパルス幅のクロックパルスが発生する。固 定分周器 206は、反転/非反転器 205からの分周前クロック信号の小パルス PS 1の 立ち上がりエッジを取り込み、出力クロック信号を立ち下げる（図 17 (d)に示す t3点） 。小パルス PS1の発生後、正規のパルス幅のクロックパルスが発生すると（図 17 (c) に示す t5点）、固定分周器 206がこのクロックパルスの立ち上がりエッジを取り込み、 出力クロック信号を立ち上げる（図 17 (d)に示す t5点）。
[0017] この出力クロック信号の立ち上がりは、フィードバック用分周器 208に与えられ、こ れにより反転/非反転器 205の制御端子 210bへのフィードバック信号が立ち下がる 。ここで、反転 Z非反転器 205の制御端子 210bには、反転/非反転器 205の入力 端子 210aに与えられた入力クロック信号の立ち下がり（2発目のクロックパルスの立 ち下がり：図 17 (b)の t5点）に対し、遅延時間 Tdだけ遅れて、すなわち入力クロック 信号のノ ルス幅 Tckよりも遅れて、フィードバック信号の立ち下がりが入力される（図 17 (e)に示す t7点）。
[0018] 反転/非反転器 205は、制御端子 210bへのフィードバック信号が立ち下がってい る間、入力端子 210aからの入力クロック信号を反転せずにそのまま通過させる。この 場合、反転/非反転器 205の制御端子 210bへのフィードバック信号が立ち下がつ た時点（図 17 (e)に示す t7点）では、反転 Z非反転器 205の入力端子 210aへの入 カクロック信号は立ち上がつている。したがって、反転 Z非反転器 205は、入力端子 210aからの入力クロック信号を反転せずにそのまま通過させ、分周前クロック信号を 立ち上げる（図 17 (c)に示す t7点）。以降、分周前クロック信号は、入力端子 210aか らの入力クロック信号を反転せずにそのまま通過させた信号とされる。
[0019] これにより、図 17 (c)に示す t7— 18点において、小パルス PS2が発生し、その後、 t 9一 tlO点において、正規のパルス幅のクロックパルスが発生する。固定分周器 206 は、反転/非反転器 205からの小パルス PS2の立ち上がりエッジを取り込み、出カク ロック信号を立ち下げる（図 17 (d)に示す t7点）。その後、反転/非反転器 205から の正規のパルス幅のクロックパルスの立ち上がりエッジを取り込み、出力クロック信号 を立ち上げる（図 17 (d)に示す t9点）。
[0020] 以下、同様動作を繰り返すことによって、可変分周器 200は、制御信号 Mが「1」レ ベルの場合、反転/非反転器 205の入力端子 210aへ入力クロック信号のクロックパ ルスが 3発与えられる毎に、すなわちクロック入力端子 201へマスタクロックが 6発与 えられる毎に 2パルスの出力クロック信号を発生し、 3分周器として動作する。
[0021] 特許文献 1 :米国特許第 5969548号
非特許文献 l :「CMOSアナログ回路設計技術」、岩田穆 監修、 （株）トリケッブス、 1 998年 1月 13日発行、 236 237頁、図 16、図 17。
非特許文献 2 :「HANDBOOK OF LOGIC CIRCUITSJ、 J.D.LENK著、 pp.123-125、 Reston Publishing Company, Inc. Λ 1972。
発明の開示
発明が解決しょうとする課題 [0022] 〔従来例 1の問題点〕
従来例 1の可変分周器 100では、分岐点が多数あるために、例えば図 13中に点線 で示したパス Cがクリティカルパス (容量負荷が大きぐ駆動するために大きな電流を 要するパス）となり、低消費電力化が困難であるという問題がある。
[0023] 〔従来例 2の問題点〕
従来例 2の可変分周器 200では、分岐点が少なぐクリティカルパスのような容量負 荷の大きなパスが発生しないので、低消費電力化を実現することができる。しかしな がら、低速化用分周器 204の出力である入力クロック信号の立ち上がりと立ち下がり の両エッジを用いて分周しているため、入力クロック信号のデューティ比が 50%でな い場合、出力クロック信号にジッタ Tj (図 18参照）が発生し、雑音性能が劣化すると レ、う問題がある。
[0024] 〔ジッタが発生する理由〕
従来例 2の可変分周器 200では、低速化用分周器 204で高速のクロック信号 (マス タクロック）を 2分周し、低速の入力クロック信号を作っている。この場合、マスタクロッ クの 1発目の立ち上がりエッジを取り込んで入力クロック信号を立ち上げ、 2発目の立 ち上がりエッジを取り込んで入力クロック信号を立ち下げている。
[0025] 低速化用分周器 204において、マスタクロックの立ち上がりエッジを取り込んで入力 クロック信号を立ち上げるまでの動作時間と立ち下げるまでの動作時間とを同じとす ることは難しく、この立ち上がり/立ち下がりの動作時間の違いによって、入力クロッ ク信号のデューティ比が理想値である 50%に対して前後にずれる。高周波信号のデ ユーティ比を 50/50に正確に合わせることは一般に極めて困難で、 40/60程度で も比較的良くあっていると評価されるほどである。
[0026] 図 18には入力クロック信号のデューティ比（オンデューティ）が 50%以上となった場 合を示している。この場合、出力クロック信号の 1発目のクロックパルスはマスタクロッ クの立ち上がり（図 18 (a)の tl点）に同期して発生するが、 2発目のクロックパルスは クロック信号の立ち上がり（図 18 (a)の t5点）に同期して発生せず、ジッタ Tjが発生す る。入力クロック信号のデューティ比 (オンデューティ）が 50%以下となった場合も同 様にしてジッタ Tjが発生する。 [0027] 本発明は、このような課題を解決するためになされたもので、その目的とするところ は、低消費電力化を実現するとともに、出力クロック信号に発生するジッタを本質的 になくし、雑音性能の劣化を防止することができる可変分周方法および可変分周器 を提供することにある。
課題を解決するための手段
[0028] このような目的を達成するために本発明は、入力端子に与えられる入力クロック信 号を制御端子に与えられる信号のレベルに応じて反転/非反転して分周前クロック 信号とし、この分周前クロック信号中の所定のパルス幅を上回るパルス幅を有するク ロックパルスにおける入力クロック信号の一方向の変化点に応ずる変化点に基づい て、分周前クロック信号を予め定められた分周数により分周し、この分周した信号を 出力クロック信号として出力端子より出力する信号処理器と、この信号処理器の出力 端子と制御端子との間に形成され制御端子に戻す信号の通路をなすフィードバック パスを外部からの制御信号に応じて接続/遮断する接続器とを設け、信号処理器の 入力端子に与えられた信号がフィードバックパスを通り制御端子に戻されるまでの遅 延時間を入力クロック信号のパルス幅よりも大きくしたものである。
[0029] 本発明において、信号処理器の出力端子と制御端子との間に形成されるフィード バックパスは、外部からの制御信号に応じて接続あるいは遮断状態となる。なお、以 下では、説明上、信号処理器での反転/非反転の最初の状態を非反転、分周数を 2分周とする。
[0030] 〔フィードバックパスが遮断されてレ、る場合〕
フィードバックパスが遮断されている場合、信号処理器は、入力クロック信号を反転 せずにそのまま分周前クロック信号とし、この分周前クロック信号を 2分周して出カク ロック信号とする。これにより、本発明の可変分周器は、 2分周器として動作する。
[0031] 〔フィードバックパスが接続されてレ、る場合〕
フィードバックパスが接続されている場合、信号処理器は、最初は入力クロック信号 を反転せずにそのまま分周前クロック信号とする。そして、この分周前クロック信号の 最初の立ち上がりエッジ (入力クロック信号の立ち上がりエッジに応ずる変化点）を取 り込み、出力クロック信号を立ち上げる。この出力クロック信号の立ち上がりはフィード バックパスを介して制御端子に戻される。
[0032] ここで、信号処理器の制御端子には、信号処理器の入力端子に与えられた入カク ロック信号の立ち上がり（1発目のクロックパルスの立ち上がり）に対し、入力クロック信 号のノ^レス幅よりも遅れて、出力クロック信号の立ち上がりが戻される。信号処理器 は、制御端子に戻される信号 (フィードバック信号）が立ち上がつている間、入力クロ ック信号を反転する。これにより、分周前クロック信号には、入力クロック信号のパルス 幅（正規のパルス幅）よりも小さいクロックパルス（小パノレス）が発生し、この後、正規の パルス幅のクロックパルスが発生する。
[0033] ここで、所定のパルス幅を上回るクロックパルスを小パルスのパルス幅を上回るもの と定めておけば、信号処理器は、分周前クロック信号のうち小パルスを無効とし、その 後に発生する正規のパルス幅のクロックパルスを有効とし、この正規のパルス幅のク ロックパルスの立ち上がりエッジを取り込み、出力クロック信号を立ち下げる。この出 力信号の立ち下がりはフィードバックパスを介して信号処理器の制御端子へ戻される
[0034] ここで、信号処理器の制御端子には、信号処理器の入力端子に与えられた入カク ロック信号の立ち下がり（2発目のクロックパルスの立ち下がり）に対し、入力クロック信 号のノ^レス幅よりも遅れて、出力クロック信号の立ち下がりが戻される。信号処理器 は、制御端子に戻される信号 (フィードバック信号）が立ち下がっている間、入力クロ ック信号を反転せずにそのまま分周前クロック信号とする。これにより、分周前クロック 信号には、入力クロック信号のパルス幅（正規のパルス幅）よりも小さレヽクロックパルス (小パルス）が発生し、この後、正規のパルス幅のクロックパルスが発生する。
[0035] 信号処理器は、前記と同様にして、分周前クロック信号のうち小パルスを無効とし、 その後に発生する正規のパルス幅のクロックパルスを有効とし、この正規のパルス幅 のクロックパルスの立ち上がりエッジ（入力クロック信号の立ち上がりエッジに応ずる 変化点）を取り込み、出力クロック信号を立ち上げる。これにより、本発明の可変分周 器は、 3分周器として動作する。この分周動作中、信号処理器は、正規のパルス幅の クロックパルスの立ち上がりエッジ、すなわち入力クロック信号の立ち上がりエッジに 応ずる変化点（入力クロック信号の一方向の変化点に応ずる変化点）を取り込んで出 カクロック信号を作るので、入力クロック信号のデューティ比が理想値である 50%に 対して前後にずれていたとしてもジッタは生じない。
[0036] なお、本発明において、信号処理器は反転/非反転器と固定分周器とで構成する ことが可能である。この場合、固定分周器に「反転/非反転器からの分周前クロック 信号のうち所定のパルス幅を上回るクロックパルスのみを有効クロック信号とする」機 能を持たせてもよぐ反転 Z非反転器に「所定のノ^レス幅を上回るクロックパルスだ けを分周前クロック信号として出力する」機能を持たせてもよい。
[0037] また、本発明では、遅延時間（信号処理器の入力端子に与えられた信号がフィード バックパスを通り制御端子に戻されるまでの時間）を入力クロック信号のパルス幅より も大きくしているが、この遅延時間は入力端子に与えられた信号がフィードバックパス を通り出力端子に戻されるまでのルートにおけるそれぞれの遅延時間の合計として 自然に生じるものであってもよいし、そのルート中に意図的に遅延回路などを設ける ようにして確保するようにしてもょレ、。
発明の効果
[0038] 本発明によれば、入力端子に与えられる入力クロック信号を制御端子に与えられる 信号のレベルに応じて反転 z非反転して分周前クロック信号とし、この分周前クロック 信号中の所定のパルス幅を上回るパルス幅を有するクロックパルスにおける入力クロ ック信号の一方向の変化点に応ずる変化点に基づいて、分周前クロック信号を予め 定められた分周数により分周し、この分周した信号を出力クロック信号として出力する ようにしたので、低消費電力化を実現するとともに、出力クロック信号に発生するジッ タを本質的になくし、雑音性能の劣化を防止することができるようになる。
図面の簡単な説明
[0039] [図 1]本発明の第 1の実施例（実施例 1)を示す可変分周器の概略構成図である。
[図 2]フィードバックパス中にインバータを 2段直列接続した遅延回路を設けた例を示 す図である。
[図 3]実施例 1においてフィードバックパスが遮断されている場合の動作を示すタイム チャートである。
[図 4]実施例 1においてフィードバックパスが接続されている場合の動作を示すタイム チャートである。
[図 5]実施例 1において遅延時間を入力クロック信号の周期よりも若干大きくした場合 の動作を示すタイムチャートである。
[図 6]本発明の第 2の実施例 (実施例 2)を示す可変分周器の概略構成図である。
[図 7]実施例 2における反転/非反転器 (排他的論理和回路)の真理値表を示す図 である。
[図 8]実施例 2においてフィードバックパスが遮断されている場合の動作を示すタイム チャートである。
[図 9]実施例 2においてフィードバックパスが接続されている場合の動作を示すタイム チャートである。
[図 10]本発明の第 3の実施例 (実施例 3)を示す可変分周器の概略構成図である。
[図 11]実施例 3においてフィードバックパスが接続されている場合の動作を示すタイ ムチャートである。
[図 12]本発明の第 4の実施例（実施例 4)を示す可変分周器の概略構成図である。
[図 13]非特許文献 1に示されている従来の可変分周器の概略 (従来例 1)を示す図で ある。
[図 14]特許文献 1に示されてレ、る従来の可変分周器の概略 (従来例 2)を示す図であ る。
[図 15]従来例 2における反転/非反転器の真理値表を示す図である。
[図 16]従来例 2においてフィードバックパスが遮断されている場合の動作を示すタイ ムチャートである。
[図 17]従来例 2においてフィードバックパスが接続されている場合の動作を示すタイ ムチャートである。
[図 18]従来例 2において入力クロック信号のデューティ比が 50%でない場合に出力 クロック信号にジッタが発生する状況を説明するタイムチャートである。
発明を実施するための最良の形態
以下、本発明を図面に基づいて詳細に説明する。
〔実施例 1〕 図 1はこの発明の第 1の実施例（実施例 1)を示す可変分周器の概略構成図である 。この可変分周器 300は、クロック入力端子 301と、クロック出力端子 302と、制御信 号入力端子 303とを備え、制御信号入力端子 303より入力される制御信号 (外部か らの制御信号) Mに応じて定められる分周数によりクロック入力端子 301より入力され る人力クロック信号を分周し、この分周したクロック信号を出力クロック信号としてクロ ック出力端子 302より出力する。
[0041] この実施例 1において、可変分周器 300は、反転 Z非反転器 304と、固定分周器 3 05と、接続器 306とを備え、反転 Z非反転器 304と固定分周器 305とで信号処理器 310が構成されている。反転/非反転器 304は、入力端子 310aと制御端子 310bと を有し、入力端子 (信号処理器 310の入力端子） 310aに与えられる入力クロック信号 を制御端子 (信号処理器 310の制御端子） 310bに与えられる信号のレベルに応じて 反転/非反転し、分周前クロック信号として出力する。この例では、制御端子 310bに 与えられる信号が「0」レベルの場合に非反転、「 1」レベルの場合に反転する。
[0042] 固定分周器 305は、反転/非反転器 304からの分周前クロック信号を入力とし、こ の分周前クロック信号のうち所定のパルス幅（後述する小パルスのパルス幅）を上回 るクロックパルスのみを有効クロック信号とし、この有効クロック信号を予め定められた 分周数により分周し、クロック出力端子 302への出力クロック信号とする。この例では 、入力クロック信号のデューティ比を 50%、固定分周器 305における分周数を 2分周 としている。
[0043] 接続器 306は、固定分周器 305の出力（信号処理器 310の出力端子） 310cと反転 /非反転器 304の制御端子 310bとの間に形成されたフィードバックパス 307中に設 けられている。この実施例において、接続器 306は、制御信号入力端子 303からの 制御信号 Mのレベルに応じ、制御信号 Mが「0」レベルの場合にはフィードバックパス 307をオフとし、制御信号 Mが「1」レベルの場合にはフィードバックパス 307をオンと する。フィードバックパス 307がオフとされている場合、反転 Z非反転器 304の制御 端子 310bのレベルは「0」レベルとされる。
[0044] また、この実施例において、反転 Z非反転器 304の入力端子 310aに与えられた信 号が反転 Z非反転器 304、固定分周器 305、フィードバックパス 307を通り反転 Z非 反転器 304の制御端子 310bに戻されるまでの時間（遅延時間) Tdは、入力クロック 信号のパルス幅（Tck/2)よりも大きくされてレ、る (Td>Tck/2)。
[0045] この実施例において、遅延時間 Tdは、反転/非反転器 304、固定分周器 305、フ イードバックパス 307におけるそれぞれの遅延時間の合計として自然に生じるものとさ れている。なお、反転/非反転器 304、固定分周器 305、フィードバックパス 307に おけるそれぞれの遅延時間の合計力 STck/2よりも小さレ、ような場合には、反転 Z非 反転器 304,固定分周器 305，フィードバックパス 307のルート中に意図的に遅延回 路を設けるなどして遅延時間 Tdを確保する。例えば、図 2に示すように、フィードバッ クパス 307中にインバータ INVを 2段直列接続した遅延回路 308を設ける。
[0046] 〔フィードバックパスが遮断されてレ、る場合〕
制御信号 Mが「0」レベルの場合、接続器 306はフィードバックパス 307をオフとし、 固定分周器 305の出力 310cと反転 Z非反転器 304の制御端子 310bとの接続を切 り離す。この場合、反転/非反転器 304の制御端子 310bのレベルは「0」レベルとさ れ、反転/非反転器 304は入力クロック信号を反転せずにそのまま通過させ、分周 前クロック信号として固定分周器 305に与える。
[0047] 図 3にフィードバックパス 307が遮断されている場合のタイムチャートを示す。図 3 (a )は反転/非反転器 304の入力端子 310aに与えられる入力クロック信号、図 3 (b)は 反転/非反転器 304から出力される分周前クロック信号（固定分周器 305に与えら れる分周前クロック信号）、図 3 (c)は固定分周器 305から出力される出力クロック信 号、図 3 (d)は反転/非反転器 304の制御端子 310bの信号レベルである。なお、こ のタイムチャートにおいて、分周前クロック信号と出力クロック信号との間には時間差 が生じる力 図上では省略している。
[0048] 図 3 (a)に示す tl点において、入力クロック信号が立ち上がると（クロックパルスが発 生すると）、反転/非反転器 304はこの入力クロック信号の立ち上がりを反転せずに 通過させる。これにより、分周前クロック信号が立ち上がり（図 3 (b)に示す tl点）、固 定分周器 305へ与えられる。固定分周器 305は、この時の分周前クロック信号のクロ ックパルスのパルス幅（tl一 t2間のパルス幅）が TckZ2以上あり、後述する小パルス のパルス幅を上回っているので、このクロックパルスを有効とし、その立ち上がりエツ ジを取り込み、出力クロック信号を立ち上げる（図 3 (c)に示す tl点）。
[0049] 図 3 (a)に示す t3点において、入力クロック信号が再び立ち上がると（クロックパルス が発生すると）、反転/非反転器 304は、上述と同様にして、その入力クロック信号の 立ち上がりを反転せずに通過させる。これにより、分周前クロック信号が立ち上がり（ 図 3 (b)に示す t3点）、固定分周器 305へ与えられる。固定分周器 305は、この時の 分周前クロック信号のクロックパルスのパルス幅（t3 4間のパルス幅）が Tck/2以 上あり、後述する小パルスのパルス幅を上回っているので、このクロックパルスを有効 とし、その立ち上がりエッジを取り込み、出力クロック信号を立ち下げる（図 3 (c)に示 す t3点）。
[0050] 以下、同様動作を繰り返すことによって、可変分周器 300は、入力クロック信号のク ロックパルスが 2発与えられる毎に 1パルスの出力クロック信号を発生し、 2分周器とし て動作する。
[0051] 〔フィードバックパスが接続されてレ、る場合〕
制御信号 Mが「1」レベルの場合、接続器 306はフィードバックパス 307をオンとし、 固定分周器 305の出力 310cと反転/非反転器 304の制御端子 310bとの間を接続 する。
[0052] 図 4にフィードバックパス 307が接続されている場合のタイムチャートを示す。図 4 (a )に示す tl点において、入力クロック信号が立ち上がると（クロックパルスが発生する と）、反転/非反転器 304はこの入力クロック信号の立ち上がりを反転せずに通過さ せる。これにより、分周前クロック信号が立ち上がり（図 4 (b)に示す tl点）、固定分周 器 305へ与えられる。固定分周器 305は、この時の分周前クロック信号のクロックパ ルスのパルス幅（tl一 t2間のパルス幅）が Tck/2以上あり、後述する小パルスのパ ルス幅を上回っているので、このクロックパルスを有効とし、その立ち上がりエッジ（入 カクロック信号の立ち上がりエッジに応ずる変化点）を取り込み、出力クロック信号を 立ち上げる（図 4 (c)に示す tl点）。
[0053] この出力クロック信号の立ち上がりはフィードバックパス 307を介して反転 Z非反転 器 304の制御端子 310bに戻される。ここで、反転/非反転器 304の制御端子 310b には、反転/非反転器 304の入力端子 310aに与えられた入力クロック信号の立ち 上がり（1発目のクロックパルスの立ち上がり：図 4 (a)の tl点）に対し、遅延時間 Tdだ け遅れて、すなわち入力クロック信号のパルス幅 Tck/2よりも遅れて、出力クロック 信号の立ち上がりが戻される（図 4 (d)に示す t3点）。図 4には遅延時間 Tdを Tck/2 く Td<Tckとした例を示している。
[0054] 反転/非反転器 304は、制御端子 310bへ戻される信号 (フィードバック信号)が立 ち上がっている間、入力端子 310aからの入力クロック信号を反転する。この場合、反 転/非反転器 304の制御端子 310bへのフィードバック信号が立ち上がった時点（図 4 (d)に示す t3点）では、反転/非反転器 304の入力端子 310aへの入力クロック信 号は立ち下がっている。したがって、反転 Z非反転器 304は、入力端子 310aからの 入力クロック信号を反転し、分周前クロック信号を立ち上げる（図 4 (b)に示す t3点）。 以降、分周前クロック信号は、入力端子 310aからの入力クロック信号を反転した信号 とされる。
[0055] これにより、図 4 (b)に示す t3— 14点において、入力クロック信号のパルス幅 Tck/
2 (正規のパルス幅）よりもそのパルス幅が小さレ、クロックパルス（小パルス） PS:^S § 生する。その後、 t5— 16点において、正規のパルス幅のクロックパルスが発生する。
[0056] 固定分周器 305は、反転/非反転器 304からの分周前クロック信号のうち小パルス PS1は無効とし、その後に発生する正規のパルス幅のクロックパルスを有効とし、この 正規のパルス幅のクロックパルスの立ち上がりエッジを取り込み、出力クロック信号を 立ち下げる（図 4 (c)に示す t5点）。
[0057] この出力クロック信号の立ち下がりはフィードバックパス 307を介して反転/非反転 器 304の制御端子 310bへ戻される。ここで、反転/非反転器 304の制御端子 310b には、反転/非反転器 304の入力端子 310aに与えられた入力クロック信号の立ち 下がり（2発目のクロックパルスの立ち下がり：図 4 (a)の t5点）に対し、遅延時間 Tdだ け遅れて、すなわち入力クロック信号のパルス幅 TckZ2よりも遅れて、出力クロック 信号の立ち下がりが戻される（図 4 (d)に示す t7点)。
[0058] 反転/非反転器 304は、制御端子 310bへのフィードバック信号が立ち下がってい る間、入力端子 310aからの入力クロック信号を反転せずにそのまま通過させる。この 場合、反転/非反転器 304の制御端子 310bへのフィードバック信号が立ち下がつ た時点（図 4 (d)に示す t7点）では、反転/非反転器 304の入力端子 310aへの入力 クロック信号は立ち上がっている。したがって、反転/非反転器 304は、入力端子 31 0aからの入力クロック信号を反転せずにそのまま通過させ、分周前クロック信号を立 ち上げる（図 4 (b)に示す t7点）。以降、分周前クロック信号は、入力端子 310aからの 入力クロック信号を反転せずにそのまま通過させた信号とされる。
[0059] これにより、図 4 (b)に示す t7— 18点において、小パルス PS2が発生し、その後、 t9 一 tlO点において、正規のパルス幅のクロックパルスが発生する。固定分周器 305は 、反転/非反転器 304からの分周前クロック信号のうち小パルス PS2は無効とし、そ の後に発生する正規のパルス幅のクロックパルスを有効とし、この正規のパルス幅の クロックパルスの立ち上がりエッジ（入力クロック信号の立ち上がりエッジに応ずる変 ィ [^点）を取り込み、出力クロック信号を立ち上げる（図 4 (c)に示す t9点）。
[0060] 以下、同様動作を繰り返すことによって、可変分周器 300は、入力クロック信号のク ロックパルスが 3発与えられる毎に 1パルスの出力クロック信号を発生し、 3分周器とし て動作する。この分周動作中、固定分周器 305は、正規のパルス幅のクロックパルス の立ち上がりエッジ、すなわち入力クロック信号の立ち上がりエッジに応ずる変化点（ 入力クロック信号の一方向の変化点に応ずる変化点）を取り込んで出力クロック信号 を作るので（図 4 (b)の tl点、 t9点）、入力クロック信号のデューティ比が理想値であ る 50%に対して前後にずれていたとしてもジッタは生じなレ、。これにより、出力クロッ ク信号に発生するジッタを本質的になくし、雑音性能の劣化を防止することができる ようになる。また、図 1の構成から明らかなように、この可変分周器 300では、分岐点 が少なぐクリティカルパスのような容量負荷の大きなパスが発生しないので、低消費 電力化を実現することができる。
[0061] なお、図 1においては、固定分周器 305に「反転/非反転器 304からの分周前クロ ック信号のうち小パルス PSのパルス幅を上回るクロックパルスのみを有効クロック信 号とする」機能 (以下、この機能を小パルス入力無効機能と呼ぶ)を持たせたが、反 転/非反転器 304に「小パルス PSのパルス幅を上回るクロックパルスだけを分周前 クロック信号として出力する」機能を持たせるようにしてもよい。すなわち、反転/非反 転器 304に、「小パルス PSのパルス幅以下のクロックパルスは分周前クロック信号と して出力しない」機能（以下、この機能を小パルス出力阻止機能と呼ぶ）を持たせるよ うにしてもよい。この場合、固定分周器 305には、小パルス入力無効機能を持たせて もよレ、し、持たせなくてもよい。
[0062] また、反転/非反転器 304における小パルス出力阻止機能や固定分周器 305に おける小パルス入力無効機能は、例えば、反転 Z非反転器 304や固定分周器 305 の速度応答特性を利用して実現してもよい。すなわち、反転/非反転器 304や固定 分周器 305の最低動作パルス幅を小パルス PSのパルス幅よりも大きく設計しておけ ば、その最低動作パルス幅よりも小さい小パルス PSに対して反転/非反転器 304や 固定分周器 305を動作させないようにして、小パルス出力阻止機能や小パルス入力 無効機能を得ることができる。
[0063] この場合、小パルス PSのパルス幅が小さいほど、動作マージンが広くなるので、遅 延時間 Tdを調整して、できるだけ小パルス PSの幅が小さくなるように設計してもよい 。本実施例では、遅延時間 Tdが入力クロック信号のパルス幅 Tck/2の整数倍にな つた際に、その動作マージンが最大になる。
[0064] また、図 4においては、遅延時間 Tdを入力クロック信号のパルス幅 Tck/2に対し て若干大きくした例を示した力 遅延時間 Tdが入力クロック信号のパルス幅 Tck/2 よりも大きければ、どのような値でも同様の動作が実現できる。図 5に遅延時間 Tdを 入力クロック信号の周期 Tckよりも若干大きくした場合のタイムチャートを示す。図 5の 例でも、可変分周器 300は、制御信号 Mが「0」レベルの場合（フィードバックパス 30 7が遮断されている場合） 2分周器として動作し、制御信号 Mが「1」レベルの場合 (フ イードバックパス 307が接続されてレ、る場合） 3分周器として動作する。
[0065] なお、図 1に示した可変分周器 300では、固定分周器 305の分周数を 2分周とした 力 2分周に限られるものでないことは言うまでもなレ、。固定分周器 305として 3分周 器や 5分周器を使用すれば、それぞれ 3分周 Z4分周、 5分周 /6分周となり、固定 分周器 305として N分周する回路を用いれば、 N分周/ N+ 1分周器を実現すること ができる。
[0066] 〔実施例 2〕
図 6はこの発明の第 2の実施例（実施例 2)を示す可変分周器の概略構成図である 。この可変分周器 400では、反転/非反転器 404として排他的論理和回路 (EX-O R)を使用し、固定分周器 405として 2個の TFF (405a, 405b)とを直列に接続した 4 分周器を使用している。
[0067] 反転/非反転器 404において、 EX—〇Rの一方の入力につながる端子 410aが入 力端子 (信号処理器 410の入力端子）、他方の入力につながる端子 410bが制御端 子 (信号処理器 410の制御端子）となる。入力端子 410aはクロック入力端子 401に 接続され、制御端子 410bと固定分周器 405の出力（信号処理器 410の出力端子) 4 10cとの間にはフィードバックパス 407が形成されている。フィードバックパス 407には 接続器 406が設けられている。図 7に反転 Z非反転器 (排他的論理和回路) 404の 真理値表を示す。
[0068] 〔フィードバックパスが遮断されてレ、る場合〕
制御信号 Mが「0」レベルの場合、接続器 406はフィードバックパス 407をオフとし、 固定分周器 405の出力 410cと反転/非反転器 404の制御端子 410bとの接続を切 り離す。この場合、反転/非反転器 404の制御端子 410bのレベルは「0」レベルとさ れ、反転/非反転器 404は、図 7に示した真理値表に従う排他的論理和動作により 、入力クロック信号を反転せずにそのまま通過させ、分周前クロック信号として固定分 周器 405に与える。
[0069] 図 8にフィードバックパス 407が遮断されている場合のタイムチャートを示す。図 8 (a )は反転/非反転器 404の入力端子 410aに与えられる入力クロック信号、図 8 (b)は 反転/非反転器 404から出力される分周前クロック信号（固定分周器 405に与えら れる分周前クロック信号）、図 8 (c)は固定分周器 405から出力される出力クロック信 号、図 8 (d)は反転/非反転器 404の制御端子 410bの信号レベルである。なお、こ のタイムチャートにおいて、分周前クロック信号と出力クロック信号との間には時間差 が生じる力 図上では省略している。
[0070] このタイムチャートから分かるように、制御信号 Mが「0」レベルの場合、可変分周器
400は、入力クロック信号のクロックパルス力 発与えられる毎に 1パルスの出力クロッ ク信号を発生し、 4分周器として動作する。
[0071] 〔フィードバックパスが接続されてレ、る場合〕 制御信号 Mが「1」レベルの場合、接続器 406はフィードバックパス 407をオンとし、 固定分周器 405の出力 410cと反転/非反転器 404の制御端子 410bとの間を接続 する。
[0072] 図 9にフィードバックパス 407が接続されている場合のタイムチャートを示す。なお、 このタイムチャートにおいて、反転 Z非反転器 404の入力端子 410aに与えられた信 号が反転 Z非反転器 404、固定分周器 405、フィードバックパス 407を通り反転 Z非 反転器 404の制御端子 410bに戻されるまでの遅延時間 Tdは、入力クロック信号の 周期 Tckよりも若干大きいものとしている（（3/2) 'Tck>Td >Tck)。また、固定分 周器 405は、小パルス入力無効機能を有している。
[0073] このタイムチャートから分かるように、制御信号 Mが「1」レベルの場合、可変分周器
400は、入力クロック信号のクロックパルスが 5発与えられる毎に 1パルスの出力クロッ ク信号を発生し、 5分周器として動作する。この分周動作中、固定分周器 405は、正 規のパルス幅のクロックパルスの立ち上がりエッジ、すなわち入力クロック信号の立ち 上がりエッジに応ずる変化点（入力クロック信号の一方向の変化点に応ずる変化点） を取り込んで出力クロック信号を作るので（図 9 (b)の tl点、 tl 3点）、入力クロック信 号のデューティ比が理想値である 50%に対して前後にずれていたとしてもジッタは 生じない。これにより、出力クロック信号に発生するジッタを本質的になくし、雑音性 能の劣化を防止することができるようになる。また、図 6の構成から明らかなように、こ の可変分周器 400では、分岐点が少なぐクリティカルパスのような容量負荷の大き なパスが発生しなレ、ので、低消費電力化を実現することができる。
[0074] なお、この実施例では、 TFFを 2個直列に接続した固定分周器 405を使用したが、 直列に接続した TFFの数をさらに「3」、「4」、「5」、「6」と増やすことにより、それぞれ 8分周 /9分周、 16分周 Z17分周、 32分周 Z33分周、 64分周 /65分周等、その 分周数を切り替えることが可能な可変分周器を実現することができる。
また、この実施例では、固定分周器 405に小パルス入力無効機能を持たせたが、 反転/非反転器 404に小パルス出力阻止機能を持たせるようにしてもよい。
[0075] 〔実施例 3〕
図 10はこの発明の第 3の実施例（実施例 3)を示す可変分周器の概略構成図であ る。この可変分周器 500では、反転/非反転器 504としてセレクタを使用し、固定分 周器 505として TFF (1個）よりなる差動回路を使用し、接続器 506としてフィードバッ ク制御回路を使用している。
[0076] この可変分周器 500は、クロック入力端子 501を第 1のクロック入力端子 501aと第 2 のクロック入力端子 501bとで構成し、入力クロック信号として与えられる差動信号の 一方を第 1のクロック入力端子 501aに、他方を第 2のクロック入力端子 501bに与える ようにしている。また、反転 Z非反転器 504の入力端子 (信号処理器 510の入力端子 ) 510aを第 1の入力端子 510alと第 2の入力端子 510a2とで構成し、第 1のクロック 入力端子 501aからの差動信号の一方を第 1の入力端子 510alに、第 2のクロック入 力端子 501bからの差動信号の他方を第 2の入力端子 510a2に与えるようにしている
[0077] 反転/非反転器 (セレクタ） 504は、入力端子 510aに与えられるクロック入力信号（ 差動信号)を制御端子 (信号処理器 510の制御端子） 510bに与えられる信号のレべ ルに応じて反転/非反転し、分周前クロック信号 (差動信号）として出力する。この例 では、制御端子 510bに与えられる信号が「1」レベルの場合に、入出力経路を図示 破線で示すように切り替えて差動信号を相互に反転させる。制御端子 510bに与えら れる信号が「0」レベルとなれば元に戻す。
[0078] 接続器 (フィードバック制御回路） 506は、固定分周器 505の出力（信号処理器 51 0の出力端子） 510c (510cl , 510c2)と反転/非反転器 504の制御端子 510bとの 間に形成されたフィードバックパス 507中に設けられ、固定分周器 505から出力され る出力クロック信号 (差動信号）の出力結果に応じたフィードバック信号を生成する。 この実施例では、差動信号のレベル差が大きくなると「1」レベルのフィードバック信号 を生成し、差動信号のレベル差が小さくなると「0」レベルの信号を生成する。
[0079] また、接続器 (フィードバック制御回路） 506は、制御信号入力端子 503からの制御 信号 Mのレベルに応じ、制御信号 Mが「0」レベルの場合にはフィードバックパス 507 をオフとし、制御信号 Mが「1」レベルの場合にはフィードバックパス 507をオンとする 。フィードバックパス 507がオンとされている場合、接続器 (フィードバック制御回路） 5 06は、固定分周器 505からの出力クロック信号 (差動信号）の出力結果に応じたフィ ードバック信号を反転/非反転器 504の制御端子 510bへ与える。フィードバックパ ス 507がオフとされている場合、反転/非反転器 504の制御端子 510bのレベルは「 0」レべノレとされる。
[0080] 〔フィードバックパスが遮断されてレ、る場合〕
制御信号 Mが「0」レベルの場合、接続器 (フィードバック制御回路） 506はフィード バックパス 507をオフとし、固定分周器 505の出力 510cと反転/非反転器 504の制 御端子 510bとの接続を切り離す。この場合、反転 Z非反転器 504の制御端子 510b のレベルは「0」レベルとされ、反転/非反転器 504は入力クロック信号 (差動信号） を反転させずにそのまま通過させ、分周前クロック信号として固定分周器 505に与え る。固定分周器 505は、この分周前クロック信号を分周し、出力クロック信号 (差動信 号）とする。これにより、可変分周器 500は、 2分周器として動作する。
[0081] 〔フィードバックパスが接続されてレ、る場合〕
制御信号 Mが「1」レベルの場合、接続器 (フィードバック制御回路） 506はフィード バックパス 507をオンとし、固定分周器 505の出力 510cと反転/非反転器 504の制 御端子 510bとの間を接続する。
[0082] 図 11にフィードバックパス 507が接続されている場合のタイムチャートを示す。図 1 1 (a)は反転/非反転器 504の入力端子 510aに与えられる入力クロック信号 (差動 信号）、図 11 (b)は反転/非反転器 504から出力される分周前クロック信号 (差動信 号）、図 11 (c)は固定分周器 505から出力される出力クロック信号 (差動信号)、図 11 (d)はフィードバックパス 507を介して反転/非反転器 504の制御端子 510bへ与え られるフィードバック信号である。
[0083] なお、このタイムチャートにおいて、分周前クロック信号と出力クロック信号との間に は時間差が生じるが、図上では省略している。また、反転 Z非反転器 504の入力端 子 510aに与えられた信号が反転/非反転器 504、固定分周器 505、フィードバック パス 507を通り反転 Z非反転器 504の制御端子 510bに与えられるまでの遅延時間 Tdは、入力クロック信号のパルス幅 Tck/2よりも大きレ、ものとしている（Tck >Td > Tck/2) 0また、固定分周器 505は、小パルス入力無効機能を有している。
[0084] このタイムチャートから分かるように、制御信号 Mが「1」レベルの場合、可変分周器 500は、 3分周器として動作する。この分周動作中、固定分周器 505は、正規のパル ス幅のクロックパルスの立ち上がりエッジ、すなわち入力クロック信号の立ち上がりェ ッジに応ずる変化点（入力クロック信号の一方向の変化点に応ずる変化点）を取り込 んで出力クロック信号を作るので（図 11 (b)の tl点、 t9点）、入力クロック信号のデュ 一ティ比が理想値である 50%に対して前後にずれていたとしてもジッタは生じない。 これにより、出力クロック信号に発生するジッタを本質的になくし、雑音性能の劣化を 防止することができるようになる。また、図 10の構成から明らかなように、この可変分 周器 500では、分岐点が少なぐクリティカルパスのような容量負荷の大きなパスが発 生しないので、低消費電力化を実現することができる。
[0085] 〔実施例 4〕
図 12はこの発明の第 4の実施例（実施例 4)を示す可変分周器の概略構成図であ る。この可変分周器 600では、反転 Z非反転器 604として単相の切替スィッチを使用 し、固定分周器 605として TFF (1個）よりなる単相回路を使用し、接続器 606として 単相のスィッチを使用している。
[0086] この可変分周器 600は、クロック入力端子 601 ,クロック出力端子 602,制御信号入 力端子 603に加え、入力クロック信号と逆位相の信号 (反転入力クロック信号）が入 力される反転クロック入力端子 608を備えている。そして、クロック入力端子 601から の入力クロック信号を反転/非反転器 604の第 1の入力端子 (信号処理器 610の第 1の入力端子） 610alに与え、反転クロック入力端子 608からの反転入力クロック信 号を反転/非反転器 604の第 2の入力端子 (信号処理器 610の第 2の入力端子） 61 0a2に与えるようにしている。
[0087] 反転/非反転器 (切替スィッチ） 604は、制御端子 (信号処理器 610の制御端子） 6 10bに与えられる信号が「0」レベルの場合、スィッチ路を第 1の入力端子 610al側と し、第 1の入力端 610alからの入力クロック信号を分周前クロック信号として出力する 。制御端子 61 Obに与えられる信号が「1」レベルの場合、スィッチ路を第 2の入力端 子 610a2側とし、第 2の入力端子 610a2からの反転入力クロック信号を分周前クロッ ク信号として出力する。
[0088] すなわち、この実施例 4では、反転/非反転器 (切替スィッチ） 604が制御端子 610 bに与えられる信号のレベルに応じて入力端子 610alからのクロック入力信号を実質 的に反転/非反転し、分周前クロック信号として固定分周器 605に出力する。これに より、図 1に示した可変分周器 300と同様の動作が得られ、制御信号 Mのレベルに応 じてその分周数を 2分周器 /3分周に切り替えることが可能となる。
[0089] なお、実施例 3や 4においても、固定分周器の分周数を変更することによって、あら ゆる分周数の可変分周器を実現することができることは言うまでもない。また、固定分 周器に小パルス入力無効機能を持たせる代わりに、反転/非反転器に小パルス出 力阻止機能を持たせるようにしてもょレ、。
[0090] この種の可変分周器において、消費電力は、マスタクロック（最も周波数の高い信 号)で動作する回路の数でほ 決まると考えられる。このため、例えば実施例 1と従来 例 2 (特許文献 1)を比較した場合、従来例 2の方が消費電力は若干少なくなると考え られる。しかし、実施例 1も従来例 2の技術も、最も電力を消費するブロックは、マスタ クロックを最初に 2分周する分周器の部分であり、ここでの消費電力は同速度なので 双方同一になる。従って、差異がでるとしても、割合としては小さい「反転/非反転器 」のところということになる。なお、図 10に示した可変分周器 500のように、反転/非 反転器 504を単にセレクタで構成し、且つパスゲートのような電力消費のないブロック とすることによって、従来例 2の技術とほ 同一の電力消費にできると考えられる。 産業上の利用可能性
[0091] 本発明の可変分周器は、 2種類の分周数を有し、外部からの制御信号のレベルに よって分周数を切り替えることができる。この可変分周器は、高周波発振回路やプロ グラムカウンタ回路などと組み合わせられ、周波数シンセサイザを実現するために適 している。

Claims

請求の範囲
[1] 入力端子に与えられる入力クロック信号を制御端子に与えられる信号のレベルに 応じて反転/非反転して分周前クロック信号とし、この分周前クロック信号中の所定 のパルス幅を上回るパルス幅を有するクロックパルスにおける前記入力クロック信号 の一方向の変化点に応ずる変化点に基づいて、前記分周前クロック信号を予め定め られた分周数により分周し、この分周した信号を出力クロック信号として出力端子より 出力する信号処理工程と、
前記出力端子と前記制御端子との間に形成され前記制御端子に戻す信号の通路 をなすフィードバックパスを外部からの制御信号に応じて接続/遮断する工程と、 前記入力端子に与えられた信号が前記フィードバックパスを通り前記制御端子に 戻されるまでの遅延時間を前記入力クロック信号のパルス幅よりも大きくする遅延ェ 程と
を有することを特徴とする可変分周方法。
[2] 請求項 1に記載された可変分周方法において、
前記信号処理工程は、
前記制御端子に与えられる信号のレベルに応じて前記入力端子に与えられる前記 入力クロック信号を反転/非反転し分周前クロック信号として出力する工程と、 前記分周前クロック信号のうち所定のパルス幅を上回るクロックパルスのみを有効ク ロック信号とし、この有効クロック信号をその信号中のクロックパルスの前記入力クロッ ク信号の一方向の変化点に応ずる変化点に基づいて予め定められた分周数により 分周し前記出力クロック信号として出力する工程と
を有することを特徴とする可変分周方法。
[3] 請求項 1に記載された可変分周方法において、
前記信号処理工程は、
前記制御端子に与えられる信号のレベルに応じて前記入力端子に与えられる前記 入力クロック信号を反転/非反転し所定のノ^レス幅を上回るクロックパルスだけを分 周前クロック信号として出力する工程と、
前記分周前クロック信号をその信号中のクロックパルスの前記入力クロック信号の 一方向の変化点に応ずる変化点に基づいて予め定められた分周数により分周し前 記出力クロック信号として出力する工程と
を有することを特徴とする可変分周方法。
[4] 請求項 1に記載された可変分周方法において、
前記遅延工程は、前記フィードバックパスを前記信号が通過する際に前記遅延時 間を確保する
ことを特徴とする可変分周方法。
[5] 入力端子と制御端子と出力端子とを有し、前記入力端子に与えられる入力クロック 信号を前記制御端子に与えられる信号のレベルに応じて反転 Z非反転して分周前 クロック信号とし、この分周前クロック信号中の所定のパルス幅を上回るパルス幅を有 するクロックパルスにおける前記入力クロック信号の一方向の変化点に応ずる変化点 に基づいて、前記分周前クロック信号を予め定められた分周数により分周し、この分 周した信号を出力クロック信号として前記出力端子より出力する信号処理器と、 前記信号処理器の出力端子と制御端子との間に形成され前記制御端子に戻す信 号の通路をなすフィードバックパスを外部からの制御信号に応じて接続/遮断する 接続器とを備え、
前記信号処理器の入力端子に与えられた信号が前記フィードバックパスを通り前 記制御端子に戻されるまでの遅延時間が前記入力クロック信号のパルス幅よりも大き くされている
ことを特徴とする可変分周器。
[6] 請求項 5に記載された可変分周器において、
前記信号処理器は、
前記制御端子に与えられる信号のレベルに応じて前記入力端子に与えられる前記 入力クロック信号を反転/非反転し分周前クロック信号として出力する反転/非反転 器と、
この反転/非反転器からの分周前クロック信号のうち所定のパルス幅を上回るクロ ックパルスのみを有効クロック信号とし、この有効クロック信号をその信号中のクロック パルスの前記入力クロック信号の一方向の変化点に応ずる変化点に基づいて予め 定められた分周数により分周し前記出力クロック信号として出力する固定分周器と を備えていることを特徴とする可変分周器。
[7] 請求項 5に記載された可変分周器において、
前記信号処理器は、
前記制御端子に与えられる信号のレベルに応じて前記入力端子に与えられる前記 入力クロック信号を反転/非反転し所定のノ^レス幅を上回るクロックパルスだけを分 周前クロック信号として出力する反転/非反転器と、
この反転/非反転器からの分周前クロック信号をその信号中のクロックパルスの前 記入カクロック信号の一方向の変化点に応ずる変化点に基づいて予め定められた 分周数により分周し前記出力クロック信号として出力する固定分周器と
を備えていることを特徴とする可変分周器。
[8] 請求項 5に記載された可変分周器において、
前記フィードバックパスに、前記遅延時間を前記入力クロック信号のパルス幅よりも 大きくする遅延手段が設けられていることを特徴とする可変分周器。
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