KR20050098946A - 가변 분주 방법 및 가변 분주기 - Google Patents

가변 분주 방법 및 가변 분주기 Download PDF

Info

Publication number
KR20050098946A
KR20050098946A KR1020057015131A KR20057015131A KR20050098946A KR 20050098946 A KR20050098946 A KR 20050098946A KR 1020057015131 A KR1020057015131 A KR 1020057015131A KR 20057015131 A KR20057015131 A KR 20057015131A KR 20050098946 A KR20050098946 A KR 20050098946A
Authority
KR
South Korea
Prior art keywords
clock signal
signal
inverting
input
clock
Prior art date
Application number
KR1020057015131A
Other languages
English (en)
Other versions
KR100617489B1 (ko
Inventor
미츠루 하라다
아키히로 야마기시
Original Assignee
니폰덴신뎅와 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니폰덴신뎅와 가부시키가이샤 filed Critical 니폰덴신뎅와 가부시키가이샤
Publication of KR20050098946A publication Critical patent/KR20050098946A/ko
Application granted granted Critical
Publication of KR100617489B1 publication Critical patent/KR100617489B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Landscapes

  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

피드백 경로(307)는 고정 분주기(305)의 출력(310c)과 반전/비반전 유닛(304)의 제어 터미널(310b) 사이에 형성된다. 접속 장치(306)는 피드백 경로(307) 상에 배치된다. 피드백 경로(307)는 외부로부터의 제어 신호(M)에 따라 접속/차단되고, 따라서 주파수 분주 도수를 변화시킨다. 반전/비반전 유닛(304)의 입력 터미널(310a)에 인가되고, 피드백 경로(307)을 통과하여 제어 터미널(310b)에 되돌아오는 신호의 지연 시간은 입력 클럭 신호의 펄스 폭보다 크도록 설정된다. 작은 펄스 입력 무효 기능이 고정 분주기(305)에 제공된다. 대안으로, 작은 신호 출력 방지 기능이 반전/비반전 유닛(304)에 제공된다. 고정 분주기(305)는 신호에서 일반 펄스 폭의 클럭 펄스의 리딩 에지(입력 클럭 신호의 리딩 에지에 대응하는 변화 지점)에 따라 반전/비반전 유닛(304)으로부터의 분주 전 클럭 신호를 분주한다.

Description

가변 분주 방법 및 가변 분주기{Variable division method and variable divider}
본 발명은 입력 클럭(clock) 신호를 외부 제어 신호에 따라 미리 결정된 주파수 분주 도수로 나누고, 주파수 분주된 클럭 신호를 출력 클럭 신호로서 출력하는 가변 분주 방법 및 가변 분주기에 관한 것이다.
이러한 형태의 가변 분주기의 경우, 입력 클럭 신호를 위한 두 가지 형태의 주파수 분주 도수를 가지고 외부 제어 신호에 따라 주파수 분주 도수를 변경할 수 있는 가변 분주기가 전통적으로 사용되었다.
[종래 기술 1]
도 13은 비특허 문헌 1에 개시된 종래 가변 분주기의 개략적인 모습을 나타낸다. 가변 분주기(100)는 클럭 입력 터미널(101), 클럭 출력 터미널(102) 및 제어 신호 입력 터미널(103)을 포함하고, 제어 신호 입력 터미널(103)로부터 입력된 제어 신호(M)에 따라 미리 결정된 주파수 분주 도수에 의하여 클럭 입력 터미널(101)로부터의 입력 클럭 신호를 나누며, 클럭 출력 터미널(102)에 출력 클럭 신호로써 주파수 분주된 클럭 신호를 출력한다.
이러한 종래 기술에서, 가변 분주기(100)는 블록 100A와 100B로 구성된다. 블록 100A는 디-플립플랍들(D-flip-flops; DFFs; 104 내지 106) 및 NOR 회로들(NORs; 107 및 108)을 포함하고, 블록 100B는 티-플립플랍들(TFFs; 109 내지 111) 및 OR 회로들(ORs; 112 내지 114)을 포함한다. TFFs 및 DFFs의 기능은 비특허 문헌 2에 설명되어 있으므로, 그에 대한 설명은 생략하기로 한다.
블록 100A에서, 클럭 입력 터미널(101)로부터의 입력 클럭 신호는 DFFs(104 내지 106)의 클럭 터미널(ck)에 인가된다. 1/4 또는 1/5 분주된 신호가 이 입력 신호를 수신한 DFFs(104 내지 106)의 동작에 의하여 P1에서 획득되고, 1/4 또는 1/5 분주된 신호는 블록 100B에서 TFFs(109 내지 111)에 의하여 더 분주된다.
OR(112)는 TFFs(109 및 110)으로부터의 출력을 OR하고, OR(113)은 TFF(111)로부터의 출력 및 제어 신호 터미널(103)로부터의 제어 신호(M)를 OR하고, OR(114)는 ORs(112 및 113)로부터의 출력들을 OR하고, OR(114)로부터의 출력은 블록 100A의 NOR(108)에 인가된다. 제어 신호 M이 레벨 "0"일 때, 블럭 100A는 32로 분주하는 동안 단 한번 5로 분주를 수행하고 동작의 나머지에서 4로 분주를 수행하며, 따라서 33으로 분주를 실행한다. 제어 신호 M이 레벨 "1"일 때, 블럭 100A는 32로 분주하는 전체 동안 4로 분주를 수행하며, 따라서 32로 분주를 실행한다.
[종래 기술 2]
도 14는 비특허 문헌 2에 개시된 종래 가변 분주기의 개략적인 모습을 도시한다. 가변 분주기(200)는 클럭 입력 터미널(201), 클럭 출력 터미널(202) 및 제어 신호 입력 터미널(203)을 포함하고, 제어 신호 입력 터미널(203)로부터 입력된 제어 신호(외부 제어 신호; M)에 따라 미리 결정된 주파수 분주 도수에 의하여 클럭 입력 터미널(201)로부터의 입력 클럭 신호를 나누며, 클럭 출력 터미널(202)에 출력 클럭 신호로써 주파수 분주된 클럭 신호를 출력한다.
종래 기술에서, 가변 분주기(200)는 저속 클럭을 위한 분주기(1/2 분주기; 204), 반전/비반전 유닛(205), 고정 분주기(1/2 분주기; 206), 접속 장치(207) 및 피드백 분주기(1/2 분주기; 208)를 포함하고, 상기 반전/비반전 유닛(205)과 고정 분주기(206)은 신호 처리기(210)를 형성한다. 상기 반전/비반전 유닛(206)은 입력 터미널(210a) 및 제어 터미널(210b)을 가지며, 입력 터미널(신호 처리기(210)의 입력 터미널; 210a)은 저속 클럭을 위한 분주기(204)를 통하여 클럭 입력 터미널(201)에 접속되고, 피드백 경로(209)는 제어 터미널((신호 처리기(210)의 제어 터미널; 210b) 및 고정 분주기(206)의 출력 터미널(신호 처리기(210)의 출력 터미널; 210c) 사이에 형성된다. 접속 장치(207) 및 피드백 분주기(208)는 피드백 경로(209) 상에 배치된다. 도 15는 반전/비반전 유닛(205)의 진리치표(Truth table)를 나타낸다.
[피드백 경로가 차단되어 있는 경우]
제어 신호(M)가 레벨 "0"인 경우, 접속 장치(207)는 반전/비반전 유닛(205)의 제어 터미널(210b)로부터 고정 분주기(206)의 출력(210c)의 접속을 끊기 위하여 피드백 경로(209)를 차단한다. 이 경우, 반전/비반전 유닛(205)의 제어 터미널(210b)의 레벨은 "0"으로 바뀐다. 그리고, 도 15에 도시된 진지치표에 따라, 반전/비반전 유닛(205)은 반전 없이 입력 클럭 신호를 통과시키고, 분주 전 클럭 신호로서 그 신호를 고정 분주기(206)에 인가한다.
도 16은 피드백 경로(209)가 끊어진 경우 타이밍 차트(timing chart)를 도시한다. 도 16의 (a)는 클럭 입력 터미널에 인가된 클럭 신호(마스터 클럭)를 나타내고, 도 16의 (b)는 반전/비반전 유닛(205)의 입력 터미널(210a)에 인가된 입력 클럭 신호를 나타내고, 도 16의 (c)는 반전/비반전 유닛(205)으로부터의 출력을 분주하기 전 클럭 신호(고정 분주기(206)에 인가된 분주 전 클럭 신호)를 나타내고, 도 16의 (d)는 고정 분주기(206)로부터의 출력 클럭 신호를 나타내고, 도 16의 (e)는 반전/비반전 유닛(205)의 제어 터미널(210b)의 신호 레벨을 나타낸다.
종래 기술에서, 클럭 입력 터미널(201)로부터의 클럭 신호는 저속 클럭을 위한 분주기(2040)에 의하여 2로 분주되고, 저속 클럭 신호는 반전/비반전 유닛(205)의 입력 터미널(210a)에 입력 클럭 신호로서 인가된다. 타이밍 차트로부터 나타나는 바와 같이, 제어 신호(M)가 레벨 "0"인 경우, 가변 분주기(200)는 입력 클럭 신호의 두 개의 클럭 펄스가 반전/비반전 단자(206)의 입력 터미널(210a)에 인가될지라도, 즉 네 개의 마스터 클럭들이 클럭 입력 터미널(201)에 인가될지라도 한 개의 펄스를 가지는 출력 클럭 신호를 발생시키고, 따라서 1/4 분주기로 동작한다.
[피드백 경로가 접속된 경우]
제어 신호(M)가 레벨 "1"인 경우, 접속 장치(207)는 반전/비반전 유닛(205)의 제어 터미널(210b)에 고정 분주기(206)의 출력(210c)을 접속하기 위하여 피드백 경로(209)를 접속한다. 도 17은 피드백 경로(209)가 접속된 경우 타이밍 차트(timing chart)를 도시한다. 이 타이밍 차트에서, 반전/비반전 유닛(205)의 입력 터미널(210a)에 인가된 신호가 반전/비반전 유닛(205), 고정 분주기(206) 및 피드백 경로(209)를 통과하여 반전/비반전 유닛(205)의 제어 터미널(210b)로 되돌아 오는 동안의 지연 시간(Td)은 입력 클럭 신호의 펄스 폭(Tck)보다 약간 크다는 점을 주지하라.
입력 클럭 신호가 도 17의 (b)에 도시된 t1 지점에서 상승했을 때, 반전/비반전 유닛(205)은 그것의 반전 없이 이 입력 클럭 신호의 리딩 에지(leading edge)를 통과시킨다. 결과적으로, 분주 전 클럭 신호는 상승하고(도 17의 (c)의 t1 지점), 고정 분주기(206)에 인가된다. 고정 분주기(206)는 분주 전 이 클럭 신호의 리딩 에지(변화 지점)를 수신하고, 출력 클럭 신호(도 17의 (d)에 도시된 t1 지점)를 상승시킨다.
이 출력 클럭 신호의 리딩 에지는 피드백 경로(209)를 통하여 반전/비반전 유닛(205)의 제어 터미널(210b)로 되돌아온다. 즉, 고정 분주기(206)로부터의 출력 신호의 리딩 에지는 피드백 분주기(208)에 인가되고, 피드백 분주기(208)는 고정 분주기(206)로부터 출력 신호의 리딩 에지를 수신하며, 반전/비반전 유닛(205)의 제어 터미널(210b)에 인가될 피드백 신호를 상승시킨다. 반전/비반전 유닛(205)의 제어 터미널(210b)에서, 피드백 신호의 리딩 에지는 반전/비반전 유닛(205)의 입력 터미널(210a)에 인가된 입력 클럭 신호의 리딩 에지(제1 클럭 펄스의 리딩 에지: 도 17의 (b)에 도시된 t1 지점)의 뒤에, 지연 시간 Td 즉, 입력 클럭 신호의 펄스 폭 Tck보다 큰 지연 시간만큼 뒤떨어져 입력(도 17의 (e)에 도시된 t3 지점)된다.
제어 터미널(210b)의 피드백 신호가 하이(high)일 때, 반전/비반전 유닛(205)은 입력 터미널(210a)로부터의 입력 클럭 신호를 반전시킨다. 이 경우, 반전/비반전 유닛(205)의 제어 터미널(210b)로의 피드백 신호가 상승할 때(도 17의 (e)에 도시된 t3 지점), 반전/비반전 유닛(205)의 입력 터미널로의 입력 클럭 신호는 이미 떨어져 있다. 따라서, 반전/비반전 유닛(205)은 입력 터미널(210a)로부터의 입력 클럭 신호를 반전시키고, 분주 전 클럭 신호를 상승시킨다(도 17의 (c)에 도시된 t3 지점). 그 후, 분주 전 클럭 신호는 입력 터미널(210a)로부터의 입력 클럭 신호를 반전시킴에 의하여 획득된 신호이다.
결과적으로, 도 17의 (c)에 도시된 t3 지점과 t4 지점 사이에서, 입력 클럭 신호의 펄스 폭(Tck; 일반 펄스 폭)보다 작은 펄스 폭을 가진 클럭 펄스(작은 펄스; PS1)가 발생한다. 그 후, 일반 펄스 폭을 가진 클럭 펄스가 t5 지점 및 t6 지점 사이에서 발생한다. 고정 분주기(206)는 반전/비반전 유닛(205)으로부터 분주 전 클럭 신호의 작은 펄스(PS1)의 리딩 에지를 수신하고, 출력 클럭 신호(도 17의 (d)에 도시된 t3 지점)를 낮게 한다. 일반 펄스 폭을 가진 클럭 펄스가 작은 펄스(PS1)가 발생한 후에 발생하면(도 17의 (c)에 도시된 t5 지점), 고정 분주기(206)는 이 클럭 펄스의 리딩 에지를 수신하고, 출력 클럭 신호를 상승시킨다(도 17의 (d)에 도시된 t5 지점).
이 출력 클럭 신호의 리딩 에지는 피드백 분주기(208)에 인가되고, 반전/비반전 유닛(205)의 제어 터미널(210b)로의 피드백 신호는 떨어진다. 반전/비반전 유닛(205)의 제어 터미널(210b)에, 피드백 신호의 트레일링 에지(Trailing edge)는 반전/비반전 유닛(205)의 입력 터미널(210a)에 인가된 입력 클럭 신호의 트레일링 에지(제2 클럭 신호의 트레일링 에지: 도 17의 (b)에 도시된 t5 지점)의 뒤에 지연 시간(Td) 즉, 입력 클럭 신호의 펄스 폭(Tck)보다 큰 지연 시간만큼 뒤떨어진 입력(도 17의 (e)에 도시된 t7 지점)이다.
제어 터미널(201b)로의 피드백 신호가 낮으면, 반전/비반전 유닛(205)은 반전 없이 입력 터미널(210a)로부터의 입력 클럭 신호를 통과시킨다. 이 경우, 반전/비반전 유닛(205)의 제어 터미널(10b)로의 피드백 신호가 떨어질 때(도 17의 (e)에 도시된 t7 지점), 반전/비반전 유닛(205)의 입력 터미널(210a)로의 입력 클럭 신호는 이미 상승되어 있다. 따라서, 반전/비반전 유닛(205)은 반전 없이 입력 터미널(210a)로부터의 입력 신호를 통과시키고, 분주 전 클럭 신호를 상승시킨다(도 17의 (c)에 도시된 t7 지점). 그 후, 분주 전 클럭 신호는 반전 없이 입력 터미널(210a)로부터 입력 클럭 신호의 통과에 의하여 획득된 신호이다.
결과적으로, 작은 펄스(PS2)가 도 17의 (c)에 도시된 t7 지점 및 t8 지점 사이에서 발생하고, 일반 펄스 폭을 가진 클럭 펄스가 그 후 t9 및 t10 지점 사이에서 발생한다. 고정 분주기(206)는 반전/비반전 유닛(205)으로부터 작은 펄스(PS2)의 리딩 에지를 수신하고, 출력 클럭 신호를 낮춘다(도 17의 (d)에 도시된 t7 지점). 그 후, 고정 분주기(206)는 반전/비반전 유닛(205)으로부터 일반 펄스 폭을 가진 클럭 펄스의 리딩 에지를 수신하고 출력 클럭 신호를 상승시킨다(도 17의 (d)에 도시된 t9 지점).
그 후 같은 동작의 반복에 의하여, 가변 분주기(200)는 만약 제어 신호(M)가 레벨 "1"이라면, 입력 클럭 신호의 세 개의 클럭 펄스가 반전/비반전 유닛(205)의 입력 터미널(210a)에 인가될 때마다, 즉, 여섯 개의 마스터 클럭들이 클럭 입력 터미널(201)에 인가될 때마다 두 개의 펄스를 가진 출력 클럭 신호를 발생시키고, 그래서 1/3 분주기로서 동작한다.
특허 문헌 1: U.S.P. No. 5,969,548
비특허 문헌: "CMOS 아날로그 회로 설계 기술", 보쿠 이와타(Boku Iwata) 편저, 트라이셉스(Triceps), 1998년 1월 13일, 페이지 236 및 237, 도 16 및 17.
비특허 문헌 2: "논리 회로의 안내서", 제이.디.렌크(J.D. LENK), 페이지 123-125, 레스톤 출판사, 1972.
도 1은 본 발명의 제1 실시예(실시예 1)에 따른 가변 분주기의 개략도이다.
도 2는 피드백 경로에 두 개의 직렬 접속 반전기를 가진 지연 회로가 형성된 예를 보여주는 도면이다.
도 3은 실시예 1에서 피드백 경로가 차단되어 있는 경우의 동작을 보여주는 타이밍 차트이다.
도 4는 실시예 1에서 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다.
도 5는 실시예 1에서 지연 시간이 입력 클럭 신호의 주기보다 약간 큰 경우의 동작을 보여주는 타이밍 차트이다.
도 6은 본 발명의 제2 실시예(실시예 2)에 따른 가변 분주기의 개략도이다.
도 7은 실시예 2에서 반전/비반전 유닛(배타적-OR 회로)의 진리치표를 보여주는 도면이다.
도 8은 실시예 2에서 피드백 경로가 차단되어 있는 경우의 동작을 보여주는 타이밍 차트이다.
도 9는 실시예 2에서 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다.
도 10은 본 발명의 제3 실시예(실시예 3)에 따른 가변 분주기의 개략도이다.
도 11은 실시예 3에서 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다.
도 12는 본 발명의 제4 실시예(실시예 4)에 따른 가변 분주기의 계략도이다.
도 13은 비특허 문헌 1에서 개시된 종래 가변 분주기(종래 기술 1)의 개략적인 모습을 보여주는 도면이다.
도 14는 특허 문헌 1에 개시된 종래 가변 분주기(종래 기술 2)의 개략적인 모습을 보여주는 도면이다.
도 15는 종래 기술 2에서 반전/비반전 유닛의 진리치표를 보여주는 도면이다.
도 16은 종래 기술 2에서 피드백 경로가 차단되어 있는 경우의 동작을 보여주는 타이밍 차트이다.
도 17은 종래 기술 2에서 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다.
도 18은 종래 기술 2에서 입력 클럭 신호의 듀티비가 50%가 아닌 경우, 출력 클럭 신호에서 지터가 발생하는 상황을 설명하기 위한 타이밍 차트이다.
본 발명은 첨부된 도면을 참조하여 후술하는 상세한 설명에 의하여 설명된다.
[종래 기술 1의 문제점]
종래 기술의 가변 분주기(100)는 많은 수의 분기점(branch point)을 가지고, 그래서 예를 들면 도 13에 점선으로 나타난 경로 C와 같은 임계 경로(큰 용량성 부하를 가지고 큰 구동 전류를 요구하는 경로들)를 형성하며, 이것은 낮은 전력 소모를 달성하기 어렵게 만든다.
[종래 기술 2의 문제점]
종래 기술 2의 가변 분주기(200)는 적은 수의 분기점을 가지고 임계 경로와 같은 큰 용량성 부하를 가지는 어떠한 경로도 생성하지 않고, 따라서 낮은 전력 소모가 실현될 수 있다. 그러나, 주파수 분주는 저속 클럭을 위한 분주기(204)의 출력인 입력 클럭 신호의 라이즈(rise) 및 트레일링 에지를 모두 사용하여 수행된다. 만약 입력 클럭 신호의 듀티비(duty ratio)가 50%가 아니라면, 지터(jitter) Tj(도 18)가 출력 클럭 신호에서 발생하고, 이것은 잡음 성능을 저하시킨다.
[지터 발생의 이유]
종래 기술 2의 가변 분주기(200)는 저속 클럭을 위한 분주기(204)에 의하여 고속 클럭 신호(마스터 클럭)를 2로 나눔으로써 저속 입력 클럭을 형성한다. 이 경우, 입력 클럭 신호는 마스터 클럭의 제1 리딩 에지를 수신함으로써 상승하고, 제2 리딩 에지를 수신함으로써 하강한다.
저속 클럭을 위한 분주기(204)에서, 입력 클럭 신호가 마스터 클럭의 리딩 에지를 수신함에 의하여 상승하기 전의 동작시간을 입력 클럭 신호가 하강하기 전의 동작시간과 같게 하는 것은 어렵다. 상승/하강의 동작 시간차에 의하여, 입력 클럭 신호의 듀티비(duty ratio)는 이상적인 값인 50%보다 높거나 낮게 된다. 고주파수 신호의 듀티비를 50/50으로 정확히 설정하는 것은 일반적으로 매우 어렵고, 심지어 약 40/60의 비(ratio)도 비교적 좋은 것으로 평가된다.
도 18은 입력 클럭 신호의 듀티비(동작 중)가 20%인 경우를 나타낸다. 이 경우, 출력 클럭 신호의 제1 클럭 펄스는 클럭 신호의 리딩 에지(도 18(a)에서 t1 지점)와 동기화되어 발생하나, 제2 클럭 펄스는 클럭 신호의 리딩 에지(도 18(a)에서 t5 지점)와 동기화되어 발생하지 않고, 그래서 지터 Tj가 발생한다. 지터 Tj는 입력 클럭 신호의 듀티비(동작 중)가 50% 이하인 경우에도 유사하게 발생한다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 낮은 전력 소모를 실현하고, 출력 클럭 신호에서 발생하는 지터를 실제적으로 제거함으로써 잡음 성능의 저하를 방지할 수 있는 가변 분주 방법 및 가변 분주기를 제공하는데 목적이 있다.
[문제 해결은 위한 수단]
상술한 목적을 달성하기 위하여, 본 발명은 제어 터미널에 인가된 신호의 레벨에 따라 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전 시킴에 의하여 분주 전의 클럭 신호를 형성하고, 입력 클럭 신호의 일 지점에서의 변화 지점에 대응하는, 분주 전 클럭 신호의 미리 결정된 펄스 폭보다 큰 펄스 폭을 가진 클럭 펄스에서의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수에 의하여 분주 전 클럭 신호를 분주하는 신호 처리기, 및 신호 처리기의 출력 터미널과 제어 터미널 사이에 형성되고 제어 터미널에 되돌리기 위한 신호의 경로로써 기능하는 피드백 경로를 외부 제어 신호에 따라 접속/차단하는 접속 장치를 포함하되, 상기 신호 처리기에 인가된 입력 신호가 피드백 경로를 통하여 제어 터미널에 되돌아 오는 지연 시간이 입력 클럭 신호의 펄스 폭보다 큰 것을 특징으로 한다.
본 발명에 있어서, 신호 처리기의 출력 터미널과 제어 터미널 사이에 형성된 상기 피드백 경로는 외부 제어 신호에 의하여 접속 또는 차단된다. 후술하는 설명에서, 설명의 편의를 위하여 신호 처리기의 초기 반전/비반전 상태는 비반전 상태로 설정되고, 주파수 분주 도수는 2로 설정된다.
[피드백 경로가 차단되어 있는 경우]
피드백 경로가 차단되어 있는 경우, 신호 처리기는 입력 클럭 신호의 반전 없이 직접 그것으로부터 분주 전 클럭 신호를 형성하고, 분주 전 클럭 신호를 2로 분주하는 것에 의하여 출력 클럭 신호를 획득한다. 이 경우, 본 발명의 가변 분주기는 1/2 분주기로 동작한다.
[피드백 경로가 접속되어 있는 경우]
피드백 경로가 접속된 경우, 신호 처리기는 입력 클럭 신호의 반전 없이 직접 그것으로부터 분주 전 클럭 신호를 형성한다. 신호 처리기는 분주 전 이 클럭 신호의 제1 리딩 에지를 수신하고, 출력 클럭 신호를 상승시킨다. 이 출력 클럭 신호의 리딩 에지는 피드백 경로를 통하여 제어 터미널로 되돌려진다.
신호 처리기의 제어 터미널에, 출력 클럭 신호의 리딩 에지는 신호 처리기의 입력 터미널에 인가된 입력 클럭 신호의 리딩 에지(제1 클럭 펄스의 리딩 에지)보다 입력 클럭 신호의 펄스 폭만큼 뒤에 따라온다. 반면, 제어 터미널에 되돌려진 신호(피드백 신호)는 높고, 신호 처리기는 입력 클럭 신호를 반전시킨다. 결과적으로 입력 클럭 신호의 펄스 폭(보통 펄스 폭)보다 작은 클럭 펄스(작은 펄스)가 분주 전 클럭 신호에서 발생하고, 보통 펄스 폭을 가진 클럭 펄스가 그 후에 발생한다.
만약 미리 결정된 펄스 폭 보다 큰 클럭 펄스가 작은 펄스의 펄스 폭보다 큰 것으로 결정된다면, 신호 처리기는 분주 전 클럭 신호의 작은 펄스를 무효화하고, 그 후에 발생한 보통 펄스 폭을 가진 클럭 펄스를 유효화하며, 보통 펄스 폭을 가진 이 클럭 펄스의 리딩 에지를 수신하고, 출력 클럭 신호를 하강시킨다. 이 출력 신호의 트레일링 에지는 피드백 경로를 통하여 신호 처리기의 제어 터미널로 되돌아 온다.
신호 처리기의 제어 터미널에, 출력 클럭 신호의 트레일링 에지가 신호 처리기의 입력 터미널에 인가된 입력 클럭 신호의 트레일링 에지(제1 클럭 펄스의 트레일링 에지)보다 입력 클럭 신호의 펄스 폭보다 큰 지연 시간만큼 뒤에 따라온다. 반면, 제어 터미널로 되돌려진 신호(피드백 신호)는 낮고, 신호 처리기는 입력 클럭 신호의 반전 없이 직접 그것으로부터 분주 전 클럭 신호를 형성한다. 결과적으로, 입력 클럭 신호의 펄스 폭(보통 펄스 폭)보다 작은 클럭 펄스(작은 펄스)가 분주 전 클럭 신호에 발생하고, 보통 펄스 폭을 가진 클럭 펄스가 그 후에 발생한다.
상술한 것과 같은 방식으로, 신호 처리기는 분주 전 클럭 신호의 작은 펄스를 무효화하고, 그 후에 발생한 보통 펄스 폭을 가진 클럭 펄스를 유효화하며, 보통 펄스 폭을 가진 이 클럭 펄스의 리딩 에지(입력 클럭 신호의 리딩 에지에 대응하는 변화 지점)를 수신하고, 출력 클럭 신호를 상승시킨다. 이 방식에서, 본 발명의 가변 분주기는 1/3 분주기로 동작한다. 이 분주 동작 중에, 신호 처리기는 보통 펄스 폭을 가진 클럭 펄스의 리딩 에지, 즉 입력 클럭 신호의 리딩 에지에 대응하는 변화 지점(입력 클럭 신호의 일 방향으로의 변화지점에 대응하는 변화 지점)을 수신함으로써 출력 클럭 신호를 형성한다. 따라서, 입력 클럭 신호의 듀티비가 이상적인 값인 50%보다 높거나 낮다 할지라도 지터가 발생하지 않는다.
본 발명에 있어서, 신호 처리기는 반전/비반전 유닛과 고정 분주기에 의해 형성될 수 있다. 이 경우, 고정 분주기에 "반전/비반전 유닛의 분주 전 클럭 신호로부터 유효 클럭 신호로서 미리 결정된 펄스 폭보다 큰 클럭 펄스를 추출"하는 기능이 주어질 수 있거나, 또는 반전/비반전 유닛에 "분주 전 클럭 신호로서 미리 결정된 펄스 폭보다 큰 클럭 펄스만을 출력"하는 기능이 주어질 수 있다.
또한, 본 발명에 있어서, 지연 시간(신호 처리기에서 입력 터미널에 인가된 신호가 피드백 경로를 통하여 제어 터미널에 되돌려지는 동안의 시간)은 입력 클럭 펄스의 펄스 폭보다 크게 된다. 그러나, 이 지연 시간은 입력 터미널에 인가된 신호가 피드백 경로를 통하여 출력 터미널에 되돌려지는 것을 통하여 경로 내에서 생성되는 전체 지연 시간으로서 자연적으로 생성될 수 있거나, 또는 이 경로 내에 지연 회로 또는 그 같은 것을 의도적으로 형성함으로써 보장될 수 있다.
[본 발명의 효과]
본 발명에 있어서, 분주 전 클럭 신호는 제어 터미널에 인가된 신호의 레벨에 따라 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전 시킴에 의하여 형성되고, 이 분주 전 클럭 신호는 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는, 분주 전 클럭 신호의 미리 결정된 펄스 폭보다 큰 펄스 폭을 가진 클럭 펄스에서의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수에 의하여 분주되고, 주파수 분주된 신호는 출력 클럭 신호로서 출력된다. 이것은 낮은 전력 소모를 가능하게 하고, 출력 클럭 신호에서 발생하는 지터를 실제적으로 제거하며, 잡음 성능의 저하를 방지할 수 있게 한다.
[실시예 1]
도 1은 본 발명의 제1 실시예(실시예 1)에 따른 가변 분주기의 개략도이다. 가변 분주기(300)는 클럭 입력 터미널(301), 클럭 출력 터미널(302) 및 제어 신호 입력 터미널(303)을 포함하고, 클럭 입력 터미널(301)로부터의 입력 클럭 신호를 제어 신호 입력 터미널(303)의 제어 신호(외부 제어 신호; M)의 입력에 따라 결정된 주파수 분주 도수로 나누며, 이 주파수 분주된 클럭 신호를 클럭 출력 터미널(302)에 출력 클럭 신호로서 출력한다.
실시예 1에서, 가변 분주기(300)는 반전/비반전 유닛(304), 고정 분주기(305) 및 접속 장치(306)를 포함하고, 반전/비반전 유닛(304)과 고정 분주기(305)는 신호 처리기(310)를 형성한다. 반전/비반전 유닛(304)은 입력 터미널(310a)과 제어 터미널(310b)을 가지고, 입력 터미널(신호 처리기(310)의 입력 터미널; 310a)에 인가된 입력 클럭 신호를 제어 터미널(신호 처리기(310)의 제어 터미널; 310b)d에 인가된 신호의 레벨에 따라 입력 클럭 신호를 반전/비반전 시킴에 의하여 분주전 클럭 신호로서 출력한다. 이 실시예에서, 만약 제어 터미널(310b)에 인가된 신호가 레벨 "0"이라면 반전이 수행되지 않고, 만약 레벨 "1"이라면 반전이 수행된다.
고정 분주기(305)는 반전/비반전 유닛(304)으로부터 분주 전 클럭 신호를 수신하고, 유효 클럭 신호로서 분주 전 클럭 신호로부터 미리 결정된 펄스 폭(후술할 작은 펄스의 펄스 폭)보다 큰 클럭 펄스만을 추출하고, 이 유효 클럭 신호를 미리 결정된 주파수 분주 도수로 나누며, 이 신호를 클럭 출력 터미널(302)에 출력으로 제공한다. 이 경우, 입력 클럭 신호의 듀티비는 50%이고, 고정 분주기(305)의 주파수 분주 도수는 2이다.
접속 장치(306)는 고정 분주기(305)의 출력 터미널(신호 처리기(310)의 출력 터미널; 310c)과 반전/비반전 유닛(304)의 제어 터미널(301b) 사이에 형성된 피드백 경로(307)에 삽입된다. 이 실시예에서, 피드백 경로(307)는 만약 제어 신호 입력 터미널(303)의 제어 신호(M)가 레벨 "0"이라면 접속이 끊어지고, 제어 신호(M)가 레벨 "1"이라면 접속된다. 피드백 경로(307)가 오프(OFF)인 동안 반전/비반전 유닛(304)의 제어 터미널(310b)의 레벨은 레벨 "0"이다.
또한, 이 실시예에서, 반전/비반전 유닛(304)의 입력 터미널(310a)에 인가된 신호가 반전/비반전 유닛(304), 고정 분주기(305) 및 피드백 경로(307)를 통하여 반전/비반전 단자의 제어 터미널(310b)에 되돌려지는 시간(지연 시간; Td)은 입력 클럭 신호의 펄스 폭(Tck/2)보다 크게 된다(Td>Tck/2).
이 실시예에서, 지연 시간(Td)은 아마도 반전/비반전 유닛(304), 고정 분주기(305) 및 피드백 경로(307)에서 전체 지연 시간으로서 자연적으로 생성될 수 있다. 만약 반전/비반전 유닛(304), 고정 분주기(305) 및 피드백 경로(307)에서 전체 지연 시간이 Tck/2보다 작다면, 지연 시간(Td)은 반전/비반전 유닛(304), 고정 분주기(305) 및 피드백 경로(307)의 경로에 의도적으로 지연 회로를 형성함에 의하여 보장될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 두 개의 직렬 접속 반전기(INV)를 가진 지연 회로(308)가 피드백 경로(307)에 삽입된다.
[피드백 경로가 차단되어 있는 경우]
제어 신호(M)가 레벨 "0"인 경우, 접속 장치(306)는 반전/비반전 유닛(304)의 제어 터미널(310b)로부터 고정 분주기(305)의 출력(310c)을 접속하지 않기 위하여 피드백 경로(307)를 차단한다. 이 경우, 반전/비반전 유닛(304)의 제어 터미널(310b)의 레벨은 레벨 "0"으로 변하고, 그래서 반전/비반전 유닛(304)은 입력 클럭 신호의 반전 없이 그것을 통과시키고, 고정 분주기(305)에 분주 전 클럭 신호로서 그 신호를 인가한다.
도 3은 피드백 경로가 차단되어 있는 경우의 동작을 보여주는 타이밍 차트이다. 도 3의 (a)는 반전/비반전 유닛(304)의 입력 터미널(310a)에 인가된 입력 클럭 신호, 도 3의 (b)는 반전/비반전 유닛(304)으로부터 출력된 분주 전 클럭 신호(고정 분주기(305)에 인가된 분주 전 클럭 신호), 도 3의 (c)는 고정 분주기(305)의 출력 클럭 신호, 도 3의 (d)는 반전/비반전 유닛(304)의 제어 터미널(310b)의 신호 레벨을 나타낸다. 이 타이밍 차트에서 분주 전 클럭 신호와 출력 클럭 신호 사이에 생성된 시간차는 생략되었음을 주지하라.
입력 클럭 신호가 도 3의 (a)에 도시된 t1 지점에서 상승할 때(클럭 신호가 발생할 때), 반전/비반전 유닛(304)은 입력 클럭 신호의 반전 없이 이 입력 클럭 신호의 리딩 에지를 통과시킨다. 결과적으로, 분주 전 클럭 신호는 상승하고(도 3의 (b)에 도시된 t1 지점), 고정 분주기(305)에 인가된다. 이 분주 전 클럭 신호의 클럭 펄스의 펄스 폭이 Tck/2 이상이기 때문에, 즉 후술할 작은 펄스의 펄스 폭보다 크기 때문에, 고정 분주기는 이 클럭 신호를 유효화하고, 그것의 리딩 에지를 수신하며, 출력 클럭 신호를 상승시킨다(도 3의 (c)에 도시된 t1 지점).
입력 클럭 신호가 도 3의 (a)에 도시된 t3 지점에서 다시 상승할 때(클럭 펄스가 발생할 때), 반전/비반전 유닛(304)은 위에서와 같은 방식으로 입력 클럭 신호의 반전 없이 그것의 리딩 에지를 통과시킨다. 결과적으로, 분주 전 클럭 신호는 상승하고(도 3의 (b)에 도시된 t3 지점), 고정 분주기(305)에 인가된다. 분주 전 클럭 신호의 클럭 펄스의 펄스 폭(t3와 t4 사이의 펄스 폭)이 Tck/2 이상이기 때문에, 즉 후술할 작은 펄스의 펄스 폭보다 크기 때문에, 고정 분주기(305)는 이 클럭 펄스를 유효화하고, 출력 클럭 신호를 하강시킨다(도 3의 (c)에 도시된 t3 지점).
그 후에 같은 동작을 반복함에 의하여, 가변 분주기는 입력 클럭 신호의 두 개의 클럭 펄스가 인가될 때마다 하나의 펄스를 가지는 출력 클럭 신호를 발생시키고, 따라서 1/2 분주기로서 동작한다.
[피드백 경로가 접속된 경우]
제어 신호(M)가 레벨 "1"일 때, 접속 장치(306)는 고정 분주기(305)의 출력 터미널(310c)을 반전/비반전 유닛(304)의 제어 터미널(310b)에 접속시키기 위하여 피드백 경로(307)를 접속한다.
도 4는 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다. 입력 클럭 신호가 도 4의 (a)에 도시된 t1 지점에서 상승할 때(클럭 펄스가 발생할 때), 반전 비반전 유닛(304)은 입력 클럭 신호의 반전 없이 이 입력 클럭 신호의 리딩 에지를 통과시킨다. 결과적으로 분주 전 클럭 신호는 상승하고(도 4의 (b)에 도시된 t1 지점), 고정 분주기(305)에 인가된다. 이 분주 전 클럭 신호의 클럭 펄스의 펄스 폭(t1과 t2 사이의 펄스 폭)은 Tck/2 이상이기 때문에, 즉 후술할 작은 펄스의 펄스 폭보다 크기 때문에, 고정 분주기(305)는 이 클럭 펄스를 유효화시키고, 그것의 리딩 에지(입력 클럭 신호의 리딩 에지에 대응하는 변화 지점)를 수신하고, 출력 클럭 신호를 상승시킨다(도 4의 (c)에 도시된 t1 지점).
이 출력 클럭 신호의 리딩 에지는 피드백 경로(307)를 통하여 반전/비반전 유닛(304)의 제어 터미널(301b)에 되돌려진다. 반전/비반전 유닛(304)의 제어 터미널(310b)에, 출력 클럭 신호의 리딩 에지는 반전/비반전 유닛(304)에 인가된 입력 클럭 신호의 리딩 에지(제1 클럭 펄스의 리딩 에지: 도 4의 (a)의 t1 지점)보다 지연 시간(Td) 즉, 입력 클럭 신호의 펄스 폭(Tck/2)보다 큰 지연 시간만큼 뒤떨어져 되돌려진다(도 4의 (d)의 t3 지점). 도 4는 지연 시간(Td)이 Tck<Td<Tck인 경우를 나타낸다.
제어 터미널(310b)에 되돌려진 신호(피드백 신호)가 높을 때, 반전/비반전 유닛(304)은 입력 터미널(210a)로부터의 입력 클럭 신호를 반전시킨다. 이 경우, 반전/비반전 유닛(304)의 제어 터미널(310b)로의 피드백 신호가 상승할 때(도 4의 (b)에 도시된 t3 지점), 반전/비반전 유닛(304)의 입력 터미널(310a)로의 입력 클럭 신호는 이미 떨어져 있다. 따라서, 반전/비반전 유닛(304)은 입력 터미널(310a)로부터의 입력 클럭 신호를 반전시키고, 분주 전 클럭 신호를 상승시킨다(도 4의 (b)에 도시된 t3 지점). 그 후, 그 분주 전 클럭 신호는 입력 터미널(310a)로부터의 입력클럭 신호를 반전시킴에 의하여 획득된 신호이다.
결과적으로, 도 4의 (b)에 도시된 t3 지점과 t4 지점 사이에서, 입력 클럭 신호의 펄스 폭(Tck/2; 일반 펄스 폭)보다 작은 펄스 폭을 가진 클럭 펄스(PS1; 작은 펄스)가 발생한다. 그 후, 일반 펄스 폭을 가진 클럭 펄스가 t5 지점과 t6 지점 사이에서 발생한다.
반전/비반전 유닛(304)으로부터 분주 전 클럭 신호의, 고정 분주기(305)는 작은 펄스(PS1)를 무효화시키고, 그 후 발생한 일반 펄스 폭을 가진 클럭 펄스를 유효화한다. 고정 분주기(305)는 일반 펄스 폭을 가진 이 클럭 펄스의 리딩 에지를 수신하고, 출력 클럭 신호를 하강시킨다(도 4의 (c)에 도시된 t5 지점).
출력 클럭 신호의 트레일링 에지가 피드백 경로(307)를 통하여 반전/비반전 유닛(304)의 제어 터미널(310b)로 되돌아온다. 반전/비반전 유닛(304)의 제어 터미널(310b)에, 출력 클럭 신호의 트레일링 에지는 반전/비반전 유닛(304)의 입력 터미널(310a)에 인가된 입력 클럭 신호의 트레일링 에지(제2 클럭 펄스의 트레일링 에지: 도 4의 (a)에 도시된 t5 지점)보다 지연 시간(Td)만큼, 즉, 입력 클럭 신호의 펄스 폭(Tck/2)보다 큰 지연 시간만큼 뒤떨어져 되돌아온다(도 4의 (d)에 도시된 t7 지점).
제어 터미널에 되돌아온 신호(피드백 신호)가 낮은 동안, 반전/비반전 유닛(304)은 입력 터미널(310a)로부터 입력 클럭 신호를 반전 없이 통과시킨다. 이 경우, 반전/비반전 유닛(304)의 제어 터미널(310a)로의 피드백 신호는 떨어질 때(도 4의 (d)에 도시된 t7 지점), 반전/비반전 유닛(304)의 입력 터미널(310a)로의 입력 클럭 신호는 이미 상승되어 있다. 따라서, 반전/비반전 단자(304)는 입력 터미널(310a)로부터의 입력 클럭 신호를 반전 없이 통과시키고, 분주 전 클럭 신호는 상승한다(도 4의 (b)에 도시된 t7 지점). 그 후에, 분주 전 클럭 신호는 입력 터미널(310a)로부터의 입력 클럭 신호를 반전 없이 통과시킴에 의하여 획득된 신호이다.
결과적으로, 도 4의 (b)에 도시된 t7 지점과 t8 지점 사이에서, 작은 펄스(PS2)가 발생하고, 일반 펄스 폭을 가진 클럭 펄스가 t9 지점과 t10 지점 사이에서 발생한다.
반전/비반전 유닛(304)으로부터 분주 전 클럭 신호의, 고정 분주기(305)는 작은 펄스(PS2)를 무효화시키고, 그 후 발생한 일반 펄스 폭 을 가진 클럭 펄스를 유효화한다. 고정 분주기(305)는 일반 펄스 폭을 가진 이 클럭 펄스의 리딩 에지( 입력 클럭 신호의 리딩 에지에 대응하는 변화 지점)를 수신하고, 출력 클럭 신호를 하강시킨다(도 4의 (c)에 도시된 t9 지점).
그 후 같은 동작의 반복에 의하여, 가변 분주기(300)는 입력 클럭 신호의 세 개의 클럭 펄스가 인가될 때마다 하나의 펄스를 가진 출력 클럭 신호를 발생시키고, 그래서 1/3 분주기로서 동작한다. 이 분주 동작 동안, 고정 분주기(305)는 일반 펄스 폭을 가진 클럭 펄스의 리딩 에지, 즉, 입력 클럭 신호의 리딩 에지에 대응하는 변화 지점(입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는 변화 지점)을 수신함에 의하여 출력 클럭 신호(도 4의 (b)에서 t1 지점 및 t9 지점)를 형성한다. 그래서, 비록 입력 클럭 신호의 듀티비가 이상적인 값인 50%보다 높거나 낮더라도 지터를 발생시키지 않는다. 이것은 출력 클럭 신호에 발생하는 지터를 실제적으로 제거할 수 있게 하고, 잡음 성능의 저하를 방지할 수 있게 한다. 또한, 도 1에 도시된 배열에 나타난 바와 같이, 가변 분주기(300)는 적은 수의 분기점을 포함하고, 임계 경로와 같이 큰 용량성 부하를 가진 경로를 발생시키지 아니하며, 따라서 낮은 전력 소모가 실현될 수 있다.
도 1에서, 고정 분주기(305)에는 "유효 클럭 신호로서, 반전/비반전 유닛(304)의 분주 전 클럭 신호로부터 작은 펄스(PS)의 펄스 폭보다 큰 클럭 펄스만을 추출"하는 기능(이하에서는 작은 펄스 입력 무효 기능이라 한다)이 주어진다. 그러나, 그것은 또한 반전/비반전 유닛(304)에 "분주 전 클럭 신호로서, 작은 펄스(PS)의 펄스 폭보다 큰 클럭 펄스만을 출력"하는 기능을 주는 것으로도 가능하다. 즉, 반전/비반전 유닛(304)에는 "분주 전 클럭 신호로서, 작은 펄스(PS)의 펄스 폭보다 작거나 같은 클럭 펄스를 출력하지 않는" 기능(이하에서는 작은 펄스 출력 방지 기능이라 한다)이 또한 주어진다. 이 경우, 고정 분주기에는 작은 펄스 입력 무효 기능이 주어지거나 주어지지 않을 수 있다.
반전/비반전 유닛(304)의 작은 펄스 출력 방지 기능 또는 고정 분주기(305)의 작은 펄스 입력 무효 기능은 또한 반전/비반전 유닛(304) 또는 고정 분주기(305)의 속도 반응 특성을 사용함에 의하여 구현될 수 있다. 즉, 만약 반전/비반전 유닛(304) 또는 고정 분주기(305)의 최소 동작 펄스 폭이 작은 펄스(PS)의 펄스폭보다 크도록 설계된다면, 작은 펄스 출력 방지 기능 또는 작은 펄스 입력 무효 기능은 이 최소 동작 펄스 폭보다 작은, 작은 펄스(PS)에 대한 반응으로 반전/비반전 유닛(304) 또는 고정 분주기(305)의 동작을 금지시키는 것에 의하여 달성될 수 있다.
이 경우, 작은 펄스의 펄스 폭이 작으면 작을수록 동작 범위는 더 넓어지며, 그래서 지연 시간(Td)을 조절함에 의하여 가능한 작은, 작은 펄스(PS)의 펄스 폭을 만드는 것 또한 가능하다. 이 실시예에서 동작 범위는 지연 시간(Td)이 입력 클럭 신호의 펄스 폭(Tck/2)의 정수 배일 때 최대이다.
또한, 도 4는 지연 시간(Td)이 입력 클럭 신호의 펄스 폭(Tck/2)보다 약간 큰 경우의 예를 도시하고 있으나, 입력 클럭 펄스의 펄스 폭(Tck/2)보다 큰 경우라면 지연 시간(Td)의 값에 상관없이 같은 동작이 구현될 수 있다.
도 5는 지연 시간(Td)이 입력 클럭 신호의 주기(Tck)보다 약간 큰 경우의 동작을 보여주는 타이밍 차트이다. 가변 분주기(300)는 도 5에 도시된 예에서 역시, 제어 신호(M)가 레벨 "0"일 때(피드백 경로(307)가 차단되어 있는 경우) 1/2 분주기로서 동작하고, 제어 신호(M)가 레벨 "1"일 때(피드백 경로(307)가 접속된 경우) 1/3 분주기로서 동작한다.
고정 분주기(305)의 주파수 분주 도수는 도 1에 도시된 가변 분주기(300)에서 2이나, 물론 주파수 분주 도수가 2로 제한되는 것은 아니다. 1/3 분주기 또는 1/5 분주기가 고정 분주기(305)로서 사용되는 경우, 1/3 또는 1/4 분주기 또는 1/5 또는 1/6 분주기가 구현될 수 있다. 1/N 회로가 고정 분주기(305)로서 사용되는 경우, 1/N 또는 1/(N+1) 분주기가 구현될 수 있다.
[실시예 2]
도 6은 본 발명의 제2 실시예(실시예 2)에 따른 가변 분주기의 개략도이다. 가변 분주기(400)는 반전/비반전 유닛(404)으로서 배타적-OR 회로(EX-OR)를 사용하고 고정 분주기(405)로서 두 개의 직렬 접속 TFF(405a 및 405b)를 가진 1/4 분주기를 사용한다.
반전/비반전 유닛(404)에서, EX-OR의 하나의 입력과 접속된 터미널(410a)이 입력 터미널(신호 처리기(410)의 입력 터미널)이고, 다른 입력과 접속된 터미널(410b)이 제어 터미널(신호 처리기(410)의 제어 터미널)이다. 입력 터미널(410a)은 클럭 입력 터미널(401)과 접속되고, 피드백 경로(407)가 제어 터미널(410a) 및 고정 분주기(405)의 출력 터미널(신호 처리기(410)의 출력 터미널) 사이에 형성된다. 접속 장치(406)는 피드백 경로(407)에 삽입된다. 도 7은 반전/비반전 유닛(배타적-OR 회로; 404)의 진리치표를 보여준다
[피드백 경로가 차단되어 있는 경우]
제어 신호(M)가 레벨 "0"인 경우, 접속 장치(406)는 반전/비반전 유닛(404)의 제어 터미널(410b)로부터 고정 분주기(405)의 출력 터미널(410c)을 접속하지 않기 위하여 피드백 경로(307)를 차단한다. 이 경우, 반전/비반전 유닛(404)의 제어 터미널(410b)의 레벨은 레벨 "0"으로 변하고, 그래서 반전/비반전 유닛(404)은 도 7에 도시된 진지치표에 기초한 배타적-OR 동작에 의하여 입력 클럭 신호의 반전 없이 그것을 통과시키고, 고정 분주기(405)에 분주 전 클럭 신호로서 그 신호를 인가한다.
도 8은 피드백 경로가 차단되어 있는 경우의 타이밍 차트를 보여준다. 도 8의 (a)는 반전/비반전 유닛(404)의 입력 터미널(410a)에 인가된 입력 클럭 신호, 도 8의 (b)는 반전/비반전 유닛(404)으로부터 출력된 분주 전 클럭 신호(고정 분주기(405)에 인가된 분주 전 클럭 신호), 도 8의 (c)는 고정 분주기(405)의 출력 클럭 신호, 도 8의 (d)는 반전/비반전 유닛(404)의 제어 터미널(410b)의 신호 레벨을 나타낸다. 이 타이밍 차트에서 분주 전 클럭 신호와 출력 클럭 신호 사이에 생성된 시간 차는 생략되었음을 주지하라.
이 타이밍 차트로부터 알 수 있는 바와 같이, 제어 신호(M)가 레벨 "0"일 때, 가변 분주기(400)는 입력 제어 신호의 네 개의 클럭 펄스가 인가될 때마다 하나의 펄스를 가진 출력 클럭 신호를 생성하고, 따라서, 1/4 분주기로서 동작한다.
[피드백 경로가 접속된 경우]
제어 신호(M)가 레벨 "1"일 때, 접속 장치(406)는 고정 분주기(405)의 출력 터미널(410c)을 반전/비반전 유닛(404)의 제어 터미널(410b)에 접속시키기 위하여 피드백 경로(407)를 접속한다.
도 9는 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다. 이 타이밍 차트에서, 반전/비반전 유닛(404)의 입력 터미널(410a)에 인가된 신호가 반전/비반전 유닛(404), 고정 분주기(405) 및 피드백 경로(407)를 통하여 반전/비반전 유닛(404)의 제어 터미널(410b)로 되돌아오는 동안의 지연 시간(Td)은 입력 클럭 신호의 주기(Tck)보다 약간 크다는 것을 주지하라(Tck<Td<(3/2)Tck). 또한, 고정 분주기(405)는 작은 펄스 입력 무효 기능을 가진다는 점을 주지하라.
이 타이밍 차트로부터 나타난 바와 같이, 제어 신호(M)가 레벨 "1"인 경우, 가변 분주기(400)는 입력 클럭 신호의 네 개의 클럭 펄스마다 하나의 펄스를 가진 출력 클럭 신호를 발생시키고, 그래서 1/5의 분주기로서 동작한다. 이 분주 동작 동안, 고정 분주기(405)는 일반 펄스 폭을 가진 클럭 펄스의 리딩 에지 즉, 입력 클럭 신호의 리딩 에지에 대응하는 변화 지점(입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는 변화 지점)를 수신함에 의하여 출력 클럭 신호(도 9의 (b)에서 t1 및 t13 지점)를 형성한다. 그래서, 비록 입력 클럭 신호의 듀티비가 이상적인 값인 50%보다 높거나 낮더라도 지터가 발생하지 않는다. 이것을 출력 클럭 신호에서 발생하는 지터를 실제적으로 제거할 수 있게 하고, 잡음 성능의 저하를 방지할 수 있게 한다. 또한, 도 6에 도시된 배열로부터 나타난 바와 같이, 가변 분주기(400)는 적은 수의 분기점을 가지고, 임계 경로와 같이 큰 용량성 부하를 가지는 경로를 발생시키지 않으며, 따라서 낮은 전력 소모가 실현될 수 있다.
이 실시예에서는 두 개의 TFF가 직렬로 접속된 고정 분주기(405)가 사용되었으나, 직렬 접속된 TFF의 개수를 "3", "4", "5" 및 "6"으로 증가시킴에 의하여 예를 들면, 1/8 또는 1/9, 1/16 또는 1/17, 1/32 또는 1/33, 및 1/64 또는 1/65로 주파수 분주 도수의 변경이 가능한 가변 분주기를 구현할 수 있다는 점을 주지하라.
또한 이 실시예에서, 고정 분주기(405)에 작은 펄스 입력 무효 기능이 주어졌으나, 반전/비반전 유닛(404)에 작은 펄스 출력 방지 기능이 또한 주어질 수 있다는 점을 주지하라.
[실시예 3]
도 10은 본 발명의 제3 실시예(실시예 3)에 따른 가변 분주기의 개략도이다. 가변 분주기(500)는 반전/비반전 유닛(504)으로 선택기(selector)를, 고정 분주기(505)로 (하나의) TFF를 가진 차동 회로를, 접속 장치(506)로 피드백 제어 회로를 사용한다.
가변 분주기(500)에서, 클럭 입력 터미널(501)은 제1 클럭 입력 터미널(501a)과 제2 클럭 입력 터미널(501b)로 이루어지고, 입력 클럭 신호로서 인가된 하나의 차동 신호가 제1 클럭 입력 터미널(501a)에 인가되고, 다른 차동 신호가 제2 클럭 입력 터미널(501b)에 인가된다. 또한, 반전/비반전 유닛(504)의 입력 터미널(신호 처리기(510)의 입력 터미널; 510a)은 제1 입력 터미널(510a1)과 제2 입력 터미널(510a2)로 구성되고, 제1 클럭 입력 터미널(501a)로부터 하나의 차동 신호가 제1 입력 터미널(510a1)에 인가되고, 제2 클럭 입력 터미널(501b)로부터 다른 차동 신호가 제2 입력 터미널(510a2)로 인가된다.
반전/비반전 유닛(선택기; 504)은 제어 터미널(신호 처리기(510)의 제어 터미널; 510b)에 인가된 신호의 레벨에 따라 입력 터미널(510a)에 인가된 클럭 입력 신호들(차동 신호들)을 반전/비반전 시키고, 분주 전 클럭 신호로서 그 신호들(차동 신호들)을 출력한다. 이 실시예에서, 제어 터미널(510b)에 인가된 신호가 레벨 "1"인 경우, 반전/비반전 유닛(504)은 도 10에서 파선에 의해 나타난 바와 같이 입력/출력 경로를 바꾸고, 그래서, 선택적으로 차동 신호들을 반전시킨다. 제어 터미널(510b)에 인가된 신호가 레벨 "0"으로 바뀔 때, 반전/비반전 유닛(504)은 원래 경로를 복원한다.
접속 장치(피드백 제어 회로; 506)는 고정 분주기(505)의 출력 터미널(신호 처리기(510)의 출력 터미널; 510c)과 반전/비반전 유닛(504)의 제어 터미널(510b) 사이에 형성된 피드백 경로(507)에 삽입되고, 고정 분주기(505)로부터 출력 클럭 신호들(차동 신호들)의 출력 결과들에 대응하는 피드백 신호를 생성한다. 이 실시예에서, 접속 장치(506)는 차동 신호들 사이의 레벨 차가 큰 경우 레벨 "1"의 피드백 신호를 생성하고, 차동 신호들 사이의 레벨 차가 작은 경우 레벨 "0"의 피드백 신호를 생성한다.
또한, 접속 장치(피드백 제어 회로; 506)는 제어 신호 입력 터미널(503)로부터의 제어 신호(M)가 레벨 "0"인 경우 피드백 경로(507)를 끊고, 제어 신호(M)가 레벨 "1"인 경우 피드백 경로(507)를 접속한다. 피드백 경로(507)가 온(ON)인 경우, 접속 장치(피드백 제어 회로; 506)가 반전/비반전 유닛(504)의 제어 터미널(510b)에, 고정 분주기(505)로부터의 출력 클럭 신호들(차동 신호들)의 출력 결과에 대응하는 피드백 신호를 인가한다. 피드백 경로(507)가 오프(OFF)인 경우, 반전/비반전 유닛(504)의 제어 터미널(510b)의 레벨은 레벨 "0"으로 변한다.
[피드백 경로가 차단되어 있는 경우]
제어 신호(M)가 레벨 "0"인 경우, 접속 장치(피드백 제어 회로; 506)는 반전/비반전 유닛(504)의 제어 터미널(510b)로부터 고정 분주기(505)의 출력 터미널(510c)을 접속시키지 않기 위하여 피드백 경로(507)를 끊는다. 이 경우, 반전/비반전 유닛(504)의 제어 터미널(510b)의 레벨은 레벨 "0"으로 변하고, 그래서 반전/비반전 유닛(504)은 입력 클럭 신호들(차동 신호들)을 반전 없이 통과시키고, 고정 분주기에 분주 전 클럭 신호들로서 그 신호들을 인가한다. 이 고정 분주기(505)는 출력 클럭 신호들(차동 신호들)을 획득하기 위하여 분주 전 클럭 신호들을 분주한다. 이 방식에서, 가변 분주기(500)는 1/2 분주기로서 동작한다.
[피드백 경로가 접속된 경우]
제어 신호(M)가 레벨 "1"인 경우, 접속 장치(피드백 제어 회로; 506)는 반전/비반전 유닛(504)의 제어 터미널(510b)에 고정 분주기(5050)의 출력 터미널(510c)을 접속시키기 위하여 피드백 경로(507)를 접속한다.
도 11은 피드백 경로가 접속된 경우의 동작을 보여주는 타이밍 차트이다. 도 11의 (a)는 반전/비반전 유닛(504)의 입력 터미널(510a)에 인가된 입력 클럭 신호들(차동 신호들)을, 도 11의 (b)는 반전/비반전 유닛(504)으로부터 출력된 분주 전 클럭 신호들(차동 신호들)을, 도 11의 (c)는 고정 분주기(505)로부터 출력 클럭 신호들(차동 신호들)을, 도 11의 (d)는 피드백 경로(507)를 통하여 반전/비반전 유닛(504)의 제어 터미널(510b)에 인가된 피드백 신호를 나타낸다.
이 타이밍 차트에서, 분주 전 신호들과 출력 클럭 신호들 사이에 생성된 시간 차는 생략되었음을 주지하라. 또한, 반전/비반전 단자(504)에 인가된 신호가 반전/비반전 유닛(504), 고정 분주기(505) 및 피드백 경로(507)를 통과하여 반전/비반전 유닛(504)의 제어 터미널(510b)에 인가되는 동안의 지연 시간(Td)은 입력 클럭 신호들의 펄스 폭(Tck/2)보다 크다. 게다가 고정 분주기(505)는 작은 펄스 입력 무효 기능을 가진다.
이 타이밍 차트로부터 알 수 있는 바와 같이, 제어 신호(M)가 레벨 "1"인 경우, 가변 분주기(500)는 1/3 분주기로서 동작한다. 이 분주 동작 동안, 고정 분주기(505)는 일반 펄스 폭을 가진 클럭 펄스의 리딩 에지 즉, 입력 클럭 신호의 리딩 에지에 대응하는 변화 지점(입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는 변화 지점)를 수신함에 의하여 출력 클럭 신호(도 11의 (b)에서 t1 및 t9 지점)를 형성한다. 그래서, 비록 입력 클럭 신호의 듀티비가 이상적인 값인 50%보다 높거나 낮더라도 지터가 발생하지 않는다. 이것을 출력 클럭 신호에서 발생하는 지터를 실제적으로 제거할 수 있게 하고, 잡음 성능의 저하를 방지할 수 있게 한다. 또한, 도 10에 도시된 배열로부터 나타난 바와 같이, 가변 분주기(500)는 적은 수의 분기점을 가지고, 임계 경로와 같이 큰 용량성 부하를 가지는 경로를 발생시키지 않으며, 따라서 낮은 전력 소모가 실현될 수 있다.
[실시예 4]
도 12는 본 발명의 제4 실시예(실시예 4)에 따른 가변 분주기의 계략도이다. 가변 분주기(600)는 반전/비반전 유닛(604)으로서 단상(single-phase) 스위치를, 고정 분주기(605)로서 (하나의) TFF를 가진 단상 회로를, 접속 장치(606)로서 단상 스위치를 사용한다.
가변 분주기(600)는 클럭 입력 터미널(601), 클럭 출력 터미널(602) 및 제어 신호 입력 터미널(603)에 더하여, 입력된 입력 클럭 신호의 위상에 반대되는 위상을 가진 신호(반전 입력 클럭 신호)의 반전 입력 클럭 터미널(608)을 포함한다. 클럭 입력 터미널(601)로부터의 입력 클럭 신호는 반전/비반전 유닛(604)의 제1 입력 터미널(신호 처리기(610)의 제1 입력 터미널; 610a1)에 인가되고, 반전 입력 클럭 터미널(608)로부터의 반전 입력 클럭 신호는 반전/비반전 유닛(604)의 제2 입력 터미널(신호 처리기(610)의 제2 입력 터미널; 610a2)에 인가된다.
제어 터미널(신호 처리기(610)의 제어 터미널; 610b)에 인가된 신호가 레벨 "0"인 경우, 반전/비반전 유닛(604)은 제1 입력 터미널(610a1)로의 스위치 경로를 닫고, 제1 입력 터미널(610a1)로부터의 입력 클럭 신호를 분주 전 클럭 신호로서 출력한다. 제어 터미널(610b)에 인가된 신호가 레벨 "1"인 경우, 반전/비반전 유닛(604)은 제2 입력 터미널(610a2)로의 스위치 경로를 닫고, 제2 입력 터미널(610a2)로부터의 반전 입력 클럭 신호를 분주 전 클럭 신호로서 출력한다.
즉, 실시예 4에서, 반전/비반전 유닛(604)은 제어 터미널(610b)에 인가된 신호의 레벨에 따라 입력 터미널(610a1)로부터 클럭 입력 신호를 실제적으로 반전/비반전시키고, 고정 분주기(605)에 분주 전 클럭 신호로서 그 신호를 출력한다. 이 방식에서 도 1에 도시된 가변 분주기(300)와 같은 동작이 달성될 수 있고, 주파수 분주 도수는 제어 신호(M)에 따라 1/2 또는 1/3 분주기로 변화될 수 있다.
제3 및 제4 실시예에서, 물론, 고정 분주기의 주파수 분주 도수를 변경시킴에 의하여 임의의 주파수 분주 도수를 가지는 가변 분주기를 구현할 수 있음을 주지하라. 또한, 반전/비반전 유닛에 작은 펄스 출력 방지 기능이 주어지는 대신에, 고정 분주기에 작은 펄스 입력 무효 기능이 주어질 수도 있다.
이 형태의 가변 분주기에서, 전력 소모는 아마도 마스터 클럭(가장 빠른 주파수를 가지는 신호)에 의하여 동작되는 회로의 수에 의하여 대부분 결정될 것이다. 그래서, 종래 기술 1과 2(특허 문헌 1)를 비교할 때, 종래 기술 2의 전력 소모가 아마도 약간 작을 것이다. 그러나, 실시예 1과 종래 기술 2의 기술에서, 전기를 소모하는 블럭들은 대부분 초기에 마스터 클럭을 2로 분주하는 분주기이며, 그래서 속도가 같기 때문에 이 부분에서 전력 소모는 같다. 따라서, 비록 차이가 생성된다 하더라도, "반전/비반전 유닛들" 사이에 생성되는 작은 차이일 뿐이다. 실제적으로 종래 기술 2에서와 같은 전력 소모가 도 10에 도시된 가변 분주기와 같이 선택기에 의하여 반전/비반전 유닛(504)을 간단히 형성하고 전력을 소모하지 않는 경로 게이트와 같은 블럭을 사용함으로써 달성될 수 있다.
본 발명의 가변 분주기는 외부 제어 신호 레벨에 따라 주파수 분주 도수를 변경할 수 있다. 이 가변 분주기는 고주파수 발생 회로 또는 프로그램 계측 회로와 접속될 수 있고, 주파수 합성 장치를 구현하는데 적합하다.

Claims (8)

  1. 제어 터미널에 인가된 신호의 레벨에 따라 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전시킴에 의하여 분주 전 클럭 신호를 형성하고, 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는, 분주 전 클럭 신호에서 미리 결정된 펄스 폭보다 큰 펄스 폭을 가지는 클럭 펄스에서의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수에 의하여 분주 전 클럭 신호를 분주하며, 출력 터미널로 출력 클럭 신호로서 주파수 분주된 신호를 출력하는 신호 처리 단계;
    외부 제어 신호에 따라, 출력 터미널과 입력 터미널 사이에 형성되고 제어 터미널로 되돌아오는 신호 경로로서 기능하는 피드백 경로를 접속/차단하는 단계; 및
    입력 터미널에 인가된 신호가 피드백 경로를 통하여 되돌아오는 동안의 지연 시간이 입력 클럭 신호의 펄스 폭보다 크도록 만드는 지연 단계를 포함하는 것을 특징으로 하는 가변 분주 방법.
  2. 제1항에 있어서, 상기 신호 처리 단계는,
    제어 터미널에 인가된 신호의 레벨에 따라 입력 클럭 신호를 반전/비반전 시킴에 의하여 입력 터미널에 인가된 입력 클럭 신호를 분주 전 클럭 신호로서 출력하는 단계; 및
    유효 클럭 신호로서 분주 전 클럭 신호의 미리 결정된 펄스 폭보다 큰 클럭 펄스만을 추출하고, 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는 유효 클럭 신호에서의 클럭 펄스의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수에 의하여 유효 클럭 신호를 분주함으로써 출력 클럭 신호로서 유효 클럭 신호를 출력하는 단계로 이루어지는 것을 특징으로 하는 가변 분주 방법.
  3. 제1항에 있어서 상기 신호 처리 단계는.
    상기 제어 터미널에 인가된 신호의 레벨에 따라 상기 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전 시킴에 의하여 분주 전 클럭 신호로서 미리 결정된 펄스 폭보다 큰 클럭 펄스만을 출력하는 단계; 및
    입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는 분주 전 클럭 신호에서의 클럭 펄스의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수로 분주 전 클럭 신호를 분주함으로써 출력 클럭 신호로서 분주 전 클럭 신호를 출력하는 단계로 이루어지는 것을 특징으로 하는 가변 분주 방법.
  4. 제1항에 있어서, 상기 지연 단계는 신호가 피드백 회로를 통과할 때 지연 시간을 보장하는 것을 특징으로 하는 가변 분주 방법.
  5. 입력 터미널, 제어 터미널 및 출력 터미널로 이루어지고, 상기 제어 터미널에 인가된 신호의 레벨에 따라 상기 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전시키는 것에 의하여 분주 전 클럭 신호를 형성하고, 상기 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는, 상기 분주 전 클럭 신호에서 미리 결정된 펄스 폭보다 큰 펄스 폭을 가지는 클럭 펄스에서의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수에 의하여 상기 분주 전 클럭 신호를 분주하며, 상기 출력 터미널로 출력 클럭 신호로서 상기 주파수 분주된 신호를 출력하는 신호 처리기; 및
    외부 제어 신호에 따라, 상기 신호 처리기의 상기 출력 터미널과 상기 제어 터미널 사이에, 상기 출력 터미널로 되돌아오는 신호의 경로로서 형성된 피드백 경로를 접속/차단시키는 접속 장치를 포함하되,
    상기 신호 처리기의 입력 터미널에 인가된 신호가 상기 피드백 경로를 통하여 상기 출력 터미널로 되돌아오는 동안의 지연 시간이 상기 입력 클럭 신호의 펄스 폭보다도 크게 하는 것을 특징으로 하는 가변 분주기.
  6. 제5항에 있어서, 상기 신호 처리기는,
    상기 제어 터미널에 인가된 신호의 레벨에 따라 상기 입력 클럭 신호를 반전/비반전시킴에 의하여 분주 전 클럭 신호로서 상기 입력 터미널에 인가된 입력 클럭 신호를 출력하는 반전/비반전 유닛; 및
    유효 클럭 신호로서 분주 전 클럭 신호의 미리 결정된 펄스 폭보다 큰 클럭 펄스만을 추출하고, 상기 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는, 상기 유효 클럭 신호에서 클럭 펄스의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수로 상기 유효 클럭 신호를 분주하는 것에 의하여 출력 클럭 신호로서 상기 유효 클럭 신호를 출력하는 고정 분주기로 이루어지는 것을 특징으로 하는 가변 분주기.
  7. 제5항에 있어서, 상기 신호 처리기는,
    상기 제어 터미널에 인가된 신호의 레벨에 따라 상기 입력 터미널에 인가된 입력 클럭 신호를 반전/비반전시키는 것에 의하여 분주 전 클럭 신호로서 미리 결정된 펄스 폭보다 큰 클럭 펄스만을 출력하는 반전/비반전 유닛; 및
    상기 입력 클럭 신호의 일 방향으로의 변화 지점에 대응하는, 상기 분주 전 클럭 신호에서의 클럭 펄스의 변화 지점에 근거하여 미리 결정된 주파수 분주 도수로 상기 분주전 클럭 신호를 분주하는 것에 의하여 출력 클럭 신호로서 상기 반전/비반전 유닛으로부터의 분주 전 클럭 신호를 출력하는 고정 분주기로 이루어지는 것을 특징으로 하는 가변 분주기.
  8. 제5항에 있어서, 상기 지연 시간이 상기 입력 클럭 신호의 펄스 폭보다 크게 되도록 하는 지연 수단은 피드백 경로에 형성되는 것을 특징으로 하는 가변 분주기.
KR1020057015131A 2003-05-20 2004-05-17 가변 분주 방법 및 가변 분주기 KR100617489B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003142518 2003-05-20
JPJP-P-2003-00142518 2003-05-20

Publications (2)

Publication Number Publication Date
KR20050098946A true KR20050098946A (ko) 2005-10-12
KR100617489B1 KR100617489B1 (ko) 2006-09-01

Family

ID=33475060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057015131A KR100617489B1 (ko) 2003-05-20 2004-05-17 가변 분주 방법 및 가변 분주기

Country Status (7)

Country Link
US (1) US7180341B2 (ko)
EP (1) EP1626501B1 (ko)
JP (1) JP4077483B2 (ko)
KR (1) KR100617489B1 (ko)
CN (1) CN100345381C (ko)
DE (1) DE602004029669D1 (ko)
WO (1) WO2004105247A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4856458B2 (ja) * 2006-03-28 2012-01-18 富士通株式会社 高速動的周波数分周器
US7719327B2 (en) * 2007-02-13 2010-05-18 Mediatek Inc. Low-noise frequency divider
TWI357719B (en) * 2008-06-25 2012-02-01 Richwave Technology Corp Triple division ratio divider,programmable divider
US9748959B2 (en) 2012-03-12 2017-08-29 Micron Technology, Inc. Circuits, apparatuses, and methods for frequency division
CN105811971B (zh) * 2014-12-29 2018-11-06 京微雅格（北京）科技有限公司 基于计数器的可变频时钟源和fpga器件
CN105262462B (zh) * 2015-10-21 2018-03-20 圣邦微电子（北京）股份有限公司 一种用于集成电路的数字延时实现方法及电路
CN107222206B (zh) * 2017-05-23 2019-11-05 电子科技大学 一种高速可编程任意整数分频器
CN110346625B (zh) * 2019-07-08 2021-05-14 电子科技大学 一种可调分频器的触发信号产生方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837721A (en) * 1986-06-30 1989-06-06 Itt Defense Communications, A Division Of Itt Corporation Digital divider with integer and fractional division capability
US5422584A (en) * 1992-09-30 1995-06-06 The United States Of America As Represented By The Secretary Of The Navy Variable phase sine wave generator for active phased arrays
FR2764139B1 (fr) * 1997-05-29 1999-07-23 Alsthom Cge Alcatel Dispositif de division de frequence a prediviseur suivi d'un compteur programmable, prediviseur et synthetiseur de frequence correspondants
EP0903859B1 (de) * 1997-09-18 2004-11-24 Infineon Technologies AG Frequenzteiler mit geringem Stromverbrauch
DE59812404D1 (de) * 1997-09-18 2005-01-27 Infineon Technologies Ag Frequenzteiler mit geringem Stromverbrauch
JP3572908B2 (ja) * 1997-11-19 2004-10-06 日本プレシジョン・サーキッツ株式会社 分周回路

Also Published As

Publication number Publication date
EP1626501B1 (en) 2010-10-20
EP1626501A1 (en) 2006-02-15
EP1626501A4 (en) 2006-08-02
JP4077483B2 (ja) 2008-04-16
KR100617489B1 (ko) 2006-09-01
JPWO2004105247A1 (ja) 2006-07-20
US20060145736A1 (en) 2006-07-06
DE602004029669D1 (de) 2010-12-02
WO2004105247A1 (ja) 2004-12-02
CN1748367A (zh) 2006-03-15
US7180341B2 (en) 2007-02-20
CN100345381C (zh) 2007-10-24

Similar Documents

Publication Publication Date Title
KR100527397B1 (ko) 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프
KR940007543B1 (ko) 고속 프로그램가능 분주기
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
KR970018653A (ko) 클록 발생회로, pll회로와 도체장치 및 클록발생회로의 설계방법
US10972112B1 (en) 50%-duty-cycle consecutive integer frequency divider and phase-locked loop circuit
KR20000006536A (ko) 지연형위상동기회로
US6987411B2 (en) Clock control circuit and method
KR100617489B1 (ko) 가변 분주 방법 및 가변 분주기
US7274240B2 (en) Clock control cell
JPH11186900A (ja) 分周装置
US20030137333A1 (en) Multiphase-clock processing circuit and clock multiplying circuit
US6472921B1 (en) Delivering a fine delay stage for a delay locked loop
US20050129071A1 (en) Highly scalable methods and apparatus for multiplexing signals
US10367494B2 (en) Fast-response references-less frequency detector
US7079615B2 (en) Expanded comparator for control of digital delay lines in a delay locked loop or phase locked loop
US20090079473A1 (en) Fifty percent duty cycle clock divider circuit and method
JP2005012515A (ja) 可変分周器
US7010714B1 (en) Prescaler architecture capable of non integer division
US6320442B1 (en) Dual clock D type flip-flop
US20230318585A1 (en) Divider and divider control method
KR101068628B1 (ko) 클럭 발생 회로
KR101775636B1 (ko) 주파수 합성기를 구비한 클럭신호 생성 회로
John et al. Low power glitch free dual output coarse digitally controlled delay lines
JPH04105412A (ja) フリップフロップ
KR100290592B1 (ko) 클럭분배회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120704

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee