KR100290592B1 - 클럭분배회로 - Google Patents

Abstract

본 발명의 클럭분배회로는, 외부클럭을 입력받아, 이 외부클럭과 동기하는 제1클럭을 출력하여 각 부하회로에 이 제1클럭을 분배하는 클럭분배출력회로, 및 부하회로 전부 또는 일부로 이루어진 입력단에 배치되어 제1클럭을 입력받아 이 입력클럭에 동기하는 제2클럭을 출력하는 분배클럭입력회로를 구비하며, 클럭분배출력회로와 분배클럭입력회로 중 하나는, 입력클럭과 출력클럭간의 위상차를 전압으로 변환하는 위상차전압변환회로 및 이 위상차전압변환회로의 출력전압에 따라 입력클럭을 지연시켜 이 지연된 입력클럭을 출력하는 전압제어형지연회로를 구비한다.

Description

클럭분배회로{CLOCK DISTRIBUTING CIRCUIT}

본 발명은, 복수의 회로에 클럭펄스(이하, 클럭으로 약칭)를 분배공급하는 클럭분배회로에 관한 것으로, 특히, 1㎠ 이상의 칩사이즈를 갖는 복수의 반도체칩이 배치되어 있는 회로시스템에 적용되는 클럭분배회로에 관한 것이다.

도 1은 종래의 클럭분배회로의 예를 도시한 것이다. 도 1에서, 클럭분배회로는 외부클럭입력단자(EXCK) 및 복수의 클럭버퍼(CKBFF1, CKBFF2, 등)를 구비한다. 외부클럭입력단자(EXCK)는 외부클럭을 입력한다. 클럭버퍼(CKBFF1, CKBFF2, 등)는 트리형태로 접속되어 있다. 클럭은 외부클럭입력단자(EXCK)로부터 입력되어, 클럭버퍼(CKBFF1, CKBFF2, 등)에 의해 복수의 부하회로(LD1, LD2, 등)로 분기된다.

큰 용량을 갖는 다수의 부하회로(LD1, LD2, 등)를 구동하기 위해, 부하회로(LD1, LD2, 등)는 클럭버퍼(CKBFF1, CKBFF2, 등)에 접속되어 클럭버퍼(CKBFF1, CKBFF2, 등)의 구동능력을 순차적으로 증가시켜야 한다. 이와 같은 복수의 클럭버퍼(CKBFF1, CKBFF2, 등)에 접속된 클럭분배회로에서는, 클럭버퍼(CKBFF1, CKBFF2, 등)에서의 클럭 지연으로 인해, 외부클럭입력단자(EXCK)와 부하회로(LD1, LD2, 등)의 각 클럭입력단자 사이에 큰 클럭 스큐(clock skew)가 발생한다.

클럭 스큐를 해소하기 위해, 도 2에 도시된 PLL(Phase-Locked Loop)을 갖는 클럭버퍼(CKBFF)가 문헌 1에 제안되어 있다. (문헌 1: "니께이 마이크로디바이스, 니께이피비사 발행, 81∼85면, 1993년 2월")

도 2 에서, 클럭버퍼 (CKBFF) 는 외부클럭입력단자 (EXCK) 와 각각의 부하회로 (LD1, LD2, 등) 사이에 배치되어 있다. 클럭버퍼(CKBFF)는, 위상/주파수차를 DC 전압으로 변환하는 위상/주파수차전압변환회로(이하, PFDVC라 칭함)와 전압제어형발진기(이하, VCO라 칭함)로 구성되는 PLL회로를 가진다. 클럭버퍼(CKBFF)로부터의 출력클럭은 부하회로(LD1, LD2, 등)의 각 클럭입력단자에 공급된다.

PLL회로에 의해, 외부클럭입력단자(EXCK)의 입력클럭이 클럭버퍼(CKBFF)의 출력클럭과 동기화되고, 그럼으로써 그것의 위상차가 최소화된다. 따라서, VCO의 출력부가 구동능력이 높은 버퍼회로를 갖는 경우, 클럭버퍼(CKBFF)의 클럭지연에 의해 발생하는 클럭 스큐없이, 클럭이 부하회로(LD1, LD2, 등)에 분배될 수 있다.

그러나, PLL회로를 갖는 클럭버퍼(CKBFF)를 이용하는 방법을 채용하더라도다음의 문제점이 발생한다.

클럭버퍼(CKBFF)와 각 부하회로(LD1, LD2, 등)를 접속하는 배선에서는, 기생저항과 기생용량에 의한 전송지연이 발생하고, 그럼으로써 클럭 스큐가 생긴다.

부하회로(LD1, LD2, 등)가 각각의 반도체칩상에 형성되어 있는 경우, 부하회로(LD1, LD2, 등) 각각은 클럭버퍼를 필요로 한다. 종래의 클럭버퍼가 사용되면,그에 의해 클럭 스큐가 발생한다. 이와 같은 대규모의 회로에서는, 분배측에 클럭버퍼로서 PLL회로를 갖는 일 클럭버퍼가 배치되어도, 클럭 스큐가 충분히 작게 될 수 없다.

이러한 문제를 해결하기 위해, PLL회로를 갖는 공통클럭버퍼에 부가하여, 각 부하회로마다, PLL회로를 갖는 로컬클럭버퍼가 배치될 수도 있다. 그러나, PLL회로를 갖는 클럭버퍼들이 캐스케이드 접속되는 경우, 부하회로의 클럭의 안정시간은 각 클럭버퍼의 팔로우업(follow-up)시간의 총합에 의존한다. (팔로우업 시간은 입력클럭과 출력클럭간의 위상차가 소정값 미만인 조건에서 입력클럭변동에 대하여 PLL회로의 팔로우업 동작이 유효하게 동작할 때까지의 시간이다) 따라서, 시스템이 빨리 동작하지 않는다는 문제점이 있다.

게다가, 부하회로내에서의 클럭버퍼용 PLL회로가 입력클럭과 출력클럭간의 위상차의 제거하기 위해 동작할지라도, 이 PLL회로는 공통클럭버퍼와 부하회로 사이에 접속된 배선상의 전송지연에 기인한 클럭 스큐를 제거하는 것에 대해서는 충분히 동작하지 않는다.

따라서, 본 발명은 상술된 관점에 비추어 발명된 것으로, 본 발명의 목적은 종래보다 클럭 스큐 및 클럭안정시간을 훨씬 줄일 수 있고, 대규모 회로에 사용될 수 있는 클럭분배회로를 제공하는 것이다.

도 1은 종래회로(1)의 구성을 도시한 블럭도,

도 2는 종래회로(2)의 구성을 도시한 블럭도,

도 3은 본 발명의 제1 실시예의 구성을 도시한 블럭도,

도 4는 위상/주파수차전압변환회로(1)의 구성예를 도시한 블럭도,

도 5는 전압제어형지연회로의 구성예를 도시한 블럭도,

도 6은 위상차전압변환회로의 구성예를 도시한 블럭도,

도 7은 전압제어형발진기의 구성예를 도시한 블럭도,

도 8은 본 발명의 제1 실시예의 신호파형도,

도 9는 본 발명의 제2 실시예의 구성을 도시한 블럭도,

도 10은 본 발명의 제3 실시예의 구성을 도시한 블럭도,

도 11은 위상/주파수차전압변환회로(2)의 구성예를 도시한 블럭도,

도 12는 전압제어형위상시프터를 도시한 블럭도,

도 13은 제3 실시예의 신호파형도,

도 14는 본 발명의 제4 실시예의 구성을 도시한 블럭도,

도 15는 제4 실시예의 전압제어형발진회로의 지연셀의 회로를 도시한 도면,

도 16은 제4 실시예의 클럭의 주파수 특성도, 및

도 17은 제5 실시예의 구성을 도시한 블럭도이다.

<도면의 주요부분에 대한 부호의 설명>

CKSP1, CKSP201, CKSP31 : 클럭분배출력회로

CKSP2, CKSP202, CKSP321, CKSP322: 분배클럭입력회로

CKSP41∼CKSP43, 511∼532: PLL회로

LD1, LD2: 부하회로 PDVC: 위상차전압변환회로

VCD: 전압제어형지연회로 PFDVC: 위상/주파수차전압변환회로

VCO: 전압제어형발진기 PS : 전압제어형위상시프터

본 발명의 제1양태에 따른 클럭분배회로는, 외부클럭을 입력받아, 이 외부클럭과 동기하는 제1클럭을 출력하여 각 부하회로에 이 제1클럭을 분배하는 클럭분배출력회로 및 제1클럭을 입력받아, 이 입력클럭과 동기하는 제2클럭을 출력하는 부하회로 전체 또는 일부의 입력단에 배치된 분배클럭입력회로를 구비한다.

클럭분배출력회로 및 분배클럭입력회로 중의 하나는, 입력클럭과 출력클럭간의 위상차를 전압으로 변환하는 위상차전압변환회로 및 이 위상차전압변환회로의 출력전압에 대응하는 입력클럭을 지연시키고, 지연된 입력클럭을 출력하는 전압제어형지연회로를 구비한다.

본 발명의 제2양태에 따른 클럭분배회로는, 외부클럭을 입력받아, 이 외부클럭과 동기하면서 외부클럭의 위상에 대해 위상이 앞서는 제1클럭 및 외부클럭과 동기하면서 외부클럭의 위상에 대해 위상이 늦은 제2클럭을 출력하여 각 부하회로에 제1클럭 및 제2클럭을 분배하는 클럭분배출력회로 및, 제1, 제2클럭 및 외부클럭을 입력받아, 외부클럭과 동기하는 제3클럭을 출력하는, 부하회로 전부 또는 일부의 입력단에 배치된 분배클럭입력회로를 구비하고 있다.

클럭분배출력회로는, 제1제어전압에 대응하는 제4클럭을 발생하는 전압제어형발진기, 제2제어전압에 대응하는 외부클럭을 지연시켜 제1 및 제2클럭을 출력하는 전압제어형지연회로 및 외부클럭과 제4클럭간의 위상/주파수 차를 전압으로 변환하여 제1 및 제2제어전압을 출력하는 위상/주파수차전압변환회로를 갖는다. 각 분배클럭입력회로는, 외부클럭과 분배클럭입력회로로부터 출력된 제3클럭간의 위상차를 전압으로 변환하는 위상차전압변환회로 및 이 위상차전압변환회로의 출력전압에 대응하는 제1 및 제2클럭으로부터 제3클럭을 발생시키는 전압제어형위상시프터를 갖는다.

본 발명의 제3양태에 따른 클럭분배회로는, 입력클럭과 동기하는 클럭을 발생하는 PLL회로구성 또는 지연로크루프(DLL)회로구성을 갖는 복수의 클럭동기회로를 구비하고 있다.

각 클럭동기회로는, 입력클럭과 클럭동기회로로부터 출력된 클럭간의 위상/주파수차를 제1 및 제2제어전압으로 변환하는 위상/주파수차전압변환회로 및, 상기 제1 및 제2제어전압에 대응하는 상기 위상/주파수차전압변환회로로부터 출력된 클럭의 주파수 및/또는 위상을 변화시키는 전압제어형발진기 또는 지연회로를 갖는다. N번째 클럭동기회로의 위상/주파수차전압변환회로로부터 공급된 제1제어전압은 N번째 클럭동기회로의 전압제어형발진기 또는 지연회로에 공급되고, 제2제어전압은, (N+1)번째 클럭동기회로의 전압제어형발진기 또는 지연회로에 공급된다.

본 발명의 제4양태에 따른 클럭분배회로는, 입력클럭과 동기하는 클럭을 발생시키는 PLL회로구성 또는 DLL회로구성을 갖는 복수의 클럭동기회로에 접속되어 있다.

각 클럭동기회로는, 입력클럭과 상기 클럭동기회로로부터 출력된 클럭간의위상차 및/또는 주파수차를 제1 및 제2제어전압으로 변환하는 위상/주파수차전압변환회로 및, 상기 제1 및 제2제어전압에 대응하는 상기 위상/주파수차전압변환회로로부터 출력된 클럭의 주파수 및/또는 위상을 변화시키는 전압제어형발진기 또는 지연회로를 갖는다. N단째 분기에 포함된 각 클럭동기회로의 위상/주파수차전압변환회로로부터 출력되는 제1제어전압은 클럭동기회로내의 전압제어형발진기 또는 지연회로에 공급되고, 제2제어전압은, (N+1)단째 분기에 포함된 클럭동기회로의 전압제어형발진기 또는 지연회로에 공급된다.

본 발명의 제1양태에 따른 클럭분배회로는, 클럭분배출력회로 또는 분배클럭입력회로 중 하나로, 소위 DLL회로구성이 사용된다. 나머지 회로가 종래의 동기회로구성을 갖는 PLL회로인 경우, DLL회로 및 PLL회로의 결점이 상호보완된다. 따라서, 이들 회로의 장점이 유효하게 얻어질 수 있다.

본 발명의 제2양태의 클럭분배회로에 따르면, 클럭분배출력회로는 제1클럭 및 제2클럭을 출력한다. 제1클럭은 외부클럭과 동기하면서 외부클럭의 위상에 대해 위상이 앞선다. 반면, 제2클럭은 외부클럭과 동기하면서 외부클럭의 위상에 대해 위상이 늦다. 제1 및 제2클럭은 각 부하회로에 분배된다. 부하회로 전부 또는 일부의 입력단에 배치된 분배클럭입력회로는, 제1 및 제2클럭과 외부클럭에 대응하는, 외부클럭과 동기하는 제3클럭을 출력한다. 이 때, 분배클럭입력회로의 전압제어형위상시프터는, 위상차전압변환회로의 출력전압에 대응하는 제1클럭 및 제2클럭의 가중합성량을 변화시키고, 그럼으로써 제3클럭을 발생시킨다. 즉, 부하가 2단으로 분할분산된다. 위상차전압변환특성의 보다 높은 직선성을 갖는 위상시프터를갖는 동기회로가 후단에 배치된다.

본 발명의 제3 및 제4양태의 클럭분배회로에 따르면, 입력클럭과 동기하는 클럭을 발생시키는 PLL회로구성 또는 DLL회로구성을 갖는 복수의 클럭동기회로가 배치된다. 특정한 클럭동기회로에서의 위상차 또는 주파수차에 대응하는 제어전압이 로컬클럭동기회로 뿐만 아니라, 후단의 다른 클럭동기회로에도 공급된다.

본 발명의 제3 및 제4양태의 클럭분배회로는, 외부클럭의 입력단자측에서 보아, 제어전압을 받는 클럭동기회로가 병렬배치인가, 트리형태의 배치(계층구조)인가에 차이점이 있다.

따라서, 본 발명에 따르면, 출력클럭은 출력클럭이 외부클럭과 동기하도록 클럭분배출력회로와 이 클럭분배출력회로의 전단측에 배치된 클럭동기회로에 의해 대충 제어된다. 외부클럭에 대한 주파수차 및 위상차는 분배클럭입력회로와 이 분배클럭입력회로의 후단측에 배치된 클럭동기회로에 의해 제거된다. 따라서, 각 회로에 의해 제거해소해야 할 스큐 차가 줄어든다. 결과적으로 지터(jitter)가 줄어든다. 게다가, 스큐해소시간이 단축될 수 있을 뿐만 아니라, 그 동작이 전단에 배치된 회로의 팔로우업 동작과 일부 병행으로 행해질 수 있기 때문에, PLL회로가 다단구성된 종래의 구성과 비교하여, 시스템의 작동개시시간이 단축될 수 있다.

또한, 각 회로의 부하가 경감되고, 보다 높은 주파수의 클럭이 분배될 수 있고, 따라서 각 부하회로의 클럭 안정화 시간도 단축된다.

본 발명의 이들 및 다른 목적, 특징 및 이점은 첨부 도면에 나타낸 바와 같은 바람직한 실시예들의 상세한 설명에 의해 보다 분명해진다.

(A) 제1 실시예

도면을 참조하여, 본 발명의 제1 실시예에 따른 클럭분배회로를 설명한다.

(A-1) 제1 실시예의 구성

도 3은 본 발명의 제1 실시예에 따른 클럭분배회로의 구성을 나타내는 블럭도이다. 도 3에서, 클럭분배회로는, 외부클럭입력단자(EXCK; 이 부호는 클럭종류를 나타내는 것으로도 사용됨), 클럭분배출력회로(CKSP1) 및 하나 이상의 부하회로(LD1, LD2, 등)를 구비한다. 클럭분배출력회로(CKSP1)는 외부클럭입력단자(EXCK)에 접속되어 있다. 부하회로(LD1, LD2, 등)는 글로벌 클럭라인(GCK; 이 부호도 클럭종류를 나타내는 것으로도 사용됨)을 통해 클럭분배출력회로(CKSP1)로부터 클럭을 받는다.

부하회로(LD1, LD2, 등) 전부 또는 일부는 분배클럭입력회로(CKSP2; 도 1에서는 LD1, LD2)를 구비하고 있다. 이러한 분배클럭입력회로(CKSP2)에 글로벌클럭라인(GCK)을 통해 클럭이 입력된다. 분배클럭입력회로(CKSP2)로부터 출력되는 클럭은 부하회로의 내부클럭라인(ICK1; 이 부호도 클럭종류를 나타내는 것으로 사용됨)에 공급되어 부하용량(CL1)을 구동한다(본 실시예에서, 각 부하회로는 MOS트랜지스터 등으로 구성되어 있기 때문에, 부하용량만이 고려되는 것으로 가정된다. 그러나, 물론, 저항성분 등이 형성될 수도 있다).

클럭분배출력회로(CKSP1)는 위상차전압변환회로(이하, PDVC라 칭함)와 전압제어형지연회로(이하, VCD라 칭함)를 구비하고 있다. PDVC는 위상차를 전압으로 변환한다. 클럭분배출력회로(CKSP1)의 클럭입력단자(i)는 PDVC의 제1입력단자(i1)및 VCD의 입력단자(i)에 접속되어 있다. 클럭분배출력회로(CKSP1)의 클럭출력단자(o)는 VCD의 출력단자(o)와 PDVC의 제2입력단자(i2)에 접속되어 있다. PDVC의 출력단자(o)는 VCD의 제어단자(c)에 접속되어 있다.

즉, 클럭분배출력회로(CKSP1)는 소위 지연로크루프(delay locked loop; 이하, DLL로 칭함)회로를 구비한다. DLL회로에 대해서는 예를 들면 문헌 2에 상술되어 있다. (문헌 2: 스테파노스 실디로폴로스 등, "A CMOS 500 Mbps/pin synchronous point to point link interface", IEEE, 1994 Symposium on VLSI Circuits Digest of Technical Papers, pp.43-44, June 1994)

도 4와 5는 각각 PDVC 및 VCD의 상세 구성예를 나타낸다(문헌 2와는 무관).

도 4에서, PDVC는 위상차검출회로(PDD1)(후술하는 도 6의 위상/주파수차검출회로(PFDD2)여도 좋다), 충전펌프(CP1) 및 로우패스필터(LPF1)로 이루어져 있다.

위상차검출회로(PDD1)는 D형 플립플롭(41a)과 2개의 AND 게이트(41b 및 41c)로 이루어져 있다. D형 플립플롭(41a)의 D입력단자에 입력된 입력클럭(i1)의 논리레벨은 VCD로부터 공급되는 귀환클럭(i2)의 논리레벨이 하이로될 때 검출된다. 출력신호Q 및 Q/는 귀환클럭(i2)에 의해 개방제어되는 AND 게이트(41b 및 41c)에 공급된다(도면에서 Q의 부논리는 Q 바아()로 표시되어 있지만, 표시를 용이하게 하기 위해 Q/를 사용). 따라서, AND 게이트(41b)로부터 공급된 출력신호 UP의 논리레벨은 입력클럭(i1)이 귀환클럭(i2)의 위상에 대해 앞서는, 입력클럭(i1)의 리딩에지(leading edge)로부터 귀환클럭(i2)의 리딩에지까지의 사이에서만 "H"로 된다. 한편, AND 게이트(41c)의 출력신호 DW의 논리레벨은 귀환클럭(i2)이 입력클럭(i1)의 위상에 대해 앞서는, 귀환클럭(i2)의 리딩에지로부터 입력클럭(i1)의 리딩에지까지의 사이에서 "H"로 된다.

충전펌프(CP1)는 2개의 전류원(42a 및 42b), 2개의 스위칭 트랜지스터(42c 및 42d), 및 인버터(42e)로 이루어져 있다. 신호 UP의 논리레벨이 "H"인 경우, 신호 UP는 인버터(42e)를 통해 PMOS트랜지스터(42c)의 게이트에 공급된다. 따라서, PMOS트랜지스터(42c)가 턴온되고 전류가 로우패스필터(LPF1)에 충전된다. 신호 DW의 논리레벨이 "H"인 경우, 신호 DW는 NMOS트랜지스터(42d)의 게이트에 공급된다. 따라서, NMOS트랜지스터(42d)가 턴온되고 전류가 로우패스필터(LPF1)로부터 방전된다.

도 4에 도시한 바와 같이, 로우패스필터(LPF1)는 2개의 저항(43a 및 43b) 및 콘덴서(43c)로 이루어지고, 로우패스필터(LPF)의 동작설명은 편의상 생략한다.

한편, VCD는, 도 5(a)에 도시된 바와 같이, 제어단자에 제어전압 VC가 공통으로 인가되는 복수의 지연셀(DLC1)을 캐스케이드접속한 것이고, 각 지연셀(DLC1)은 도 5(b)에 도시한 바와 같이, 인버터(44a), NMOS트랜지스터(44b) 및 콘덴서(44c)로 이루어진다. NMOS트랜지스터(44b)와 콘덴서(44c)는 인버터(44a)의 출력단자와 그라운드 사이에 직렬로 접속되어 있다. 제어전압 VC가 변하면, NMOS트랜지스터(44b)와 콘덴서(44c)로 이루어진 충전/방전회로의 시정수(time constant)가 변화한다. 따라서, 인버터(44a)의 출력변화속도가 변화되어, 전체 VCD의 지연시간도 변화한다.

도 3을 다시 참조하면, 각 부하회로(LD1, LD2, 등)에 배치된 분배클럭입력회로(CKSP2)는 PFDVC와 VCO를 갖는 공지의 PLL회로를 포함하여 구성되어 있다.

다음으로, PFDVC의 구성예를 설명한다. 도 6에 나타낸 바와 같이, PFDVC는 위상/주파수차검출회로(PFDD2)(도 4에 나타난 위상차검출회로(PDD1)를 적용해도 좋다), 충전펌프(CP2) 및 로우패스필터(LPF2)로 이루어져 있다 (충전펌프(CP2) 및 로우패스필터(LPF2)는 도 4에 도시된 것과 동일하다). 위상/주파수차검출회로(PFDD2)는 D형플립플롭(61a), D형플립플롭(61b) 및 NOR 게이트(61c)로 이루어져 있다. D형플립플롭(61a)의 D 입력단자가 풀업되면, 입력클럭(i1)은 D형플립플롭(61a)의 클럭입력단자에 공급된다. D형플립플롭(61b)의 D 입력단자가 풀업되면, 입력클럭(i2)이 D형플립플롭(61b)의 클럭입력단자에 공급된다. D형플립플롭(61a 및 61b)의 출력신호 Q/는 NOR 게이트(61c)를 통해 D형플립플롭(61a 및 61b)의 리세트 입력단자에 공급된다. D형플립플롭(61a)의 Q 출력의 논리레벨은 입력클럭(i1)의 리딩에지로부터 귀환클럭(i2)의 리딩에지까지의 사이에서 "H"로 되거나, 또는 D형플립플롭(61b)의 Q 출력의 논리레벨은 귀환클럭(i2)의 리딩에지로부터 입력클럭(i1)의 리딩에지까지의 사이에서 "H"로 된다. 따라서, D형플립플롭(61a)은 신호 UP를 출력하고, 또는 D형 플립플롭(61b)은 신호 DOWN을 출력한다. 또한, 위상차검출회로(PDD1)에서, 신호 UP 및 DOWN의 논리레벨의 주기가 "H"인 기간은 1/2 클럭주기 이하이지만, 위상/주파수차검출회로(PFDD2)의 신호 UP 및 DOWN의 논리레벨은 1클럭주기에 근사한 것도 있다.

도 7은 VCO의 구성예를 도시한 블럭도이다. 도 7에 도시된 VCO는 고리형상으로 접속되어, 고리발진기를 구성하는 복수개의 지연셀(DLC1)과 인버터(INV71)로이루어져 있다. 제어전압 VC는 지연셀(DLC1)의 제어단자에 공통으로 공급된다.

상술된 바와 같이, 제1 실시예에 따른 클럭분배회로는 (DLL회로를 포함하는) 클럭분배출력회로 및 (PLL회로를 포함하는) 분배클럭입력회로를 구비한다.

(A-2) 제1 실시예의 동작

도 8은 제1 실시예의 동작을 설명하기 위한 클럭의 개략파형도이다. 외부클럭이 공급된 직후, 외부클럭입력단자(EXCK)에서의 외부클럭과 글로벌클럭라인(GCK)상의 글로벌클럭의 사이에는 위상오프셋오차 θ₀가 존재한다. 클럭분배출력회로(CKSP1)의 PDVC에 의해 오차 θ₀가 전압으로 변환된다. 이 전압에 따라 VCD가 제어되어, θ₀가 감소한다. 따라서, 시간이 어느 정도 경과하면(t1 에서), 외부클럭과 글로벌클럭 사이의 클럭 스큐가 사라진다. 또한, VCD는 입력클럭을 지연하여 출력하므로, 외부클럭이 공급된 직후, 외부클럭의 주파수는 글로벌클럭의 주파수와 거의 동일하다.

분배클럭입력회로(CKSP2)에 있어서, PLL회로의 팔로우업 동작에 의해, 내부클럭라인(ICK1)에 공급된 출력클럭은 글로벌클럭라인(GCK)상의 클럭과 동기화된다. 이 때, 넓은 의미로, 내부클럭의 주파수가 글로벌클럭의 주파수에 매치되고, 그 이후 이들 클럭간의 위상차가 제거된다. 상술한 바와 같이, 클럭분배출력회로(CKSP1)의 동작에 의해 글로벌클럭의 주파수는 외부클럭이 공급된 직후에 외부클럭의 주파수와 매치하기 때문에, 분배클럭출력회로(CKSP2)의 주파수 매칭동작은 클럭분배출력회로(CKSP1)의 DLL회로에 의한 팔로우업 동작이 종료되기전에 행해진다(즉, 주파수 매칭동작은 시각 t1 전에 행해진다). 일반적으로 DLL회로의 팔로우업 시간(t0 내지 t1)은 PLL회로의 것보다 짧다. 외부클럭이 공급된 후 시스템 전체에 공급된 클럭이 안정하게 되는 안정시간은 거의 분배클럭입력회로(CKSP2)내의 PLL회로의 팔로우업 시간(t4 내지 t2)에 의존한다.

(A-3) 제1 실시예의 효과

상술된 바와 같이, 제1 실시예에 따르면, DLL회로를 포함하는 클럭분배출력회로는 외부클럭과 동기하는 글로벌클럭을 각 부하회로에 공급한다. 게다가, 각 부하회로는 그 부하회로에 글로벌클럭과 동기하는 클럭을 공급하는 분배클럭입력회로를 갖는다. 따라서, 다음의 효과가 얻어질 수 있다.

(1) 단일 PLL회로를 갖는 클럭분배회로에 의해 모든 부하회로가 구동되는 종래의 구성에 비해, 클럭분배출력회로와 각 분배클럭입력회로의 부하가 감소되기 때문에, 기생용량 등에 의한 클럭 스큐가 감소되고, 결과적으로 종래 구성의 것보다 높은 주파수의 클럭이 대규모 회로에 분배공급될 수 있다.

(2) 클럭분배출력회로내의 DLL회로의 동기화동작의 시작과 거의 동시에, 분배클럭입력회로내의 PLL회로의 팔로우업 동작이 시작되기 때문에, 시스템 전체에서 클럭이 짧은 시간에 안정되고, 결과적으로 시스템의 동작이 빨리 시작될 수 있다.

일반적으로, PLL회로는 DLL회로 보다 빠르게 큰 위상/주파수차를 제거한다. 그러나, PLL회로가 2단 접속된 경우에는, 제1단의 PLL회로가 안정된 후, 제2단의 PLL회로가 팔로우업 동작을 시작한다. 따라서, 시스템의 동작이 시작될 때까지 시간이 걸린다. 또한, 시스템의 동작이 시작되는 경우, 위상/주파수차를 소망의 수준으로 저감시키는 것은 곤란하다. 한편, DLL회로는 주파수차를 즉시 조절할 수 있고, 게다가, 미소한 위상차를 정밀하게 조절할 수 있다. 그러나, DLL회로는 PLL회로에 비하여, 큰 위상차를 제거하는데 보다 긴 시간이 걸린다. 따라서, 복수의 DLL회로가 설치되는 경우, 시스템의 작동이 시작될 때까지 장시간을 요한다.

결과적으로, 상술된 효과를 달성하기 위해, 제1 실시예와 마찬가지로 외부클럭과 동기하는 글로벌클럭을 각 부하회로에 공급하는 DLL회로를 포함하는 클럭분배출력회로 및 부하회로에 글로벌클럭과 동기하는 클럭을 공급하는 PLL회로를 포함하는 분배클럭입력회로를 제공하는 것이 바람직하다.

(3) 각 부하회로에 대해 PLL회로를 포함하는 분배클럭입력회로가 배치되어 있기 때문에, PLL회로의 위상오차(로우패스필터의 시정수 등에 기인함)가 각 부하회로에 대해 최적화될 수 있다. 따라서, 클럭의 지터가 감소될 수 있다. 또한, 필요하다면, 특정한 부하회로의 분배클럭입력회로에서 VCO와 PFDVC의 사이에 분주회로(frequency dividing circuit)가 배치되어 주파수 신시사이저(synthesizer)가 형성된다. 따라서, 글로벌 클럭보다 수배 높은 주파수의 클럭이 공급될 수 있다.

(4) 또한, 글로벌클럭라인 등에 의한 클럭 스큐에 대응하여 지연회로가 클럭분배출력회로에서 VCD로부터 PDVC로의 귀환루프에 배치되는 경우, 클럭분배출력회로로부터 부하회로까지의 라인에 의한 클럭 스큐가 감소될 수 있다.

(B) 제2 실시예

다음으로, 도면을 참조하여, 제2 실시예에 따른 클럭분배회로를 설명한다.

(B-1) 제2 실시예의 구성

도 9는 본 발명의 제2 실시예에 따른 클럭분배회로의 구성을 나타내는 블럭도이다. 도 9에서, 제2 실시예에 따른 클럭분배회로는 부하회로(LD1, LD2, 등)에 클럭을 분배하는 클럭분배출력회로(CKSP201)를 구비하고 있다. 클럭분배출력회로(CKSP201)는, 외부클럭입력단자(EXCK)로부터 공급되는 외부클럭에 동기하는 클럭을 내부의 글로벌클럭라인(GCK)을 통해 부하회로(LD1, LD2, 등)에 공급한다.

그러나, 제2 실시예에 따른 클럭분배출력회로(CKS201)는 DLL회로를 포함한 구성이 아니고, PLL회로를 포함하여 구성된 것이다.

한편, 제2 실시예의 부하회로(LD1, LD2, 등)의 전부 또는 일부의 입력단에, 분배클럭입력회로(CKSP202)가 배치되어 있다. 분배클럭입력회로(CKS202)는 글로벌클럭라인(GCK)상의 글로벌클럭과 동기하는 내부클럭을 발생하여 이 내부클럭을 부하회로(LD1, LD2, 등)에 공급하도록 되어 있다.

그러나, 제2 실시예에 따른 분배클럭입력회로(CKSP202)는 PLL회로를 포함한 구성이 아니고, DLL회로를 포함하여 구성된 것이다.

제 2 실시예에 따른 PLL회로를 포함하는 클럭분배출력회로(CKSP201)는 제1 실시예에 따른 PLL회로를 포함하는 분배클럭입력회로(CKSP2)의 것과 동일한 PFDVC 및 VCO를 구비한다. 제2 실시예에 따른 DLL회로를 포함하는 분배클럭입력회로(CKSP201)는 제1 실시예에 따른 DLL회로를 포함하는 클럭분배출력회로(CKSP1)의 것과 동일한 PDVC 및 VCD를 구비한다.

(B-2) 제2 실시예의 동작

제2 실시예에서는, 외부클럭이 입력되면, 먼저 PLL회로를 포함하는 클럭분배출력회로(CKSP201)이 팔로우업 동작을 수행한다. 따라서, 외부클럭입력단자(EXCK)로부터 공급된 외부클럭과 글로벌클럭라인(GCK)상의 글로벌클럭간의 클럭 스큐가 제거된다. 이어서, 분배클럭입력회로(CKSP202)에 포함된 DLL회로의 작동에 의해, 각 부하회로(LD1, LD2, 등)의 내부클럭라인(ICK1)상의 내부클럭과 글로벌클럭라인(GCK)상의 글로벌클럭간의 위상차가 제거된다.

따라서, 제2 실시예에서는, 클럭분배출력회로(CKSP201)의 PLL회로의 팔로우업 동작이 어느 정도 진행하고, 외부클럭과 글로벌클럭간의 주파수차가 충분히 작아질 때까지, 분배클럭입력회로(CKSP202)는 스큐를 효과적으로 제거할 수 없다.

따라서, 제2 실시예의 클럭안정화시간은 제1 실시예의 클럭안정화시간보다 약간 길다. 그러나, 제2 실시예에 따른 클럭분배회로는 2 개의 PLL회로가 캐스케이드 접속된 경우에 비해 다음의 동작상의 이점이 있다.

즉, 위상오차가 적은 경우, DLL회로를 포함하는 분배클럭입력회로(CKSP202)에 의한 위상오차응답은 PLL회로를 포함하는 구성의 것보다 훨씬 빠르다. 또한, 클럭분배출력회로(CKSP201)는 외부클럭과 글로벌클럭간의 커다란 스큐를 제거한다. 따라서, 분배클럭입력회로(CKSP202)만이 부하회로(LD1, LD2, 등)의 작은 회로범위에서 발생하는 스큐를 제거한다. 결과적으로, 분배클럭입력회로(CKSP202)는 글로벌클럭과 내부클럭간의 스큐를 극히 짧은 시간에 제거할 수 있다. 그 결과, 2개의 PLL회로가 캐스케이드 접속된 구성에 비해 시스템 작동시작시간이 대폭적으로 단축될 수 있다.

또한, 제1단의 클럭분배출력회로(CKSP201)는 DLL회로를 포함하는 구성보다 넓은 동작주파수범위를 갖는(따라서, 시스템 설계가 용이한) PLL회로를 포함하기 때문에, 외부클럭의 제약이 완화될 수 있고, 넓은 동작주파수범위가 얻어질 수 있다. 일반적으로, PLL회로에서, 입력클럭과 출력클럭간의 주파수차의 정보는 VCO에 입력된다. 따라서, 주파수차 정보에 따라 VCO가 발진동작한다. 반면에, DLL회로에서는, 입력클럭과 출력클럭간의 위상차의 정보가 VCD에 입력되고, 따라서 VCD가 주파수차 정보에 따라 지연량을 제어한다. 즉, PLL회로가 VCO로부터의 출력클럭의 발진주파수를 제어한다. 한편, DLL회로는 VCD의 지연량을 제어한다. 따라서, PLL회로의 동작주파수범위가 DLL회로의 동작주파수 범위보다 넓기 때문에, 결과적으로, PLL회로를 갖는 시스템이 DLL회로를 갖는 시스템보다 용이하게 설계될 수 있다.

(B-3) 제2 실시예의 효과

상술된 바와 같이, 제2 실시예에 따르면, PLL회로를 포함하는 클럭분배출력회로(CKSP201)가 부하회로(LD1, LD2, 등)와 함께 공통으로 배치된다. 게다가, 부하회로(LD1, LD2, 등) 각각의 입력단에, DLL회로를 포함하는 분배클럭입력회로(CKSP202)가 배치된다. 따라서, 제2 실시예에 따른 클럭분배회로는 다음의 효과를 갖는다.

(1) 클럭분배출력회로와 분배클럭입력회로가 구동하는 부하가 감소될 수 있고, 따라서, 제1 실시예와 마찬가지로 높은 동작주파수의 클럭이 얻어질 수 있다.

(2) 제1단측의 클럭분배출력회로는 PLL회로를 포함하기 때문에, 이 클럭분배회로는 넓은 주파수범위에서 작동가능하다.

(3) 클럭분배출력회로는 커다란 클럭 스큐를 제거하고, 또한 각 부하회로마다 배치된 분배클럭입력회로가 부하회로마다 발생하는 클럭 스큐를 제거한다. 따라서, 제2 실시예에 따른 클럭분배회로는 클럭 스큐를 빠르게 제거할 수 있다. 결과적으로, 제2 실시예의 시스템 동작시작시간은 2 개의 PLL회로가 캐스케이드 접속된 것과 2 개의 DLL회로가 캐스케이드 접속된 것 보다 짧다.

(4) 클럭분배출력회로의 VCO로부터 PFDVC로의 귀환루프에, 글로벌클럭라인 등에 의한 클럭 스큐에 대응하는 지연회로가 배치되는 경우, 클럭분배출력회로로부터 부하회로까지의 라인으로 인한 클럭 스큐가 감소될 수 있다.

(C) 제3 실시예

다음으로, 제3 실시예에 따른 클럭분배회로를 도면을 참조하여 상술한다.

(C-1) 제3 실시예의 구성

도 10은 제3 실시예의 클럭분배회로의 구성을 나타내는 블럭도이다.

제3 실시예의 클럭분배회로는, 외부클럭입력단자(EXCK), 클럭분배출력회로(CKSP31) 및 복수의 부하회로(LD1, LD2, 등)를 구비하고 있다. 클럭분배출력회로(CKSP31)는 외부클럭의 위상에 대해 위상이 앞선 글로벌클럭을 제1글로벌클럭라인(GCK1)에 분배공급하고, 또한, 클럭분배출력회로(CKSP31)는 외부클럭의 위상에 대해 위상이 늦은 클럭을 제2글로벌클럭라인(GCK2)에 분배공급한다. 본 실시예에서, 부하회로의 수는 2이다.

부하회로(LD1, LD2, 등)의 입력단에는, 제1 및 제2 글로벌클럭라인(GCK1 및GCK2)상의 제1 및 제2글로벌클럭이 입력되고, 또한, 외부클럭입력단자(EXCK)로부터 공급된 제0 글로벌클럭라인(GCK0)상의 제0 글로벌클럭(외부클럭)이 입력된다. 내부클럭을 발생하여 부하회로(LD1, LD2, 등)에 공급하는 분배클럭입력회로(CKSP321, CKSP322)가 배치되어 있다. 필요하다면 제0∼제2의 글로벌클럭라인(GCK0∼GCK2)상에 버퍼회로(BFF30∼BFF32)가 배치되어, 제0∼제2글로벌클럭라인(GCK0∼GCK2)이 각각의 버퍼회로(BFF30∼BFF32)에 의해 구동되도록 해도 좋다.

클럭분배출력회로(CKSP31)는 (2개의 전압을 제어하는)PFDVC, VCO 및 VCD로 구성되어 있다.

PFDVC의 제1출력단자(o1)는 VCO의 제어단자 VC에 접속되고, PFDVC의 제2출력단자(o2)는 VCD의 제어단자 VC에 접속되어 있다. PFDVC의 제1입력단자(i1) 및 VCD의 입력단자(i)는 클럭분배출력회로(CKSP31)의 입력단자(i)를 통해 외부클럭입력단자(EXCK)에 접속되어 있다. 또한, VCO의 출력단자(o)는 PFDVC의 제2입력단자(i2)에 접속되어 있다.

제3 실시예에 따른 PFDVC도, 전술한 도 6에 도시한 구성예와 동일한 구성을 갖는다. 그러나, 도 11(a)에 도시된 바와 같이, 제3 실시예에 따른 PFDVC는, 도 6에 도시된 구성과는 달리, 충전펌프(CP3)에 접속되어 신호들을 VCO 및 VCD 로 출력하는 로우패스필터(LPF31, LPF32)를 구비하고 있다. 제3 실시예에서는, 2개의 로우패스필터가 기능적으로 요구된다. 따라서, 제1출력단자(o1)와 그라운드 사이에 직렬로 접속되어 있는 저항(11b) 및 콘덴서(11c)의 접속점을 제2의 출력단자(o2)로 하고 있는 구성을 적용할 수 있다. 또한, 제3 실시예에서, 로우패스필터(LPF32)의컷오프주파수는 로우패스필터(LPF31)의 컷오프주파수보다 낮게 설정되어 있다.

VCO는, 예를 들어 도 7에 도시된 것과 같이 지연셀이 복수개 고리형상으로 접속된 고리형상 발진기이다.

한편, VCD는 도5a에 도시된 복수의 동일한 지연셀이 캐스케이드 접속된 구성을 갖는다. 이 경우, VCD의 소정번째 단의 지연셀로부터 출력신호가 얻어진다. 따라서, 외부클럭에 대하여 소정의 위상차를 갖는 글로벌클럭이 얻어진다. 제3 실시예에서는, 외부클럭의 위상에 대해 45°만큼 위상이 앞서는 제1글로벌클럭이 VCD의 제1출력단자(o1)로부터 출력되고, 또한 외부클럭의 위상에 대해 위상이 45°만큼 늦은 제2글로벌클럭이 VCD의 제2출력단자(o2)로부터 출력되고 있다.

도 10을 다시 참조하면, 부하회로(LD1, LD2, 등)의 입력단에 배치된 분배클럭입력회로(CKSP321, CKSP322, 등)는 PDVC 및 전압제어형위상시프터(이하, PS라 칭함)로 구성되어 있다.

PS의 제1입력단자(i1)는 제1글로벌클럭라인(GCK1)에 접속되고, 제2입력단자(i2)는 제2글로벌클럭라인(GCK2)에 접속되어 있다. PDVC의 제1입력단자(i1)는 제0글로벌클럭라인(GCK0)에 접속되고, PDVC의 제2입력단자(i2)는 PS의 출력단자(o) 및 분배클럭입력회로의 출력단자(o)에 접속되어 있다. 또한, PDVC의 출력단자(o)는 PS의 제어단자(c)에 접속되어 있다.

분배클럭입력회로(CKSP321, CKSP322, 등) 각각의 PDVC에는 예를 들면 전술한 도 4에 도시한 구성의 것을 적용할 수 있다.

PS는, 제어단자(c)에 인가된 전압에 대응하여, 입력단자(i1, I2)에 인가된전압에 가중하고 가산하여 출력단자(o)에 그 결과를 출력한다. 따라서, 출력단자(o)에서, 입력단자(i1)와 입력단자(i2)의 전압파형이 합성되고, 결과적으로 외부클럭에 대하여 소정의 위상차를 갖는 출력클럭이 얻어진다.

제3 실시예에서는, 외부클럭에 대하여, -45°내지 +45°범위이고, 제어단자(c)에 인가된 전압에 거의 비례하는 위상차를 갖는 내부클럭이 얻어지고, 이것이 내부클럭라인(ICK1, ICK2, 등)에 공급된다.

상술된 바와 같이, 위상차를 갖는 2개의 글로벌클럭을 입력합성하여 출력클럭을 공급하는 PS를 갖는 분배클럭입력회로(CKSP321, CKSP322, 등)는 전압제어형지연셀로 구성된 PLL회로 및 DLL회로를 갖는 분배클럭입력회로구성의 것보다 훨씬 탁월한 전압위상변환특성을 가진다는 것을 알 수 있다.

도 12는 PS(전압제어형위상시프터)의 구성예를 도시한 것이다. 도 12에서, PS는 2개의 버퍼수단(B51 및 B52), 2개의 트랜스퍼게이트(T51 및 T52) 및 차동형 버퍼수단(OP)으로 구성되어 있다. 각 버퍼수단(B51, B52)은 1 또는 2의 게인을 갖는 증폭기로 구성되어 있고, 차동형 버퍼수단(OP)도 마찬가지로 게인이 작은 차동형 증폭기로 구성되어 있다. 차동형의 버퍼수단(OP)에 의해, PS로의 제어전압(c)과 기준전압(VREF)간의 차이가 구해지고, 양의 위상차 전압(VCG) 및 음의 위상차 전압(VCGB)이 각각 가중계수로서 트랜스퍼게이트(T51 및 T52)의 제어단자에 인가된다. 버퍼수단(B51)에는 외부클럭의 위상에 대해 위상이 45°만큼 앞선 제1글로벌클럭이 입력되고, 타방의 버퍼수단(B52)에는 외부클럭의 위상에 대해 위상이 45°만큼 늦은 제2글로벌클럭이 입력된다. 버퍼수단(B51, B52)으로부터 출력되는 증폭신호는 각각, 트랜스퍼게이트(T51, T52)에 공급되고, 트랜스퍼게이트(T51, T52)에 의해 가중되어 출력단자(o)에 공급된다. 따라서, 출력단자(o)로부터 증폭신호의 합성신호가 내부클럭으로서 얻어진다.

(C-2) 제3 실시예의 동작

도 13은 제3 실시예의 동작을 설명하기 위한 개략파형도이다. 외부클럭이 공급되면, 클럭분배출력회로(CKSP31)의 (PFDVC 및 VCO로 이루어진)PLL회로는 외부클럭(EXCK)을 팔로우(follow)하고, VCO의 발진주파수가 외부클럭의 주파수와 일치하도록 VCO의 발진주파수를 로크한다.

한편, 클럭분배출력회로(CKSP31)의 VCD는 VCO와 동일한 지연셀로 이루어지고, 그 제어단자(c)에는 VCO의 제어단자(c)에 공급되는 것과 동일한 DC제어전압이 인가되기 때문에, PLL회로가 록크 동작을 수행하는 경우, VCD에 있어서 각 지연셀의 위상쉬프트 량은 소정량으로 안정된다. 예를 들어, VCO가 4단 차동증폭회로의 동일한 지연셀로 구성하면, VCD의 각 지연셀로부터 45°위상이 이동한 클럭이 얻어진다. 따라서, VCD의 캐스케이드 접속된 지연셀의 소정의 단으로부터 출력신호가 추출되면, 도 13에 도시한 바와 같이, 외부클럭에 대해 45°만큼 위상이 앞서는 클럭(제1글로벌클럭GCK1)과, 외부클럭에 대해 45°만큼 위상이 늦은 클럭(제2글로벌클럭GCK2)이 얻어진다.

제3 실시예에서는, PFDVC내의 로우패스필터(LPF31 및 LPF32)의 컷오프주파수가 변화되고, PFDVC의 귀환클럭은 VCO의 출력클럭으로서 처리된다. 게다가, 팔로우업 상태에서 VCD로부터의 출력클럭은 회로(CKSP31)의 출력클럭(GCK1, GCK2)으로서 처리된다. 따라서, DLL회로에 비해 팔로우속도가 빠른 PLL회로의 특성이 유효하게 이용될 수 있고, 또한, PLL회로로부터의 출력클럭이 클럭분배출력회로(CKSP31)의 출력클럭으로서 사용되는 경우, 지터가 커지게 된다.

도 11에서, 버퍼회로(BFF30, BFF31, BFF32)가 배치되는 경우에 있어서도, 버퍼회로(BFF30, BFF31, BFF32)의 지연량은 클럭위상 45°에 대응하는 시간에 비해 충분히 작다.

한편, 분배클럭입력회로(CKSP321, CKSP322, 등)는 다음과 같이 작동한다.

분배클럭입력회로(CKSP321, CKSP322, 등)에 있어서, DLL회로는 PDVC와 PS로 구성되어 있고, 이 DLL회로의 기능에 의해, 출력클럭(ICK)과 제0글로벌클럭(GCK0)간의 클럭 스큐가 제거된다.

DLL회로로부터의 출력클럭의 위상(ICK)이 제0글로벌클럭(GCK0)의 위상에 대하여 과도하게 앞서면, PDVC의 출력전압이 하강(또는 상승)하고, 따라서, 입력단자(i2)로부터의 클럭에 대한 가중이 증가되고, 그럼으로써, PS로부터의 출력클럭의 파형은 입력단자(i2)로부터 공급된 클럭의 파형에 근접한다. 결과적으로, 분배클럭입력회로(CKSP321, CKSP322, 등)로부터 공급된 출력클럭의 위상의 과도한 앞섬이 시정된다.

한편, DLL회로로부터 공급된 출력클럭(ICK)의 위상이 제0글로벌클럭의 위상에 대해 과도하게 지연되는 경우, PDVC의 출력전압이 상승(또는 하강)하고 그럼으로써 입력단자(i1)으로부터 공급된 클럭(즉, 위상이 앞서는 글로벌 클럭(GCK1))의 가중이 증가한다. 그럼으로써, PS로부터 공급된 출력클럭의 파형이 입력단자(i1)으로부터 공급된 클럭의 파형과 유사하게 되고, 따라서, 분배클럭입력회로(CKSO321, CKSP322, 등)로부터 공급된 출력클럭의 위상의 과도한 지연이 시정된다.

상술된 바와 같이, 각 부하회로(LD1, LD2, 등)에 분배된 내부클럭(ICK1, ICK2, 등)이 제0글로벌클럭(GCK0)(따라서, 외부클럭)과 동기화되고, 결과적으로, 외부클럭과 내부클럭간의 스큐가 제거된다.

다음에는, 외부클럭이 입력된 후, 각 부하회로(LD1, LD2, 등)에 분배공급된 내부클럭(ICK1, ICK2, 등)이 안정될 때까지의 안정시간에 대해 설명한다.

먼저, 외부클럭이 공급된 후, 글로벌클럭(GCK1 및 GCK2)이 안정될 때까지 소정의 시간(T1)이 요구되나, 이 시간(T1)은 클럭분배출력회로(CKSP31)에서 (PFDVC 및 VCO로 이루어진)PLL회로의 팔로우업 시간보다 짧다. 클럭분배출력회로(CKSP31)에서 PFDVC 및 VCD는 귀환클럭으로서 PLL회로의 것이다. 그러나, PFDVC 및 VCD는 DLL회로의 것으로 할 수도 있다. 따라서, PLL회로가 완전히 외부클럭을 팔로우하지 않아도, 외부클럭과 VCO로부터 공급된 클럭간의 주파수차가 작아진 시점에는(예를 들어, 로우패스필터(LPF32)의 컷오프주파수보다 주파수차가 작게 된 시점에는), DLL회로로 처리된 부분이 위상차의 제거동작을 시작하고, PLL회로로부터 공급된 클럭이 지터를 가져 외부클럭에 대해 완전히 팔로우되지 않아도, VCD로부터 공급된 글로벌클럭(GCK1 및 GCK2)이 안정된다(제2 실시예의 동작 참조).

또한, 각 분배클럭입력회로(CKSP321, CKSP322, 등)의 PDVC 및 PS로 이루어진 DLL회로에 있어서, 글로벌클럭(GCK1 및 GCK2)이 안정된 후, 부하회로(LD1, LD2,등)의 각 내부클럭(ICK1, ICK2, 등)과 외부클럭(제0글로벌클럭GCK0) 사이의 위상차가 소정시간 T2 이내로 제거된다. DLL회로에 있어서, 입력클럭과 출력클럭간에 일정한 주파수오차가 생기지 않기 때문에, DLL회로에 의한 위상차의 제거에 요구되는 시간(T2)는 종래의 PLL회로의 팔로우업 시간에 비해 충분히 짧다.

따라서, 분배클럭입력회로(CKSP321, CKSP322, 등)에 의한 스큐 제거의 동작은, 클럭분배출력회로(CKSP31)의 PLL회로의 팔로우업 동작과 일부 병행하여 수행된다. 따라서, 각 내부클럭이 안정될 때까지의 안정시간(T1+T2)은 클럭분배출력회로(CKSP31)의 PLL회로의 팔로우업 시간과 거의 동일하거나 그 이하로 할 수 있다.

(C-3) 제3 실시예의 효과

제3 실시예에 따른 클럭분배회로는, 외부클럭과 동기하고 외부클럭보다 위상이 앞서는 제1글로벌클럭 및, 외부클럭과 동기하고 외부클럭보다 위상이 늦은 제2글로벌클럭을 발생시키는 클럭분배출력회로를 구비하고, 또한 제1 및 제2글로벌클럭 및 외부클럭에 대응하여 부하회로에 내부클럭을 공급하는 DLL회로를 포함하는 분배클럭입력회로를 포함하기 때문에, 다음의 효과를 갖는다.

(1) 각 부하회로마다 배치된 분배클럭입력회로에 의해 각 내부클럭이 분배공급되어 스큐가 제거되기 때문에, 클럭분배회로의 부담이 경감되고, 따라서 높은 동작주파수를 갖는 클럭이 제공될 수 있고, 결과적으로 클럭 스큐가 빠르게 제거될 수 있다.

(2) 외부클럭의 위상에 대해 위상이 앞서는 제1글로벌클럭 및 외부클럭의 위상에 대해 위상이 늦은 제2글로벌클럭이 분배클럭입력회로에 있어서, (직선성이 우수한 전압대위상차변환특성을 갖는)전압제어형위상시프터(PS)에 공급되고, 또한 전압제어형위상시프터의 위상시프트량은 외부클럭과 내부클럭의 위상차에 대응하는 제어전압으로 제어되어 내부클럭이 발생된다. 따라서, 제어전압의 부적절한 변화가 억제되고, 지터가 저감된다.

(3) 외부클럭이 직접 또는 버퍼수단만을 통해 분배클럭입력회로의 PDVC에 입력되고, 또한 클럭분배출력회로의 PLL회로에 의해 발생된 제어전압에 의해 외부클럭이 지연되어 제1 및 제2글로벌클럭을 발생시키고, 제1 및 제2글로벌 클럭은 분배클럭입력회로의 전압제어형위상시프터(PS)에 공급되기 때문에, 클럭분배출력회로의 PLL회로의 팔로우업 동작과 분배클럭입력회로에서의 클럭 스큐 제거 동작이 일부 병행하여 수행되고, 결과적으로 외부클럭이 공급된 후 시스템에 공급된 클럭이 안정화되는 안정화시간이 단축된다.

(D) 제4 실시예

다음에는, 제4 실시예에 따른 클럭분배회로를 도면을 참조하여 상술한다.

(D-1) 제4 실시예의 구성

도 14는 본 발명의 제4 실시예에 따른 클럭분배회로의 구성을 도시한 블럭도이다.

도 14에서, 제4 실시예에 따른 클럭분배회로는 복수의 PLL회로(CKSP41, CKSP42, CKSP43, 등)를 구비하고 있다. 각 PLL 회로(CKSP41, CKSP42, CKSP43, 등)는 PFDVC 및 2 개의 제어단자를 갖는 VCO로 구성되어 있다.

각 PLL회로(CKSP41, CKSP42, CKSP43, 등)의 PFDVC는 도 11에 도시된 구성을 갖는다.

VCO40, VCO41, VCO42, 등 각각은 도 15에 도시한 것과 같은 고리형상으로 접속된 복수의 지연셀(DLC2)로 구성되어 있다. 각 지연셀(DLC2)은 도 15에 도시된 바와 같이 지연시간을 제어하는 2 개의 제어터미널(VC1, VC2)을 갖는다. 각 지연셀(DCL2)은 인버터(15a), NMOS트랜지스터(15b), 콘덴서(15c), NMOS트랜지스터(15d) 및 콘덴서(15e)로 구성되어 있다. NMOS트랜지스터(15b)와 콘덴서(15c)는 인버터(15a)의 출력단자와 그라운드 사이에 직렬로 접속되어 있고, NMOS트랜지스터(15d) 및 콘덴서(15e)는 NMOS트랜지스터(15b)와 콘덴서(15c) 사이의 접속점과 그라운드 사이에 직렬로 접속되어 있다. 제어전압(VC1 또는 VC2)이 변화하면, NMOS트랜지스터(15b), 콘덴서(15c), NMOS트랜지스터(15d) 및 콘덴서(15e)로 구성된 충전/방전회로의 시정수가 변화되고, 따라서, 인버터(42c)의 출력변화속도가 변화된다.

도 14를 다시 참조하면, 각 PLL회로(CKSP41, CKSP42, CKSP43, 등)에서, PFDVC의 제1입력단자(i1)는 외부클럭입력단자(EXCK)에 접속되고, PFDVC의 제2입력단자(i2)는 PLL회로의 출력클럭라인(ICK1, ICK2, 등)에 접속되어 있다.

N번째의 PLL회로(예를 들면, CKSP41)에 있어서, PFDVC의 제1출력단자(o1)는 PLL회로내의 VCO(예를 들면, VCO40)의 제2제어단자(VC2)에 접속되고, 제2의 출력단자(o2)는 (N+1)번째의 PLL회로(예를 들면, CKSP42)의 VCO(예를 들면, VCO41)의 제1제어단자(VC1)에 접속되어 있다.

(D-2) 제4 실시예의 동작

도 16은, 제4 실시예에 따른 외부클럭(EXCK)의 주파수변화에 대응하는 각 PLL회로의 출력인 내부클럭(ICK1, ICK2)의 주파수응답을 도시하는 차트이다.

외부클럭(EXCK)이 변화하면, 먼저 제1단의 PLL회로(CKSP41)가 외부클럭(EXCK)의 변화에 대한 팔로우업 동작을 수행한다. 이 팔로우업 동작이 어느 정도 진행되고, 외부클럭(EXCK)과 VCO40으로부터 공급된 내부클럭(ICK1)간의 주파수차가 적어지면, PLL회로(CKSP41)의 PFDVC의 출력단자(o2)의 전압이 안정되고, 따라서 제2번단의 PLL회로(CKSP42)가 실질적으로 팔로우업 동작을 따른다.

상술한 바와 같이, PFDVC의 출력단자(o2)는 PFDVC의 내부에서, 이 PFDVC의 출력단자(o1)보다 시정수가 큰 로우패스필터에 접속되어 있다. 따라서, 팔로우업 동작이 수행될 때, PFDVC와 VCO40으로 이루어진 PLL루프의 고속응답의 트레이드오프(tradeoff)없이, PFDVC의 출력단자(o2)의 전압(VCout)에서 발생하는 노이즈가 현저하게 저감될 수 있다.

제2단의 PLL회로(CKSP42)의 VCO41의 발진주파수는 전압(VCout)에 대부분 의존한다. PLL회로(CKSP42)의 출력클럭(ICK2)과 외부클럭(EXCK)사이에 남아있는 미소한 주파수/위상차는 PLL회로의 CKSP42에 의해 제거된다.

도 16에 도시된 바와 같이, 2단의 PLL회로(CKSP42)가 출력클럭(ICK2)에 대한 팔로우업 동작을 수행할 때, 주파수/위상의 변동은 제1단의 출력클럭(ICK1)의 것보다 적어진다. 또한, 지터에 대해서도 마찬가지이다. 제2단 이후의 회로동작에 대해서도 마찬가지이다.

(D-3) 제4 실시예의 효과

제4 실시예에 따르면, 큰 지터를 초래하지만 외부클럭의 주파수/위상차의 변화에 대하여 응답이 빠른 내부클럭과, 외부클럭에 대하여 응답이 빠르지 않지만 작은 지터를 초래하는 내부클럭이 얻어질 수 있다. 따라서, 각종 부하회로에 대응하는 적절한 클럭이 분배공급될 수 있다.

또한, (N+1)번째 단의 PLL회로의 팔로우업 동작은 N번째 단의 PLL회로의 팔로우업 동작의 결과로써 주파수차가 작으면 실질적으로 시작되기 때문에, 따라서 PLL회로의 팔로우업 동작은 일부 병행하게 되고, 결과적으로 전체 시스템에서 고속도의 팔로우업 동작이 가능하다.

(E) 제5 실시예

다음으로, 제5 실시예에 따른 클럭분배회로를 도면을 참조하여 상술한다.

(E-1) 제5 실시예의 구성

도 17은 제5 실시예에 따른 클럭분배회로의 구성을 나타내는 블럭도이다.

도 17에서, 제5 실시예에 따른 클럭분배회로는, 복수의 PLL회로(511, 521, 522, 531, 532, 등)가 트리형태로 접속되어 구성된다. 각 PLL회로는 PFDVC와 VCO로 구성되어 있고, 그 접속은 제4 실시예와 동일하다. 또한, PFDVC 및 VCO 내부구성도 제4 실시예에서와 동일하다.

제5 실시예에서는, N번째 단의 분기(branch)의 PLL회로(예를 들면, 511)의 클럭출력단자(CKO)는 (N+1)번째 단의 분기에 포함된 각 PLL회로(예를 들면, 521, 522)의 클럭입력단자(CKI)에 접속되어 있다. 또한, N번째 단의 분기의 임의의 PLL회로(예를 들면, 511)의 PFDVC의 제2출력단자(o2)로부터의 출력전압(VCout)은, (N+1)번째 단의 분기의 PLL회로(예를 들면 521, 522)의 전부 또는 일부의 각 VCO의 제1제어단자(VC1)에 인가되도록 되어 있다.

(E-2) 제5 실시예의 동작

제5 실시예에서, 외부클럭(EXCK)의 주파수/위상의 변동에 대하여, 전단측의 PLL회로에 의해 순차적으로 팔로우업 동작이 수행된다. 이 때, 제4 실시예와 마찬가지로, PLL회로의 VCO의 제1제어전압단자(VC1)는, 외부클럭(EXCK)의 주파수에 대응하는 소정의 전압을 대충 출력하고, PLL회로가 입력클럭과 출력클럭간에 남아있는 미소한 위상/주파수의 오차만을 조절한다. 따라서, 고속으로 팔로우업 동작이 수행될 수 있고 지터가 감소될 수 있다.

(N+1)번째 단의 PLL회로에서의 미소한 위상/주파수차는 N단째의 PLL회로의 팔로우업 동작이 완전히 수행되지 않아도 제거될 수 있다. 또한, 제5 실시예에서는 PLL회로가 트리형태로 접속되기 때문에, PLL회로의 부하가 균등하게 감소되고, 따라서, 클럭분배회로는 고주파에서 팔로우업 동작을 고속으로 수행할 수 있다.

(E-3) 제5 실시예의 효과

상술한 바와 같이, 제5 실시예에 의하면, PLL회로가 트리형태로 접속되고, 또한 전단의 PLL회로의 클럭출력 및, VCO제어전압에 대응하는 입력클럭으로 로크된 제어전압이 다음 단의 PLL회로에 공급되기 때문에, 다음의 효과를 얻을 수 있다.

(1) PLL회로의 부하들이 균등하게 감소될 수 있고, 따라서 클럭분배시스템은 고주파에서 동작될 수 있다.

(2) 각 단의 PLL회로에서는 전단으로부터 공급된 제어전압에 의해 먼저 큰 주파수오차가 제거된다. 따라서, 제5 실시예에 따르면, PLL회로의 클럭입력과 클럭출력이 상호접속되는 종래의 다단 캐스케이드 접속구성보다 고속도로 팔로우업 동작이 실행될 수 있고, 또한 지터도 종래 구성보다 많이 감소될 수 있다.

(F) 다른 실시예

(1) 본 발명의 클럭분배회로에 따르면, 회로가 복수의 부분으로 분할되고, 각 부분에 주파수가 높고 지터가 적은 클럭이 외부클럭으로서 공급된다. 이 외부클럭은 고속으로 각 부분에 분배된다. 따라서, 본 발명의 클럭분배회로는 큰 면적의 칩에 집적된 반도체 회로, 다수의 반도체회로가 탑재된 시스템보드, SIM, 또는 DIM, 및 멀티칩모듈(MCM)에 효과적으로 사용될 수 있다.

(2) 각 실시예에서의 클럭라인은 상보적인 클럭펄스를 전송하는 상보클럭라인으로 대체해도 좋다. 이 경우에, ECL과 같이, 한 쌍의 상보펄스가 입력되고, 한 쌍의 상보펄스가 출력된다. 또한, 본 발명은 클럭펄스 뿐만 아니라, 듀티비가 50%인 펄스분배에도 적용될 수 있다.

본 특허출원의 특허청구범위에서의 "클럭"은 단일 및 상보클럭을 포함하며, 또한 펄스의 용도는 클럭이외의 펄스도 포함한다.

(3) 필요하다면, 주파수 분주회로가 제2 실시예 내지 제5 실시예에서의 PLL회로에 배치되어, 클럭분배회로가 주파수신시사이저로 동작하도록 해도 된다.

(4) PFDVC, PDVC, VCO 및 VCD는 상술된 제1 실시예 내지 제5 실시예에 설명된 구성으로 한정되지 않는다. 예를 들면, PFDVC는 적분회로를 이용한 F-V컨버터로 구성되거나, 업다운카운터 및 D/A 변환기로 구성될 수 있고, 또한 PDVC는 아날로그승산회로로 구성될 수도 있다.

(5) 제3 실시예 내지 제5 실시예에서는, 2 종류의 제어전압을 출력하는 PFDVC 대신에, 동일한 2개의 제어전압을 출력하는 구성이 적용되어도 된다.

(6) 제4 및 제5 실시예에서는, PLL회로 대신에, 2개의 제어전압입력단자를 갖는 VCD를 구비한 DLL회로를 적용하도록 하여도 좋다.

이상과 같이, 본 발명에 따르면, 제어전압을 받는 클럭동기회로가 계층구조 또는 트리형태로 접속되어 있다. 클럭분배회로의 내부구성은 계층구조로 변하고, 특정 클럭동기회로내의 위상차나 주파수차에 대응하는 제어전압이 로컬클럭동기회로와 후단측의 다른 클럭동기회로에 공급된다. 따라서, 그 출력클럭은 외부클럭과 동기하도록 전단측의 클럭동기회로(클럭분배출력회로를 포함)에 의해 먼저 대충 제어되고, 외부클럭에 대한 주파수차 및 위상차는 후단측의 클럭동기회로(분배클럭입력회로를 포함)에 의해 제거된다. 따라서, 각 회로에 의해 제거되는 스큐차가 적어지고, 결과적으로, 지터가 감소된다. 스쿠 제거시간의 감소에 부가하여, 그 동작이 전단회로의 팔로우업 동작과 일부 병행하여 수행된다. 따라서, PLL회로가 다단으로 구성된 종래의 구성에 비해, 시스템의 작동시작시간을 단축할 수 있다. 또한, 각 회로의 부하도 경감되고, 높은 주파수의 클럭이 분배될 수 있다. 따라서, 각 부하회로의 클럭안정시간도 단축된다.

바람직한 실시예들을 참조하여 본 발명을 상술하였으나, 본 발명이 속하는기술분야의 당업자에 의해 전술한 것과 그 형상 및 상세부분에 있어서의 다양한 변형, 삭제 및 첨가가 본 발명의 사상 및 범위를 벗어나지 아니하고 행해질 수 있음을 인식해야 한다.

Claims (6)

1. 외부클럭을 입력받아, 상기 외부클럭과 동기하는 제 1 클럭을 출력하고, 상기 제 1 클럭을 각 부하회로에 분배하는 클럭분배출력회로; 및

   상기 제 1 클럭을 입력받아, 상기 입력클럭과 동기하는 제 2 클럭을 출력하는, 상기 부하회로의 전부 또는 일부의 입력단에 배치된 분배클럭입력회로를 구비하며,

   상기 클럭분배출력회로 및 상기 분배클럭입력회로 중의 하나는,

   상기 입력클럭과 상기 출력클럭간의 위상차를 전압으로 변환하는 위상차전압변환회로; 및

   상기 위상차전압변환회로의 출력전압에 따라 상기 입력클럭을 지연하고 지연된 입력클럭을 출력하는 전압제어형지연회로를 구비하는 것을 특징으로 하는 클럭분배회로.
2. 외부클럭을 입력받아, 상기 외부클럭과 동기하며 상기 외부클럭의 위상에 대해 위상이 앞선 제 1 클럭 및 상기 외부클럭과 동기하며 상기 외부클럭의 위상에 대해 위상이 늦은 제 2 클럭을 출력하고, 상기 제 1 및 제 2 클럭을 각 부하회로에 분배하는 클럭분배출력회로; 및

   상기 제 1 및 제 2 클럭과 상기 외부클럭을 입력받아, 상기 외부클럭과 동기하는 제 3 클럭을 출력하는, 상기 부하회로의 전부 또는 일부의 입력단에 배치된분배클럭입력회로를 구비하며,

   상기 클럭분배출력회로는,

   제 1 제어전압에 따라 제 4 클럭을 발생하는 전압제어형발진기;

   상기 외부클럭을 제 2 제어전압에 따라 지연시키고 상기 제 1 클럭 및 상기 제 2 클럭을 출력하는 전압제어형지연회로; 및

   상기 외부클럭과 제 4 클럭간의 위상/주파수차를 전압으로 변환하고 상기 제 1 제어전압 및 상기 제 2 제어전압을 출력하는 위상/주파수차전압변환회로를 구비하며,

   상기 분배클럭입력회로 각각은,

   상기 외부클럭과 상기 분배클럭입력회로로부터 출력되는 상기 제 3 클럭간의 위상차를 전압으로 변환하는 위상차전압변환회로; 및

   상기 위상차전압변환회로의 출력전압에 따라 상기 제 1 및 제 2 클럭으로 상기 제 3 클럭을 발생하는 전압제어형위상시프터를 구비하는 것을 특징으로 하는 클럭분배회로.
3. 입력클럭과 동기하는 클럭을 발생하는 PLL 회로구성 또는 지연로크루프회로구성을 갖는 복수의 클럭동기회로를 구비한 클럭분배회로에 있어서,

   상기 클럭동기회로 각각은,

   상기 입력클럭과 상기 클럭동기회로로부터 출력되는 클럭간의 위상/주파수차를 제 1 제어전압 및 제 2 제어전압으로 변환하는 위상/주파수차전압변환회로; 및

   상기 제 1 및 제 2 제어전압에 따라 상기 위상/주파수차전압변환회로로부터 출력되는 클럭의 주파수, 위상, 또는 주파수 및 위상을 변화시키는 전압제어형발진기 또는 전압제어형지연회로를 구비하며,

   N 번째의 상기 클럭동기회로의 상기 위상/주파수차전압변환회로로부터 출력되는 상기 제 1 제어전압은 N 번째의 상기 클럭동기회로의 상기 전압제어형발진기 또는 상기 전압제어형지연회로에 공급되고, 상기 제 2 제어전압은 (N+1) 번째의 상기 클럭동기회로의 상기 전압제어형발진기 또는 상기 전압제어형지연회로에 공급되는 것을 특징으로 하는 클럭분배회로.
4. 제 3 항에 있어서,

   상기 위상/주파수차전압변환회로로부터 출력되는 상기 제 1 제어전압 및 상기 제 2 제어전압은, 서로의 위상차, 주파수차, 또는 위상차 및 주파수차의 시간변화에 대하여 변하는 것을 특징으로 하는 클럭분배회로.
5. 입력클럭과 동기하는 클럭을 발생하는 PLL 회로구성 또는 지연로크루프회로구성을 갖는 복수의 클럭동기회로를 구비한 클럭분배회로에 있어서,

   상기 클럭동기회로 각각은,

   상기 입력클럭과 상기 클럭동기회로로부터 출력되는 클럭간의 위상차, 주파수차, 또는 위상차 및 주파수차를 제 1 제어전압 및 제 2 제어전압으로 변환하는 위상/주파수차전압변환회로; 및

   상기 제 1 및 제 2 제어전압에 따라 상기 위상/주파수차전압변환회로로부터 출력되는 클럭의 주파수, 위상, 또는 주파수 및 위상을 변화시키는 전압제어형발진기 또는 전압제어형지연회로를 구비하며,

   N 단째의 분기에 포함된 상기 클럭동기회로 각각의 위상/주파수차전압변환회로로부터 출력되는 상기 제 1 제어전압은 상기 클럭동기회로내의 전압제어형발진기 또는 전압제어형지연회로에 공급되고, 상기 제 2 제어전압은 (N+1) 단째의 분기에 포함된 상기 클럭동기회로의 전압제어형발진기 또는 전압제어형지연회로에 공급되는 것을 특징으로 하는 클럭분배회로.
6. 제 5 항에 있어서,

   상기 위상/주파수차전압변환회로로부터 출력되는 상기 제 1 제어전압 및 상기 제 2 제어전압은, 서로의 위상차, 주파수차, 또는 위상차 및 주파수차의 시간변화에 대하여 변하는 것을 특징으로 하는 클럭분배회로.