CN100345381C - 可变分频方法和可变分频器 - Google Patents

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Abstract

在固定分频器(305)的输出(310c)和反相/同相单元(304)的控制端(310b)之间，形成反馈路径(307)。将连接器件(306)设置在反馈路径(307)上。根据来自外部的控制信号M的电平，连接/断开反馈路径(307)，从而切换分频数。将提供给反相/同相单元(304)的输入端(310a)的信号通过反馈路径(307)返回控制端(310b)的时间设置为大于输入时钟信号的脉冲宽度。在固定分频器(305)中提供小脉冲输入无效功能。或者，在反相/同相单元(304)中提供小脉冲输出禁止功能。固定分频器(305)根据信号中具有正常脉冲宽度的时钟脉冲的前沿(与输入时钟信号的前沿相对应的转变点)，对来自反相/同相单元(304)的分频前的时钟信号进行分频。

Description

可变分频方法和可变分频器
技术领域
本发明涉及一种可变分频方法和可变分频器，通过根据外部控制信号确定的分频数，对输入时钟信号进行分频，并输出分频时钟信号，作为输出时钟信号。
背景技术
作为这类可变分频器，传统上使用具有输入时钟信号的两种分频数并能够根据外部控制信号切换分频数的可变分频器。
[现有技术1]
图13示出了非专利参考文献1中所公开的传统可变分频器的略图。可变分频器100包括时钟输入端101、时钟输出端102和控制信号输入端103，并按照根据从控制信号输入端103输入的控制信号M而确定的分频数，对来自时钟输入端101的输入时钟信号进行分频，并从时钟输出端102输出分频时钟信号，作为输出时钟信号。
在此现有技术中，可变分频器100由模块100A和100B构成。模块100A包括D触发器(DFF)104到106和或非电路(NOR)107和108，模块100B包括T触发器(TFF)109到111和或电路(OR)112到114。应当注意，在非专利参考文献2中，对TFF和DFF的功能进行了描述，因此这里省略对其的详细描述。
在模块100A中，将来自时钟输入端101的输入时钟信号施加到DFF 104到106的时钟端(ck)。通过已经接收到此输入时钟信号的DFF104到106的操作，在点P1获得1/4或1/5分频信号，并由模块100B中的TFF 109到111对1/4或1/5分频信号进一步进行分频。
或门112对来自TFF 109和110的输出进行或操作，或门113对来自TFF 111的输出和来自控制信号输入端103的控制信号M进行或操作，或门114对来自或门112和113的输出进行或操作，并将或门114的输出施加到模块100A的或非门108。因此，当控制信号M为电平“0”时，模块100A在32分频期间只进行一次5分频，并在其余操作中进行4分频，从而实现33分频。当控制信号M为电平“1”时，模块100A在整个32分频期间进行4分频，从而实现32分频。
[现有技术2]
图14示出了专利参考文献1中所公开的传统可变分频器的略图。可变分频器200包括时钟输入端201、时钟输出端202和控制信号输入端203，并按照根据从控制信号输入端203输入的控制信号(外部控制信号)M而确定的分频数，对从时钟输入端201输入的时钟信号进行分频，并从时钟输出端202输出分频时钟信号，作为输出时钟信号。
在此现有技术中，可变分频器200包括低速时钟分频器(1/2分频器)204、反相/同相单元205、固定分频器(1/2分频器)206、连接器件207和反馈分频器(1/2分频器)208，并且反相/同相单元205和固定分频器206形成信号处理器210。反相/同相单元205具有输入端210a和控制端210b，输入端(信号处理器210的输入端)210a通过低速时钟分频器204与时钟输入端201相连，并且在控制端(信号处理器210的控制端)210b和固定分频器206的输出(信号处理器210的输出端)210c之间形成反馈路径209。连接器件207和反馈分频器208设置在反馈路径209上。图15示出了反相/同相单元205的真值表。
[在断开反馈路径时]
当控制信号M为电平“0”时，连接器件207关断反馈路径209，从而将固定分频器206的输出210c与反相/同相单元205的控制端210b断开。在这种情况下，反相/同相单元205的控制端210b的电平变为“0”，并且根据如图15所示的真值表，反相/同相单元205通过输入时钟信号，而不对其进行反相，并将该信号作为分频前的时钟信号提供给固定分频器206。
图16示出了断开反馈路径209时的时序图。图16A表示施加到时钟输入端201的时钟信号(主时钟)；图16B表示施加到反相/同相单元205的输入端210a的输入时钟信号；图16C表示从反相/同相单元205输出的分频前的时钟信号(施加到固定分频器206的分频前的时钟信号)；图16D表示来自固定分频器206的输出时钟信号；以及图16E表示反相/同相单元205的控制端210b的信号电平。
在此现有技术中，低速时钟分频器204对来自时钟输入端201的时钟信号进行2分频，并将低速时钟信号作为输入时钟信号施加到反相/同相单元205的输入端210a。如时序图所示，当控制信号M为电平“0”时，可变分频器200产生在将输入时钟信号的两个时钟脉冲提供给反相/同相单元205的输入端210a时(即在将四个主时钟提供给时钟输入端201时)具有一个脉冲的输出时钟信号，从而作为1/4分频器进行操作。
[在连接反馈路径时]
当控制信号M为电平“1”时，连接器件207接通反馈路径209，从而将固定分频器206的输出210c与反相/同相单元205的控制端210b相连。图17示出了当连接反馈路径209时的时序图。应当注意，在此时序图中，使施加到反相/同相单元205的输入端210a的信号通过反相/同相单元205、固定分频器206和反馈路径209返回到反相/同相单元205的输入端210b的延迟时间Td稍大于输入时钟信号的脉冲宽度Tck。
当如图17B所示，输入时钟信号在点t1上升时，反相/同相单元205通过此输入时钟信号的前沿，而不对其进行反相。因此，分频前的时钟信号上升(图17C所示的点t1)，并提供给固定分频器206。固定分频器206接收此分频前的时钟信号的前沿(转变点)，并使输出时钟信号上升(图17D所示的点t1)。
此输出时钟信号的前沿通过反馈路径209返回反相/同相单元205的控制端210b。即，将来自固定分频器206的输出信号的前沿施加到反馈分频器208上，并且反馈分频器208接收来自固定分频器206的输出信号的前沿，并使要施加到反相/同相单元205的控制端210b上的反馈信号上升。对于反相/同相单元205的控制端210b，输入反馈信号的前沿(图17E所示的点t3)，其比施加到反相/同相单元205的输入端210a上的输入时钟信号的前沿(第一时钟脉冲的前沿：图17B中的点t1)滞后延迟时间Td(即大于输入时钟信号的脉冲宽度Tck的延迟时间)。
在控制端210b的反馈信号为高时，反相/同相单元205对来自输入端210a的输入时钟信号进行反相。在这种情况下，当到反相/同相单元205的控制端210b的反馈信号上升时(图17E所示的点t3)，到反相/同相单元205的输入端210a的输入时钟信号已经下降。因此，反相/同相单元205反相来自输入端210a的输入时钟信号，并使分频前的时钟信号上升(图17C所示的点t3)。之后，分频前的时钟信号是通过反相来自输入端210a的输入时钟信号而获得的信号。
因此，在图17C所示的点t3和点t4之间，产生脉冲宽度小于输入时钟信号的脉冲宽度Tck(正常脉冲宽度)的时钟脉冲(小脉冲)。之后，在点t5和t6之间，产生具有正常脉冲宽度的脉冲。固定分频器206接收来自反相/同相单元205的分频前的时钟信号的小脉冲PS1的前沿，并使输出时钟信号下降(图17D所示的点t3)。当在产生小脉冲PS1之后产生具有正常脉冲宽度的时钟脉冲时(图17C所示的点tS)，固定分频器206接收此时钟脉冲的前沿，并使输出时钟信号上升(图17D所示的点t5)。
将此输出时钟信号的前沿施加到反馈分频器208上，到反相/同相单元205的控制端210b的反馈信号下降。对于反相/同相单元205的控制端210b，输入反馈信号的后沿(图17E所示的点t7)，其比施加到反相/同相单元205的输入端210a上的输入时钟信号的后沿(第二时钟脉冲的后沿：图17B中的点t5)滞后延迟时间Td(即大于输入时钟信号的脉冲宽度Tck的延迟时间)。
在控制端210b的反馈信号为低时，反相/同相单元205通过来自输入端210a的输入时钟信号，而不对其进行反相。在这种情况下，当反相/同相单元205的控制端210b的反馈信号下降时(图17E所示的点t7)，到反相/同相单元205的输入端210a的输入时钟信号已经上升。因此，反相/同相单元205通过来自输入端210a的输入时钟信号，而不对其进行反相，并使分频前的时钟信号上升(图17C所示的点t7)。之后，分频前的时钟信号是通过来自输入端210a的输入时钟信号而不对其进行反相而获得的信号。
因此，在图17C所示的点t7和点t8之间，产生小脉冲PS2，并在之后的点t9和t10之间，产生具有正常脉冲宽度的脉冲。固定分频器206接收来自反相/同相单元205的分频前的时钟信号的小脉冲PS2的前沿，并使输出时钟信号下降(图17D所示的点t7)。之后，固定分频器206接收来自反相/同相单元205的、具有正常脉冲宽度的时钟脉冲的前沿，并使输出时钟信号上升(图17D所示的点t9)。
通过之后重复相同的操作，可变分频器200产生如果控制信号M处于电平“1”、则在将输入时钟信号的三个时钟脉冲提供给反相/同相单元205的输入端210a时(即在将六个主时钟提供给时钟输入端201时)具有两个脉冲的输出时钟信号，从而作为1/3分频器进行操作。
专利参考文献1：U.S.P No.5,969,548
非专利参考文献1：Boku Iwata，“CMOS Analog Circuit DesignTechniques”，Triceps，1998年1月13日，第236和237页，图16和17
非专利参考文献2：“HANDBOOK OF LOGIC CIRCUITS”，J.D.LENK，第123～125页，Reston Publishing Company，Inc.，1972年
发明内容
本发明要解决的问题
[现有技术1的问题]
现有技术1的可变分频器100具有大量分支点，所以如图13中的虚线所示的路径C形成了关键路径(具有较大容性负载且需要较大驱动电流的路径)，这难以实现较低的功率消耗。
[现有技术2的问题]
现有技术2的可变分频器200具有较少数量的分支点，并不会产生如关键路径等具有较大容性负载的路径，所以能够实现低功率消耗。但是，使用作为低速时钟分频器204的输出的输入时钟信号的上升沿和下降沿进行分频。因此，如果输入时钟信号的占空比不是50％，则在输出时钟信号中产生抖动Tj(图18)，这恶化了噪声性能。
[抖动产生的原因]
现有技术2的可变分频器200通过低速时钟分频器204对高频时钟信号(主时钟)进行2分频，形成低速输入时钟信号。在这种情况下，通过接收主时钟的第一前沿，使输入时钟信号上升，以及通过接收第二前沿，使输入时钟信号下降。
在低速时钟分频器204中，难以使通过接收主时钟的前沿使输入时钟信号上升之前的操作时间等于使输入时钟信号下降之前的操作时间。由于上升/下降操作时间之间的这种差别，输入时钟信号的占空比变得高于或低于作为理想值的50％。通常，非常难以将高频信号的占空比精确地设置为50/50，甚至将大约40/60的比例评估为相对良好。
图18示出了输入时钟信号的占空比(ON duty)为50％或更大的情况。在这种情况下，与前沿(图18A所示的点t1)同步地产生输出时钟信号的第一时钟脉冲，但并未与时钟信号的前沿(图18A所示的点t5)同步地产生第二时钟脉冲，所以发生抖动Tj。当输入时钟信号的占空比(ON duty)为50％或更小时，类似地发生抖动Tj。
做出本发明来解决上述问题，并且其目的在于提供一种可变分频方法和可变分频器，通过实质上消除出现在输出时钟信号中的抖动，能够实现低功率消耗，还能够防止噪声性能的恶化。
解决问题的手段
为了实现上述目的，本发明具有：信号处理器，其通过根据施加到控制端上的信号的电平，反相/不反相输入时钟信号，来形成分频前的时钟信号，根据具有比分频前的时钟信号中的预定脉冲宽度大的脉冲宽度的时钟脉冲中的转变点，按照预定的分频数，对分频前的时钟信号进行分频，所述转变点对应于输入时钟信号一个方向上的转变点，并从输出端输出分频信号，作为输出时钟信号；以及连接器件，其根据外部控制信号，连接/断开形成在信号处理器的输出端和控制端之间并用作返回控制端的信号路径的反馈路径，其中使施加到信号处理器的输入端上的信号通过反馈路径返回到控制端的延迟时间大于输入时钟信号的脉冲宽度。
在本发明中，根据外部控制信号，连接或断开形成在信号处理器的输出端和控制端之间的反馈路径。在以下描述中应当注意的是，为了解释方便，将信号处理器的初始反相/同相状态设置为同相状态，并且分频数是2。
[在断开反馈路径时]
在断开反馈路径时，信号处理器直接根据输入时钟信号，形成分频前的时钟信号，而不对输入时钟信号进行反相，并通过对此分频前的时钟信号进行2分频，获得输出时钟信号。按照这种方式，本发明的可变分频器作为1/2分频器进行操作。
[在连接反馈路径时]
在连接反馈路径时，信号处理器最初直接根据输入时钟信号，形成分频前的时钟信号，而不对输入时钟信号进行反相。信号处理器接收此分频前的时钟信号的第一前沿(与输入时钟信号的前沿相对应的转变点)，并使输出时钟信号上升。此输出时钟信号的前沿通过反馈路径返回到控制端。
对于信号处理器的控制端，返回输出时钟信号的前沿，其比施加到信号处理器的输入端上的输入时钟信号的前沿(第一时钟脉冲的前沿)滞后输入时钟信号的脉冲宽度。在返回控制端的信号(反馈信号)为高时，信号处理器反相输入时钟信号。因此，在分频前的时钟信号中，产生小于输入时钟脉冲的脉冲宽度(正常脉冲宽度)的时钟脉冲(小脉冲)，并在其后产生具有正常脉冲宽度的时钟脉冲。
如果确定大于预定脉冲宽度的时钟脉冲大于小脉冲的脉冲宽度，信号处理器使分频前的时钟信号的小脉冲无效，使其后产生的具有正常脉冲宽度的时钟脉冲有效，接收此具有正常脉冲宽度的时钟脉冲的前沿，并使输出时钟信号下降。此输出信号的后沿通过反馈路径返回信号处理器的控制端。
对于信号处理器的控制端，返回输出时钟信号的后沿，其比施加到信号处理器的输入端上的输入时钟信号的后沿(第二时钟脉冲的后沿)滞后大于输入时钟信号的脉冲宽度的延迟时间。在返回控制端的信号(反馈信号)为低时，信号处理器直接根据输入时钟信号，形成分频前的时钟信号，而不对输入时钟信号进行反相。因此，在分频前的时钟信号中，产生小于输入时钟信号的脉冲宽度(正常脉冲宽度)的时钟脉冲(小脉冲)，并在其后产生具有正常脉冲宽度的时钟脉冲。
按照与上述相同的方式，信号处理器使分频前的时钟信号的小脉冲无效，使其后产生的具有正常脉冲宽度的时钟脉冲有效，接收此具有正常脉冲宽度的时钟脉冲的前沿(与输入时钟信号的前沿相对应的转变点)，并使输出时钟信号上升。按照这种方式，本发明的可变分频器作为1/3分频器进行操作。在此分频操作期间，信号处理器通过接收具有正常脉冲宽度的时钟信号的前沿，即与输入时钟信号的前沿相对应的转变点(与输入时钟信号一个方向上的转变点相对应的转变点)，来形成输出时钟信号。因此，即使输入时钟信号的占空比高于或低于作为理想值的50％，也不会产生抖动。
应当注意，在本发明中，信号处理器可以由反相/同相单元和固定分频器形成。在这种情况下，可以将“从来自反相/同相单元的分频前的时钟信号中只提取大于预定脉冲宽度的时钟脉冲，作为有效时钟信号”的功能赋予固定分频器，或者可以将“只输出大于预定脉冲宽度的时钟脉冲，作为分频前的时钟信号”的功能赋予反相/同相单元。
而且，在本发明中，使延迟时间(施加到信号处理器的输出端上的信号通过反馈路径返回控制端的时间)大于输入时钟脉冲的脉冲宽度。但是，可以作为在施加到输入端上的信号通过反馈路径返回输入端的路由中所产生的总延迟时间，自然地产生此延迟时间，或者可以通过在此路由中有意地形成延迟电路等，确保此延迟时间。
本发明的效果
在本发明中，通过根据施加到控制端上的信号的电平，反相/不反相施加到输入端上的输入时钟信号，来形成分频前的时钟信号，根据具有比分频前的时钟信号中的预定脉冲宽度大的脉冲宽度的时钟脉冲中的转变点，按照预定的分频数，对分频前的时钟信号进行分频，所述转变点对应于输入时钟信号一个方向上的转变点，并输出分频信号，作为输出时钟信号。这使其能够实现低功率消耗，实质上消除出现在输出时钟信号中的抖动，并防止噪声性能的恶化。
附图说明
图1是示出了本发明第一实施例(实施例1)的可变分频器的示意图；
图2是示出了在反馈路径中形成具有两个串联反相器的延迟电路的示例的视图；
图3是示出了在实施例1中、断开反馈路径时的操作的时序图；
图4是示出了在实施例1中、连接反馈路径时的操作的时序图；
图5是示出了在实施例1中、使延迟时间稍大于输入时钟信号的周期时的操作的时序图；
图6是示出了本发明第二实施例(实施例2)的可变分频器的示意图；
图7是示出了实施例2中的反相/同相单元(异或电路)的真值表的视图；
图8是示出了在实施例2中、断开反馈路径时的操作的时序图；
图9是示出了在实施例2中、连接反馈路径时的操作的时序图；
图10是示出了本发明第三实施例(实施例3)的可变分频器的示意图；
图11是示出了在实施例3中、连接反馈路径时的操作的时序图；
图12是示出了本发明第四实施例(实施例4)的可变分频器的示意图；
图13是示出了非专利参考文献1中所公开的传统可变分频器(现有技术1)的轮廓的视图；
图14是示出了专利参考文献2中所公开的传统可变分频器(现有技术2)的概况的视图；
图15是示出了现有技术2中的反相/同相单元的真值表的视图；
图16是示出了在现有技术2中、断开反馈路径时的操作的时序图；
图17是示出了在现有技术2中、连接反馈路径时的操作的时序图；以及
图18是用于解释在现有技术2中、当输入时钟信号的占空比不是50％时在输出时钟信号中发生抖动的情形的时序图。
具体实施方式
下面，将参照附图，对本发明进行详细描述。
[实施例1]
图1是示出了本发明第一实施例(实施例1)的可变分频器的示意图。可变分频器300包括时钟输入端301、时钟输出端302和控制信号输入端303，按照根据从控制信号输入端303输入的控制信号(外部控制信号)M而确定的分频数，对来自时钟输入端301的输入时钟信号进行分频，并从时钟输出端302输出此分频时钟信号，作为输出时钟信号。
在实施例1中，可变分频器300包括反相/同相单元304、固定分频器305和连接器件306，并且反相/同相单元304和固定分频器305形成信号处理器310。反相/同相单元304具有输入端310a和控制端310b，并通过根据施加到控制端(信号处理器310的控制端)310b上的信号的电平，反相/不反相输入时钟信号，输出施加到输入端(信号处理器310的输入端)310a上的输入时钟信号，作为分频前的时钟信号。在本实施例中，如果施加到控制端310b上的信号为电平“0”，则不进行反相，而如果为电平“1”，则进行反相。
固定分频器305从反相/同相单元304接收分频前的时钟信号，并且从分频前的时钟信号中，只提取大于预定脉冲宽度(稍后要描述的小脉冲的脉冲宽度)的时钟脉冲，作为有效时钟信号，按照预定的分频数，对此有效时钟信号进行分频，并将所述信号作为输出时钟信号提供给时钟输出端302。在本实施例中，输入时钟信号的占空比为50％，以及固定分频器305的分频数为2。
将连接器件306插入到形成在固定分频器305的输出(信号处理器310的输出端)310c和反相/同相单元304的控制端310b之间的反馈路径307中。在本实施例中，如果来自控制信号输入端303的控制信号M为电平“0”，则关断反馈路径307，而如果控制信号M为电平“1”，则接通反馈路径307。在反馈路径307断开时，反相/同相单元304的控制端310b的电平为电平“0”。
而且，在本实施例中，使施加到反相/同相单元304的输入端310a上的信号通过反相/同相单元304、固定分频器305和反馈路径307返回反相/同相单元304的控制端310b的时间(延迟时间)Td大于输入时钟信号的脉冲宽度(Tck/2)(Td＞Tck/2)。
在本实施例中，假定作为反相/同相单元304、固定分频器305和反馈路径307中的总延迟时间，自然地产生延迟时间Td。应当注意，如果反相/同相单元304、固定分频器305和反馈路径307中的总延迟时间小于Tck/2，则通过有意地在反相/同相单元304、固定分频器305和反馈路径307的路由中形成延迟电路，确保延迟时间Td。例如，如图2所示，将具有两个串联反相器INV的延迟电路308插入反馈路径307中。
[在断开反馈路径时]
当控制信号M为电平“0”时，连接器件306关断反馈路径307，从而将固定分频器305的输出310c与反相/同相单元304的控制端310b断开。在这种情况下，反相/同相单元304的控制端310b变为电平“0”，所以反相/同相单元304通过输入时钟信号，而未对其进行反相，并将该信号作为分频前的时钟信号提供给固定分频器305。
图3示出了断开反馈路径307时的时序图。图3A表示施加到反相/同相单元304的输入端310a上的输入时钟信号；图3B表示从反相/同相单元304输出的分频前的时钟信号(施加到固定分频器305上的分频前的时钟信号)；图3C表示来自固定分频器305的输出时钟信号；以及图3D表示反相/同相单元304的控制端310b的信号电平。应当注意，在此时序图中，省略了在分频前的时钟信号和输出时钟信号之间所产生的时间差。
当输入时钟信号在图3A所示的点t1上升时(当产生时钟脉冲时)，反相/同相单元304通过此输入时钟信号的前沿，而不对其进行反相。因此，分频前的时钟信号上升(图3B所示的点t1)，并施加到固定分频器305上。由于此分频前的时钟信号的时钟脉冲的脉冲宽度(t1和t2之间的脉冲宽度)为Tck/2或更大，即大于稍后要描述的小脉冲的脉冲宽度，固定分频器305使此时钟脉冲有效，接收其前沿，并使输出时钟信号上升(图3C所示的点t1)。
当输入时钟信号在图3A所示的点t3再次上升时(当产生时钟脉冲时)，反相/同相单元304按照与上述相同的方式，通过输入时钟信号的前沿，而不对其进行反相。因此，分频前的时钟信号上升(图3B所示的点t3)，并施加到固定分频器305上。由于此分频前的时钟信号的时钟脉冲的脉冲宽度(t3和t4之间的脉冲宽度)为Tck/2或更大，即大于稍后要描述的小脉冲的脉冲宽度，固定分频器305使此时钟脉冲有效，接收其前沿，并使输出时钟信号下降(图3C所示的点t3)。
通过之后重复相同的操作，可变分频器300产生在施加输入时钟信号的两个时钟脉冲时具有一个脉冲的输出时钟信号，从而作为1/2分频器进行操作。
[在连接反馈路径时]
当控制信号M为电平“1”时，连接器件306接通反馈路径307，从而将固定分频器305的输出310c与反相/同相单元304的控制端310b相连。
图4示出了连接反馈路径307时的时序图。当输入时钟信号在图4A所示的点t1上升时(当产生时钟脉冲时)，反相/同相单元304通过此输入时钟信号的前沿，而不对其进行反相。因此，分频前的时钟信号上升(图4B所示的点t1)，并施加到固定分频器305上。由于此分频前的时钟信号的时钟脉冲的脉冲宽度(t1和t2之间的脉冲宽度)为Tck/2或更大，即大于稍后要描述的小脉冲的脉冲宽度，固定分频器305使此时钟脉冲有效，接收其前沿(与输入时钟信号的前沿相对应的转变点)，并使输出时钟信号上升(图4C所示的点t1)。
此输出时钟信号的前沿通过反馈路径307返回反相/同相单元304的控制端310b。对于反相/同相单元304的控制端310b，返回输出时钟信号的前沿(图4D所示的点t3)，其比施加到反相/同相单元304的输入端310a上的输入时钟信号的前沿(第一时钟脉冲的前沿：图4A中的点t1)滞后延迟时间Td，即滞后大于输入时钟信号的脉冲宽度Tck/2的延迟时间。图4示出了延迟时间Td为Tck/2＜Td＜Tck的示例。
当返回控制端310b的信号(反馈信号)为高时，反相/同相单元304对来自输入端310a的输入时钟信号进行反相。在这种情况下，当反相/同相单元304的控制端310b的反馈信号上升时(图4D所示的点t3)，反相/同相单元304的输入端310a的输入时钟信号已经下降。因此，反相/同相单元304对来自输入端310a的输入时钟信号进行反相，并使分频前的时钟信号上升(图4B所示的点t3)。之后，分频前的时钟信号是通过反相来自输入端310a的输入时钟信号而获得的信号。
因此，在图4D所示的点t3和点t4之间，产生脉冲宽度小于输入时钟信号的脉冲宽度Tck/2(正常脉冲宽度)的时钟脉冲(小脉冲)PS1。之后，在点t5和t6之间，产生具有正常脉冲宽度的脉冲。
在来自反相/同相单元304的分频前的时钟信号中，固定分频器305使小脉冲PS1无效，而使其后产生的具有正常脉冲宽度的时钟脉冲有效。固定分频器305接收此具有正常脉冲宽度的时钟脉冲的前沿，并使输出时钟信号下降(图4C所示的点t5)。
此输出时钟信号的后沿通过反馈路径307返回反相/同相单元304的控制端310b。对于反相/同相单元304的控制端310b，返回输出时钟信号的后沿(图4D所示的点t7)，其比施加到反相/同相单元304的输入端310a上的输入时钟信号的后沿(第二时钟脉冲的后沿：图4A中的点t5)滞后延迟时间Td，即滞后大于输入时钟信号的脉冲宽度Tck/2的延迟时间。
当返回控制端310b的信号(反馈信号)为低时，反相/同相单元304通过来自输入端310a的输入时钟信号，而不对其进行反相。在这种情况下，当反相/同相单元304的控制端310b的反馈信号下降时(图4D所示的点t7)，反相/同相单元304的输入端310a的输入时钟信号已经上升。因此，反相/同相单元304通过来自输入端310a的输入时钟信号，而不对其进行反相，并使分频前的时钟信号上升(图4B所示的点t7)。之后，分频前的时钟信号是通过不反相地通过来自输入端310a的输入时钟信号而获得的信号。
因此，在图4D所示的点t7和点t8之间，产生小脉冲PS2，并在点t9和t10之间，产生具有正常脉冲宽度的脉冲。在来自反相/同相单元304的分频前的时钟信号中，固定分频器305使小脉冲PS2无效，而使其后产生的具有正常脉冲宽度的时钟脉冲有效。固定分频器305接收此具有正常脉冲宽度的时钟脉冲的前沿(与输入时钟信号的前沿相对应的转变点)，并使输出时钟信号上升(图4C所示的点t9)。
通过之后重复相同的操作，可变分频器300产生在施加输入时钟信号的三个时钟脉冲时具有一个脉冲的输出时钟信号，从而作为1/3分频器进行操作。在此分频操作期间，固定分频器305通过接收具有正常脉冲宽度的时钟脉冲的前沿，即与输入时钟信号的前沿相对应的转变点(与输入时钟信号一个方向上的转变点相对应的转变点)，形成输出时钟信号(图4B中的点t1和t9)。因此，即使输入时钟信号的占空比高于或低于50％，也不会发生抖动。这使其能够实质上消除发生在输出时钟信号中的抖动，并防止噪声性能的恶化。而且，从图1所示的结构可知，可变分频器300具有较少的分支点，并不会产生具有大容性负载的路径作为关键路径，所以能够实现低功率消耗。
应当注意，在图1中，将“从来自反相/同相单元304的分频前的时钟信号中只提取大于小脉冲PS的脉冲宽度的时钟脉冲，作为有效时钟信号”的功能(此后称为小脉冲输入无效功能)赋予固定分频器305。但是，也可以将“只输出大于小脉冲PS脉冲宽度的时钟脉冲，作为分频前的时钟信号”的功能赋予反相/同相单元304。即，也可以将“不输出等于或小于小脉冲PS的脉冲宽度的时钟脉冲，作为分频前的时钟信号”的功能(此后称为小脉冲输出禁止功能)赋予反相/同相单元304。在这种情况下，可以将或不将小脉冲输出无效功能赋予固定分频器305。
反相/同相单元304的小脉冲输出禁止功能或固定分频器305的小脉冲输入无效功能也可以利用反相/同相单元304或固定分频器305的速度响应特性来实现。即，如果将反相/同相单元304或固定分频器305的最小操作脉冲宽度设计为大于小脉冲PS的脉冲宽度，则可以通过防止反相/同相单元304或固定分频器305向应于小于此最小操作脉冲宽度的小脉冲PS进行操作，来获得小脉冲输出禁止功能或小脉冲输入无效功能。
在这种情况下，小脉冲PS的脉冲宽度越小，操作余量越大，所以可以通过调整延迟时间Td，使小脉冲PS的宽度尽可能地小。在本实施例中，当延迟时间Td是输入时钟信号的脉冲宽度Tck/2的整数倍时，操作余量最大。
而且，图4示出了延迟时间Td稍大于输入时钟信号的脉冲宽度Tck/2的示例，但仍能与延迟时间Td的数值无关地实现相同的操作，只要延迟时间Td大于输入时钟脉冲的脉冲宽度Tck/2。图5示出了延迟时间Td稍大于输入时钟信号的周期Tck时的时序图。同样，在图5所示的示例中，当控制信号M为电平“0”时(当断开反馈路径307时)，可变分频器300作为1/2分频器进行操作，而当控制信号M为电平“1”时(当连接反馈路径307时)，作为1/3分频器进行操作。
应当注意，在图1所示的可变分频器300中，固定分频器305的分频数是2，但分频数当然不局限于2。在将1/3分频器或1/5分频器用作固定分频器305时，可以实现1/3或1/4分频或1/5或1/6分频。在将1/N电路用作固定分频器305时，可以实现1/N或1/(N+1)分频器。
[实施例2]
图6是示出了本发明第二实施例(实施例2)的可变分频器的示意图。可变分频器400利用异或电路(EX-OR)作为反相/同相单元404，并利用具有两个串联TFF(405a和405b)的1/4分频器作为固定分频器405。
在反相/同相单元404中，与EX-OR的一个输入相连的端子410a是输入端(信号处理器410的输入端)，以及与另一输入相连的端子410b是控制端(信号处理器410的控制端)。输入端410a与时钟输入端401相连，以及反馈路径407形成在控制端410b和固定分频器405的输出(信号处理器410的输出端)410c之间。将连接器件406插入反馈路径407中。图7示出了反相/同相单元(异或电路)404的真值表。
[在断开反馈路径时]
当控制信号M为电平“0”时，连接器件406关断反馈路径407，从而将固定分频器405的输出410c与反相/同相单元404的控制端410b断开。在这种情况下，反相/同相单元404的控制端410b变为电平“0”，所以反相/同相单元404通过基于图7所示的真值表的异或操作，通过输入时钟信号，而未对其进行反相，并将该信号作为分频前的时钟信号提供给固定分频器405。
图8示出了断开反馈路径407时的时序图。图8A表示施加到反相/同相单元404的输入端410a上的输入时钟信号；图8B表示从反相/同相单元404输出的分频前的时钟信号(施加到固定分频器405上的分频前的时钟信号)；图8C表示来自固定分频器405的输出时钟信号；以及图8D表示反相/同相单元404的控制端410b的信号电平。应当注意，在此时序图中，省略了在分频前的时钟信号和输出时钟信号之间所产生的时间差。
从此时序图可知，当控制信号M为电平“0”时，可变分频器400产生在施加输入时钟信号的四个时钟脉冲时具有一个脉冲的输出时钟信号，从而作为1/4分频器进行操作。
[在连接反馈路径时]
当控制信号M为电平“1”时，连接器件406接通反馈路径407，从而将固定分频器405的输出410c与反相/同相单元404的控制端410b相连。
图9示出了连接反馈路径407时的时序图。应当注意，在此时序图中，施加到反相/同相单元404的输入端410a上的信号通过反相/同相单元404、固定分频器405和反馈路径407返回反相/同相单元404的控制端410b的延迟时间Td稍大于输入时钟信号的周期Tck((3/2)·Tck＞Td＞Tck)。还应当注意，固定分频器405具有小脉冲输入无效功能。
从此时序图可知，当控制信号M为电平“1”时，可变分频器400产生在施加输入时钟信号的五个时钟脉冲时具有一个脉冲的输出时钟信号，从而作为1/5分频器进行操作。在此分频操作期间，固定分频器405通过接收具有正常脉冲宽度的时钟脉冲的前沿，即与输入时钟信号的前沿相对应的转变点(与输入时钟信号一个方向上的转变点相对应的转变点)，形成输出时钟信号(图9B中的点t1和t13)。因此，即使输入时钟信号的占空比高于或低于50％，也不会发生抖动。这使其能够实质上消除发生在输出时钟信号中的抖动，并防止噪声性能的恶化。而且，从图6所示的结构可知，可变分频器400具有较少的分支点，并不会产生具有大容性负载的路径作为关键路径，所以能够实现低功率消耗。
应当注意，在本实施例中，使用其中两个TFF串联连接的固定分频器405，但也可以通过将串联TFF的数量分别增加为“3”、“4”、“5”和“6”，来实现能够切换其分频数(例如：1/8或1/9、1/16或1/17、1/32或1/33和1/64或1/65)的可变分频器。
还应当注意，在本实施例中，将小脉冲输入无效功能赋予固定分频器405，但也可以将小脉冲输出禁止功能赋予反相/同相单元404。
[实施例3]
图10是示出了本发明第三实施例(实施例3)的可变分频器的示意图。可变分频器500利用选择器作为反相/同相单元504，利用具有(一个)TFF的差分电路作为固定分频器505，并利用反馈控制电路作为连接器件506。
在可变分频器500中，时钟输入端501由第一时钟输入端501a和第二时钟输入端501b构成，将作为时钟输入信号的一个差分信号施加到第一时钟输入端501a上，而将另一差分信号施加到第二时钟输入端501b上。而且，反相/同相单元504的输入端(信号处理器510的输入端)510a由第一输入端510a1和第二输入端510a2构成，将来自第一时钟输入端501a的一个差分信号施加到第一输入端510a1上，而将来自第二时钟输入端501b的另一差分信号施加到第二输入端510a2上。
根据施加到控制端(信号处理器510的控制端)510b上的信号的电平，反相/同相单元(选择器)504反相/不反相施加到输入端510a上的时钟输入信号(差分信号)，并输出该信号，作为分频前的时钟信号(差分信号)。在本实施例中，当施加到控制端510b上的信号为电平“1”时，反相/同相单元504按照图10中虚线所示，对输入/输出路径进行切换。当施加到控制端510b上的信号变为电平“0”时，反相/同相单元504恢复原始路径。
将连接器件(反馈控制电路)506插入到形成在固定分频器505的输出(信号处理器510的输出端)510c(510c1和510c2)和反相/同相单元504的控制端510b之间的反馈路径507中，并产生与来自固定分频器505的输出时钟信号(差分信号)的输出结果相对应的反馈信号。在本实施例中，当差分信号之间的电平差较大时，连接器件506产生电平为“1”的反馈信号，而当差分信号之间的电平差较小时，产生电平为“0”的信号。
同样，当来自控制信号输入端503的控制信号M为电平“0”时，连接器件(反馈控制电路)506关断反馈路径507，而当控制信号M为电平“1”时，接通反馈路径507。当反馈路径507接通时，连接器件(反馈控制电路)506将与来自固定分频器505的输出时钟信号(差分信号)的输出结果相对应的反馈信号施加到反相/同相单元504的控制端510b上。当反馈路径507断开时，反相/同相单元504的控制端510b的电平变为电平“0”。
[在断开反馈路径时]
当控制信号M为电平“0”时，连接器件(反馈控制电路)506关断反馈路径507，从而将固定分频器505的输出510c与反相/同相单元504的控制端510b断开。在这种情况下，反相/同相单元504的控制端510b变为电平“0”，所以反相/同相单元504通过输入时钟信号(差分信号)，而未对其进行反相，并将该信号作为分频前的时钟信号提供给固定分频器505。固定分频器505对分频前的时钟信号进行分频，以获得输出时钟信号(差分信号)。按照这种方式，可变分频器500作为1/2分频器进行操作。
[在连接反馈路径时]
当控制信号M为电平“1”时，连接器件(反馈控制电路)506接通反馈路径507，从而将固定分频器505的输出510c与反相/同相单元504的控制端510b相连。
图11示出了连接反馈路径507时的时序图。图11A表示施加到反相/同相单元504的输入端510a上的输入时钟信号(差分信号)；图11B表示从反相/同相单元504输出的分频前的时钟信号(差分信号)；图11c表示来自固定分频器505的输出时钟信号(差分信号)；以及图11D表示通过反馈路径507施加到反相/同相单元504的控制端510b上的反馈信号。
应当注意，在此时序图中，省略了在分频前的时钟信号和输出时钟信号之间所产生的时间差。而且，使施加到反相/同相单元504的输入端510a上的信号通过反相/同相单元504、固定分频器505和反馈路径507返回反相/同相单元504的控制端510b的延迟时间Td大于输入时钟信号的脉冲宽度Tck/2。此外，固定分频器505具有小脉冲输入无效功能。
从此时序图可知，当控制信号M为电平“1”时，可变分频器500作为1/3分频器进行操作。在此分频操作期间，固定分频器505通过接收具有正常脉冲宽度的时钟脉冲的前沿，即与输入时钟信号的前沿相对应的转变点(与输入时钟信号一个方向上的转变点相对应的转变点)，形成输出时钟信号(图11B中的点t1和t9)。因此，即使输入时钟信号的占空比高于或低于50％，也不会发生抖动。这使其能够实质上消除发生在输出时钟信号中的抖动，并防止噪声性能的恶化。而且，从图10所示的结构可知，可变分频器500具有较少的分支点，并不会产生具有大容性负载的路径作为关键路径，所以能够实现低功率消耗。
[实施例4]
图12是示出了本发明第四实施例(实施例4)的可变分频器的示意图。可变分频器600利用单相开关作为反相/同相单元604，利用具有(一个)TFF的单相电路作为固定分频器605，并利用单相开关作为连接器件606。
除了时钟输入端601、时钟输出端602和控制信号输入端603以外，可变分频器600包括反相时钟输入端608，输入具有与输入时钟信号相反相位的信号(反相输入时钟信号)。将来自时钟输入端601的输入时钟信号施加到反相/同相单元604的第一输入端(信号处理器610的第一输入端)610a1上，并将来自反相时钟输入端608的反相输入时钟信号施加到反相/同相单元604的第二输入端(信号处理器610的第二输入端)610a2上。
当施加到控制端(信号处理器610的控制端)610b上的信号为电平“0”时，反相/同相单元604将开关路径闭合到第一输入端610a1上，并输出来自第一输入端610a1的输入时钟信号，作为分频前的时钟信号。当施加到控制端610b上的信号为电平“1”时，反相/同相单元604将开关路径闭合到第二输入端610a2上，并输出来自第二输入端610a2的反相输入时钟信号，作为分频前的时钟信号。
即，在实施例4中，反相/同相单元604根据施加到控制端610b上的信号的电平，反相/不反相来自输入端610a1的时钟输入信号，并将该信号作为分频前的时钟信号输出到固定分频器605。按照这种方式，可以获得与图1所示的可变分频器300相同的操作，并且可以根据控制信号M的电平，将分频数切换为1/2或1/3分频器。
应当注意，在第三和第四实施例中，当然可以通过改变固定分频器的分频数来实现具有任意分频数的可变分频器。代替将小脉冲输入无效功能赋予固定分频器，也可以将小脉冲输出禁止功能赋予反相/同相单元。
在这类可变分频器中，假定功率消耗几乎由按照主时钟(具有最高频率的信号)进行操作的电路数确定。因此，在比较实施例1和现有技术2(专利参考文献1)时，对比文件2的功率消耗可能会略小。但是，在实施例1和对比文件2的技术上，消耗电力最多的模块是最初对主时钟进行2分频的分频器，所以因为速度相同，这些部分中的功率消耗相同。因此，即使存在差别，只是在“反相/同相单元”之间产生较小的差别。应当注意，通过如图10所示的可变分频器500那样，简单地通过选择器来形成反相/同相单元504，并使用如线路门等不消耗功率的模块，可以获得与现有技术2的技术实质上相同的功率消耗。
工业应用性
本发明的可变分频器可以根据外部控制信号的电平来切换分频数。可以将此可变分频器与高频振荡电路或程序计数器电路进行组合，并适合于实现频率合成器。

Claims (8)

1、一种可变分频方法，其特征在于包括：
信号处理步骤，通过根据施加到控制端上的信号的电平，反相/不反相施加到输入端的输入时钟信号，来形成分频前的时钟信号，根据具有比分频前的时钟信号中的预定脉冲宽度大的脉冲宽度的时钟脉冲中的转变点，按照预定的分频数，对分频前的时钟信号进行分频，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点，并从输出端输出分频信号，作为输出时钟信号；
连接/断开步骤，根据外部控制信号，连接/断开形成在输出端和控制端之间并用作返回控制端的信号路径的反馈路径；以及
延迟步骤，使施加到输入端上的信号通过反馈路径返回到控制端的延迟时间大于输入时钟信号的脉冲宽度。
2、根据权利要求1所述的可变分频方法，其特征在于所述信号处理步骤包括以下步骤：
从分频前的时钟信号中，只提取大于预定脉冲宽度的时钟脉冲，作为有效时钟脉冲，以及通过根据有效时钟信号中的时钟脉冲的转变点，按照预定的分频数，对有效时钟信号进行分频，输出已分频有效时钟信号，作为输出时钟信号，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点。
3、根据权利要求1所述的可变分频方法，其特征在于所述信号处理步骤包括以下步骤：
通过根据施加到控制端上的信号的电平，反相/不反相施加到输入端上的输入时钟信号，只输出大于预定脉冲宽度的时钟脉冲，作为分频前的时钟信号；以及
通过根据分频前的时钟信号中的时钟脉冲的转变点，按照预定的分频数，对分频前的时钟信号进行分频，输出已分频的时钟信号，作为输出时钟信号，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点。
4、根据权利要求1所述的可变分频方法，其特征在于所述延迟步骤确保信号通过反馈路径时的延迟时间。
5、一种可变分频器，其特征在于包括：
包括输入端、控制端和输出端的信号处理器，其通过根据施加到控制端上的信号的电平，反相/不反相施加到输入端的输入时钟信号，来形成分频前的时钟信号，根据具有比分频前的时钟信号中的预定脉冲宽度大的脉冲宽度的时钟脉冲中的转变点，按照预定的分频数，对分频前的时钟信号进行分频，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点，并从输出端输出分频信号，作为输出时钟信号；以及
连接器件，其根据外部控制信号，连接/断开形成在所述信号处理器的输出端和控制端之间并用作返回控制端的信号路径的反馈路径，
其中使施加到信号处理器的输入端上的信号通过反馈路径返回到控制端的延迟时间大于输入时钟信号的脉冲宽度。
6、根据权利要求5所述的可变分频器，其特征在于所述信号处理器包括：
反相/同相单元，其通过根据施加到控制端上的信号的电平，反相/不反相输入时钟信号，输出施加到输入端上的输入时钟信号，作为分频前的时钟信号；以及
固定分频器，其从分频前的时钟信号中，只提取大于预定脉冲宽度的时钟脉冲，作为有效时钟脉冲，以及通过根据有效时钟信号中的时钟脉冲的转变点，按照预定的分频数，对有效时钟信号进行分频，输出已分频有效时钟信号，作为输出时钟信号，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点。
7、根据权利要求5所述的可变分频器，其特征在于所述信号处理器包括：
反相/同相单元，其通过根据施加到控制端上的信号的电平，反相/不反相施加到输入端上的输入时钟信号，只输出大于预定脉冲宽度的时钟脉冲，作为分频前的时钟信号；以及
固定分频器，其通过根据分频前的时钟信号中的时钟脉冲的转变点，按照预定的分频数，对分频前的时钟信号进行分频，输出已分频时钟信号，作为输出时钟信号，所述转变点对应于输入时钟信号电平同一个变化方向上的转变点。
8、根据权利要求5所述的可变分频器，其特征在于在所述反馈路径上形成使延迟时间大于输入时钟信号的脉冲宽度的延迟装置。
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