CN1156083C - 电荷激励电路及锁相环路频率合成器 - Google Patents

电荷激励电路及锁相环路频率合成器 Download PDF

Info

Publication number
CN1156083C
CN1156083C CNB981173462A CN98117346A CN1156083C CN 1156083 C CN1156083 C CN 1156083C CN B981173462 A CNB981173462 A CN B981173462A CN 98117346 A CN98117346 A CN 98117346A CN 1156083 C CN1156083 C CN 1156083C
Authority
CN
China
Prior art keywords
mos transistor
current
electric current
constant
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB981173462A
Other languages
English (en)
Other versions
CN1208996A (zh
Inventor
足达正浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1208996A publication Critical patent/CN1208996A/zh
Application granted granted Critical
Publication of CN1156083C publication Critical patent/CN1156083C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一电荷激励电路包括一恒流源、一开关元件、一第一MOS晶体管、一第二MOS晶体管及一断开电路。恒流源产生并输出具有恒流值的电流。开关元件在输入信号有效时被导通并输出由恒流源决定的电流。第一MOS晶体管流过来自开关元件的电流。第二MOS晶体管与第一MOS晶体管一起构成电流镜像电路，并输出充电或放电电流，断开电路在输入信号无效时通过充电或放电栅极断开第二MOS晶体管。

Description

电荷激励电路及锁相环路频率合成器
技术领域
本发明涉及一种电荷激励电路及具有电荷激励电路的锁相环路(PLL)频率合成器，更具体地涉及一种用于输出在目标频率控制压控振荡器振荡的控制电压的电荷激励电路。
背景技术
图3示出了具有电荷激励电路的锁相环路频率合成器。
锁相环路频率合成器包含：一个相位比较器71，电荷激励电路72，环路滤波器23，压控振荡器73及分频器74。
相位比较器71检测比较信号fs与基准信号fr间的相位差。当比较信号的相位落后于基准信号时，相位比较器71输出相位误差/上升信号101。当比较信号的相位超前基准信号相位时，相位比较器71输出相位误差/下降信号102。
电荷激励电路72在接到相位误差/上升信号101时对环路滤波器23充电而在接到相位误差/下降信号102时对其放电。
根据从电荷激励电路72输出的充、放电电流，环路滤波器23产生并输出用于在目标频率使压控振荡器73振荡的控制电压Vc。
压控振荡器(Vco)73输出一个频率受控制电压Vc控制的振荡输出信号fv。分频器74分隔振荡输出信号fv的频率并将比较结果fs输出到相位比较器71。
锁相环路频率合成器操作使比较信号fs与基准信号fr同相，并控制压控振荡器73在目标频率振荡。
下面将参考图4对图3中所示的传统的电荷激励电路72的结构进行描述。
图4中所示的电荷激励电路包含恒流源、环路滤波器23、P沟道MOS晶体管41及42、n沟道MOS晶体管43及44。
恒流源20由P沟道MOS晶体管13及14，n沟道MOS晶体管15及电阻16构成，并产生及输出恒电流。P-沟道及n-沟道MOS晶体管42及43输出由恒流源20产生的电流。
P沟道MOS晶体管41的源极与电源相连，其栅极接收相位误差/上升信号101，而其漏极与P沟道MOS晶体管42的源极相连。当相位误差/上升信号101变为有效(低电平)，而P沟道MOS晶体管41被导通并向环路滤波器23输出作为充电电流Iup的由P沟道MOS晶体管确定的电流。
n沟道MOS晶体管4 4的源极接地，其栅极接收相位误差/下降信号102，而其漏极与n沟道MOS晶体管43的源极相连。当相位误差/下降信号102变为有效时(高电平)，n沟道MOS晶体管44被导通并从环路滤波器23放电作为放电电流I Down的由n沟道MOS晶体管决定的电流。
环路滤波器23由充电电流I up及放电电流I Down充电和放电，并产生控制电压，并将其输出到压控振荡器(Vco)。
下面将描述具有此种结构的传统电荷激励电路的操作。
在图4中所示的电荷激励电路中，当相位误差/上升信号101变为有效时，P沟道MOS晶体管41被导通。然后，由P沟道MOS晶体管42决定的充电电流I up被输出到环路滤波器23以增加由环路滤波器23输出的控制电压。
当相位误差/下降信号102变为有效时，n沟道MOS晶体管44被导通。然后，由n沟道MOS晶体管43决定的放电电流I Down被从环路滤波器排出以降低从环路滤波器23输出的控制电压。
在此电荷激励电路中，相位误差/上升或下降信号101或102借助P或n沟道MOS晶体管41或44的栅极扩散电容改变P或n沟道MOS晶体管42或43的源极电势VGS。
分别由MOS晶体管42和43决定的充电电流I up及放电电流I Down波动。相应地，如图5A中所示，在1/fr(基准信号频率)的间隔内噪音被叠加在由环路滤波器2 3输出的控制电压Vc上。通过测量由叠加噪音的控制电压Vc控制的来自Vco的振荡输出信号fv的光谱以确保由基准频率成分引起的基准泄漏被叠加在信号fv上(如图5 B中所示)。
在此电荷激励电路中，P及n沟道MOS晶体管42及43的漏极与源极间的恒流输出电压VDS依赖于控制电压Vc的状态，为此，电流增益会变化，而设置的时间也不稳定。
下面将参考图6对用于抑制电流增益变化的电荷激励电路的另一实施例进行描述。因在图4中相同标号表示相同部分，所以省略掉对其的描述。
图6中所示系统电荷激励电路包含第一开关电路81，第一电源82、第二开关电路83、第二电流源84、输出电路85及反相器65及66。
第一开关电路81由P沟道MOS晶体管62、及npn晶体管51及55组成。第一电流源82由npn晶体管52及电阻63构成。第二开关电路83由P沟道MOS晶体管61及npn晶体管54及56构成。第二电流源84由npn晶体管53及电阻64构成。输出电路85由P沟道MOS晶体管57及60和n沟道MOS晶体管58及59构成。
反相器65反相相位误差/上升信号101的逻辑电平并将反相信号输出到第一开关电路81。反相器66反相相位误差/下降信号102的逻辑电平并将反相信号输出到第二开关电路83。
在第一开关电路81中，P沟道MOS晶体管的源极与电源相连；其漏极与npn晶体管51的集电极相连；其栅极与其漏极及P沟道MOS晶体管57的栅极相连。npn晶体管55的集电极与电源相连，其基极接收相位误差/上升信号101，而其示射极与npn晶体管51的发射极相连。npn晶体管51的基极接收来自反相器65的输出。
在第一电流源82中，npn晶体管52的集电极与npn晶体管51及55的发射极相连，其发射极通过电阻63接地，而其基极接收基准电压Vref。
在第二开关电路83中，P沟道MOS晶体管61的源极与电源相连，其漏极与npn晶体管集电极相连，而其栅极与其漏极及P沟道MOS晶体管60的栅极相连。npn晶体管56的集电极与电源相连，其基极接收来自反相器66的输出，且其发射极与npn晶体管54的发射极相连，npn晶体管54的基极接收相位差/下降信号102。
在第二电流源84中，npn晶体管53的集电极与npn晶体管54的发射极相连，其发射极通过电阻64接地，而其基极接收基准电压Vret。
在输出电路85中，P沟道MOS晶体管57的源极与电源相连；而其漏极与环路滤波器23相连。P沟道MOS晶体管57与P沟道MOS晶体管62一起构成电流镜像电路。P沟道MOS晶体管57向环路滤波器23输出充电电流I up，该电流的值依赖于流过P沟道MOS晶体管62的源极及漏极的电流。
P沟道MOS晶体管60的源极与电源相连；而其漏极与n沟道MOS晶体管59的漏极相连。P沟道MOS晶体管60与P沟道MOS晶体管61一起构成电流镜像电路。具有依赖于流过P沟道MOS晶体管61的源极及漏极的电流值的电流流过P沟道MOS晶体管的源极及漏极。
n沟道MOS晶体管59的漏极与P沟道MOS晶体管60的漏极相连，晶体管59的源极接地，其栅极与其漏极及n沟道MOS晶体管58的栅极相连。
n沟道MOS晶体管58的源极接地，其栅极与n沟道MOS晶体管59的栅极相连，而晶体管58的漏极与P沟道MOS晶体管57的漏极及环路滤波器23相连。n沟道MOS晶体管58与n沟道MOS晶体管59一起构成电流镜像电路，n沟道MOS晶体管58向环路滤波器23输出放电电流I Down，该电流的电流值依赖于流过n沟道MOS晶体管59的源极和漏极的电流。
下面将对具有此种结构的电荷激励电路的操作进行描述。
当相位误差/上升信号101变为有效时(低电压)，反相器65输出高电平信号，由npn晶体管51和55构成的差分放大器工作使由npn晶体管52及电阻63构成的电流源决定的电流流过，此恒流同样流过P沟道MOS晶体管62的源极及漏极。然后，具有依赖于恒流的电流值的电流作为充电电流I up流过P沟道MOS晶体管57的源极及漏极，并被输出到环路滤波器23。
当相位误差/下降信号102变为有效(高电平)时，反相器66输出低电平信号，而由npn晶体管54及56构成的差分放大器流过由npn晶体管53及电阻64构成的电流源决定的电流。此恒流同样流过P沟道MOS晶体管61的源极及漏极。相应地，具有依赖于恒流的电流值的电流流过P沟道MOS晶体管60的源极和漏极和n沟道MOS晶体管59的源极及漏极。
具有依赖于流过n沟道MOS晶体管59的源极和漏极的电流的电流值的电流作为放电电流I Down流过n沟道MOS晶体管58的源极及漏极，从而将环路滤波器23放电。
在此电荷激励电路中，由于npn晶体管52及53不是设置在输出级上，电流增益不依赖于输出级。因此，设定时间稳定，而控制电压Vc不降低。由于分别构成电流源82和84的npn晶体管52和53不是设置在输出级上，因此切换操作不会产生输出电流波动。
然而，在此电流激励电路中，当npn晶体管51或54被截止时，P沟道MOS晶体管57的栅极不会立即充电，或n沟道MOS晶体管58的栅极不会立即放电。P及n沟道MOS晶体管57及58需要一个较长的截止时间。对于相位误差信号的输出电流(充电电流Iup及放电电流IDOWN)线性很差。其结果，基准泄漏及信号波动增加。
在此电荷激励电路中，由于作为双极晶体管的npn晶体管51及54接收相位误差信号，它们需要一个CMOS(补偿金属氧化物半导体)-ECL(发射极耦合逻辑)电平转换器用于与普通的数字相位比较器相连，其结果产生大面积的电路。
上述的传统电荷激励电路存在下述缺点。
(1)由于输出晶体管的截止时间长，相位误差信号的输出电流线性较差，基准泄漏及波动也很大。
(2)需要CMOS-ECL电平转换器以与普通的数字相位比较器相连。
发明内容
本发明的一个目的是提供一种电荷激励电路及一个PLL频率合成器，其中可维持相位误差信号的输出电流线性。
本发明的另一个目的是提供一种电荷激励电路及一个PLL频率合成器，其在不需要任何特殊用于与相位比较器相连的电路的情况下降低基准泄漏。
为了实现上述目的，根据本发明的电荷激励电路包含：一个恒流源，用于产生并输出具有恒流值的电流；开关装置，其在输入信号为有效时被导通并输出由恒流源决定的电流；第一MOS晶体管，用于流过从开关装置输出的电流；第二MOS晶体管，其与第一MOS晶体管一起构成电流镜像电路，并输出具有依赖于流过第一MOS晶体管的电流的电流值的电流，作为充电及放电电流之一；及断开装置，当输入信号为无效时通过对一栅极充电或放电而截止第二MOS晶体管。
附图说明
图1为根据本发明第一实施例的电荷激励电路的电路图；
图2为根据本发明第二实施例的电荷激励电路的电路图；
图3为PLL频率合成器的结构方框图；
图4为传统电荷激励电路的电路图；
图5A为用于解释被叠加到图4中所示的控制电压上的噪音的波形图；
图6为另一个传统电荷激励电路的电路图。
具体实施方式
下面将参考相应附图对本发明进行详细描述。
第一实施例
图1示出根据本发明第一实施例的电荷激励电路。
第一实施例的电荷激励电路包含一恒流源，n沟道MOS晶体管1、2、6及8，P沟道MOS晶体管3、4、5及7，断开电路121及122及反相器17及18。
反相器17将相位误差/上升信号101的逻辑电平反相并将反相的信号输出到断开电路121，反相器18反相相位误差/下降信号102的逻辑电平并将反相的信号输出到断开电路122。
n沟道MOS晶体管1的栅极接收来自反相器17的输出，其漏极与P沟道MOS晶体管5的漏极相连，而其源极与n沟道MOS晶体管2的漏极相连。当相位误差/上升信号101变为有效时(低电平)，n沟道MOS晶体管1被导通并将由n沟道MOS晶体管2决定的电流流过源极及漏极。由两MOS晶体管1和2构成的串联电路形成恒流开关电路。
n沟道MOS晶体管2的栅极与恒流源120相连，而其源极接地，n沟道MOS晶体管2输出由恒流源120产生的恒流，P沟道MOS晶体管5的源极与电源相连；而其栅极与其漏极及P沟道MOS晶体管7的栅极相连。
断开电路121由作为一恒流元件的P沟道MOS晶体管11和作为一开关元件的P沟道晶体管9构成。P沟道MOS晶体管11的源极与电源相连；而其栅极与恒流源120相连。P沟道MOS晶体管9的栅极接收来自反相器17的输出，而其源极及漏极分别与P沟道MOS晶体管11的漏极及P沟道MOS晶体管7的栅极相连。
P沟道MOS晶体管7的源极与电源相连，而其漏极与环路滤波器123相连，P沟道MOS晶体管7与P沟道MOS晶体管5一起构成电流镜像电路。
P沟道MOS晶体管4的栅极接收来自反相器18的输出，其漏极和源极分别与n沟道MOS晶体管6的漏极及P沟道MOS晶体管3的漏极相连。当相位误差/下降信号102变为有效(高电平)时，P沟道MOS晶体管4导通并将由P沟道MOS晶体管3决定的电流流过源极及漏极。由两MOS晶体管3和4组成的串联电路构成恒流开关电路。
P沟道MOS晶体管3的栅极与恒流源120相连，而其源极接地，P沟道MOS晶体管3输出由恒流源120产生的恒流。n沟道MOS晶体管6的源极接地，而其栅极与其漏极及n沟道MOS晶体管8的栅极相连。
断开电路122由作为恒流元件的n沟道MOS晶体管12及作为开关元件的n沟道MOS晶体管10构成。n沟道MOS晶体管12的源极接地，而其栅极与恒流源120相连。n沟道MOS晶体管10的栅极接收来自反相器18的输出，而其源极及漏极分别与n沟道MOS晶体管12的漏极及n沟道MOS晶体管8的栅极相连。
n沟道MOS晶体管8的源极接地，而其漏极与P沟道MOS晶体管7的漏极一起与P沟道MOS晶体管7的漏极相连，n沟道MOS晶体管8与n沟道MOS晶体管6一起构成一个电流镜像电路。
下面将对具有此种结构的电荷激励电路操作进行描述。
首先描述对于有效(低电平)相位误差/上升信号101的操作。当相位误差/上升信号101变为低电平，来自反相器17的输出变为高电平时，n沟道MOS晶体管1被导通并使由n沟道MOS晶体管2决定的电流流过P沟道MOS晶体管5。P沟道MOS晶体管5和7构成电流镜像电路，相应地，具有依赖于流过P沟道MOS晶体管5的源极及漏极的电流的电流值的充电电流I up流过P沟道MOS晶体管7的源极及漏极，并被输出到环路滤波器123。
当相位误差/上升信号101从有效状态(低电平)变为无效状态(高电平)，来自反相器17的输出从高电平变到低电平时，断开电路121的P沟道MOS晶体管9立即导通。然后，P沟道MOS晶体管7的栅极被由P沟道MOS晶体管1决定的电流充电，且P沟道MOS晶体管7被截止。
如此，通过断开P沟道MOS晶体管可控制电流。这样可缩短在相位误差/上升信号101变为无效后，断开P沟道MOS晶体管7所需的时间(截止时间)。
下面将描述对于有效(高电平)相位误差/下降信号102的操作。
当相位误差/下降信号102变为高电平时，来自反相器18的输出变为低电平，P沟道MOS晶体管4被导通将由P沟道MOS晶体管3确定的电流流过n沟道MOS晶体管6，n沟道MOS晶体管6及8构成电流镜电路。相应地，具有依赖于流过n沟道MOS晶体管6的源极及漏极的电流值的放电电流IDown流过n沟道MOS晶体管8的源极及漏极以使环路滤波器123放电。
当相位误差/下降信号102从高电平变到低电平时，来自反相器18的输出从低电平变到高电平，从而断开电路122的n沟道MOS晶体管10立即导通。然后，n沟道MOS晶体管8的栅极被由n沟道MOS晶体管12确定的电流放电，而n沟道MOS晶体管8被截止。
通过断开n沟道MOS晶体管8控制电流。这样可缩短在相位误差/下降信号102变为无效后断开n沟道MOS晶体管8所需的时间(截止时间)。
在第一实施例中，由于每个MOS晶体管7或8的栅极和源极间的恒流输出电压VGS不受开关操作的影响，输出恒流几乎不因开关操作而波动，且还可降低基准泄漏。
通过使用第一实施例的电荷激励电路的计算机模拟基准泄漏以确保基准泄漏比图4中所示的传统电荷激励电路中的基准泄漏低15dB。
在第一实施例，P沟道及n沟道MOS晶体管7和8被作为在输出级上无任何开关电路及任何恒流源的电源开关被控制。作为输出电流的充电电流I up及放电电流I Down在与输出状态无关的情况下具有恒定增益。
为无效相位误差信号导通且分别充电和放电栅极的断开电路121及122可缩短P沟道及n沟道MOS晶体管7和8的截止时间。相应地，可提高相位误差信号的输出电流线性。
第一实施例的电荷激励电路对于相位误差信号可维持很好的输出电流线性，因此可降低基准泄漏，由于由MOS晶体管接收相位误差信号，电荷激励电路不需要任何特殊的电路用于与用TTL逻辑工作的数字相位比较器相连接。
第二实施例
图2示出根据本发明第二实施例的电荷激励电路。
在第二实施例中，断开电路131及132替代了图1中第一实施例断开电路121及122。
断开电路131只由P沟道MOS晶体管9构成而不像断开电路121使用P沟道MOS晶体管11。断开电路132只由一个n沟道MOS晶体管10构成而不像断开电路122使用n沟道MOS晶体管12。
在第二实施例中，由于断开电路131及132不具有任何作为恒流源的MOS晶体管，开关噪音可在截止P及n沟道MOS晶体管7和8的过程叠加在栅极上。然而，第二实施例除具有第一实施例中的效果外，其另外优点为用较少量的元件构成断开电路131及132。由此所使用的电荷激励电路的开关噪音可被忽略。
将第一和第二实施例应用在图3中所示的PLL频率合成器的电荷激励电路，并用上述方式工作。需注意的是将省略掉对相位比较器71、环路滤波器23，VCO73、及分频器74的描述。
如上所述，本发明具有如下优点：
(1)由于用于产生充电或放电电流的输出MOS晶体管中的VGs不受开关操作的影响，因此可降低基准泄漏。
(2)由于作为输出电流的充电及放电电流在与控制电压的输出状态无关的情况下具有恒定增益，可实施稳定的设置时间。
(3)由于设置了断开电路，因此对于相位误差信号可保持很好的输出电流线性，并可降低基准泄漏。
(4)由于用于接收相位误差信号的开关晶体管为MOS晶体管，不需任何用于与数字相位比较器相连接的特定电路，因此可减少电路尺寸。

Claims (6)

1、一种电荷激励电路，其特征在于包含：
用于产生和输出具有恒定电流值的恒流源(120)；
一对开关装置(1，2；3，4)，其在当输入信号为有效时导通并输出所述恒流源决定的电流；
用于流过从所述开关装置输出的电流的第一MOS晶体管(5，6)；
第二MOS晶体管(7，8)，其与所述第一MOS晶体管一起构成电流镜像电路，并输出具有依赖于流过所述第一MOS晶体管的电流的电流值的电流，作为充电电流或放电电流；及
一对断开装置(121，122，131，132)，用于当输出信号为无效时通过充电或放电所述第二MOS晶体管的栅极断开所述第二MOS晶体管；
所述断开装置包含：
恒流元件(11，12)，用于在来自所述恒流源的电流的基础上产生具有恒流值的电流；及
开关元件(9，10)，在当输入信号变为无效时，被导通且向所述第二MOS晶体管的栅极输出由所述恒流元件产生的电流。
2、根据权利要求1所述的电路，其特征在于所述恒流元件及所述开关元件分别由第三和第四MOS晶体管构成。
3、根据权利要求1所述的电路，其特征在于所述开关装置包含：
第三MOS晶体管(2，3)，用于在来自所述恒流源的电流的基础上产生具有恒流值的电流；及
第四MOS晶体管(1，4)，其在当相位误差信号变为无效时被导通并将由所述第三MOS晶体管产生的电流提供给所述第一MOS晶体管及所述断开装置。
4.根据权利要求2所述的电路，其特征在于第三MOS晶体管(11，12)，其源极与电源/地相连，栅极与恒流源相连，第四MOS晶体管(9，10)，其源极与第三MOS晶体管(11，12)的漏极相连，而漏极与第二MOS晶体管(7，8)的栅极相连，并将输入信号加到栅极。
5、根据权利要求3所述的电路，其特征在于所述第一和第二MOS晶体管的栅极彼此相连；
所述断开装置被连在所述第一MOS晶体管的栅极与电源之间，及
所述第四MOS晶体管的漏极与所述第一MOS晶体管的漏极及栅极相连。
6、一种PLL频率合成器，其特征在于包含：
相位比较器(71)，用于检测比较信号与基准信号间的相位差，当比较信号的相位落后于基准信号的相位时，输出相位误差/上升信号，而当比较信号的相位超前基准信号的相位时，输出相位误差/下降信号；
电荷激励电路(72)，用于在来自所述相位比较器的相位误差/上升信号及相位误差/下降信号的基础上输出充电及放电电流；
一环路滤波器(23)，用于在来自所述电荷激励电路的充电及放电电流的基础上产生控制电压；
一压控制振荡器(73)，用于输出作为振荡输出信号的信号，该信号的频率受来自所述环路滤波器的控制电压的控制；及
一分频器(74)，用于向所述电荷激励电路输出一比较信号，该比较信号是通过将来自所述压控振荡器的振荡输出信号分频而获得的，
所述电荷激励电路包含：
一恒流源(120)，用于产生并输出具有恒流值的电流；
开关装置(1，2；3，4)，其在当相位误差/上升信号及相位误差/下降信号为有效时，被导通并输出由所述恒流源决定的电流；
用于流过从所述开关装置输出的电流的第一MOS晶体管(5，6)；
第二MOS晶体管(7，8)，其与所述第一MOS晶体管一起构成电流镜像电路，并输出具有依赖于流过所述第一MOS晶体管的电流的电流值的电流，作为充电电流或放电电流；及
断开装置(121，122)，用于当相位误差/上升信号及相位误差/下降信号为无效时，通过充电或放电栅极断开所述第二MOS晶体管；断开装置包含：
恒流元件(11，12)，用于在来自所述恒流源的电流的基础上产生具有恒流值的电流；及
开关元件(9，10)，其在当相位误差/上升信号及相位误差/下降信号变为无效时被导通，并向所述第二MOS晶体管的栅极输出由所述恒流元件产生的电流。
CNB981173462A 1997-08-20 1998-08-19 电荷激励电路及锁相环路频率合成器 Expired - Fee Related CN1156083C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP223850/1997 1997-08-20
JP223850/97 1997-08-20
JP9223850A JPH1168560A (ja) 1997-08-20 1997-08-20 Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路

Publications (2)

Publication Number Publication Date
CN1208996A CN1208996A (zh) 1999-02-24
CN1156083C true CN1156083C (zh) 2004-06-30

Family

ID=16804703

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB981173462A Expired - Fee Related CN1156083C (zh) 1997-08-20 1998-08-19 电荷激励电路及锁相环路频率合成器

Country Status (5)

Country Link
US (1) US6111469A (zh)
JP (1) JPH1168560A (zh)
KR (1) KR100293769B1 (zh)
CN (1) CN1156083C (zh)
TW (1) TW425768B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3250540B2 (ja) * 1999-03-15 2002-01-28 日本電気株式会社 Ｐｌｌ回路
JP2000295098A (ja) * 1999-04-06 2000-10-20 Oki Electric Ind Co Ltd フェーズロックループ回路
GB2356751B (en) * 1999-11-23 2004-04-21 Sony Uk Ltd Charge pump
US6472914B2 (en) 2000-01-21 2002-10-29 Texas Instruments Incorporated Process independent ultralow charge pump
KR100374631B1 (ko) 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
JP3493575B2 (ja) * 2000-07-28 2004-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置、チャージポンプ回路およびｐｌｌ回路
US6466069B1 (en) * 2000-11-21 2002-10-15 Conexant Systems, Inc. Fast settling charge pump
US7082178B2 (en) * 2001-12-14 2006-07-25 Seiko Epson Corporation Lock detector circuit for dejitter phase lock loop (PLL)
US6750685B1 (en) * 2002-05-23 2004-06-15 National Semiconductor Corporation Apparatus and method for a bi-directional charge driver circuit
US6798260B1 (en) * 2003-03-04 2004-09-28 Intersil Americas Inc. Margining pin interface and control circuit
US6963232B2 (en) * 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
US7038552B2 (en) * 2003-10-07 2006-05-02 Analog Devices, Inc. Voltage controlled oscillator having improved phase noise
US7053684B1 (en) * 2004-04-28 2006-05-30 Cirrus Logic, Inc. Reduced jitter charge pumps and circuits and systems utilizing the same
JP4327144B2 (ja) 2005-09-30 2009-09-09 富士通マイクロエレクトロニクス株式会社 Ｐｌｌ回路におけるアクティブフィルタ。

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5510238A (en) * 1978-07-07 1980-01-24 Citizen Watch Co Ltd Rll circuit
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
JPH01128620A (ja) * 1987-11-13 1989-05-22 Fujitsu Ltd チャージポンプ回路
JPH0529847A (ja) * 1991-07-10 1993-02-05 Fujitsu Ltd 能動負荷回路及びそれを用いた差動増幅器
JPH0613896A (ja) * 1991-09-12 1994-01-21 Hitachi Ltd 位相同期回路
JP3425235B2 (ja) * 1994-09-13 2003-07-14 株式会社東芝 可変減衰器
JPH08204549A (ja) * 1995-01-20 1996-08-09 Mitsubishi Electric Corp チャージポンプ回路
JPH09298462A (ja) * 1996-04-30 1997-11-18 Sony Corp Ｐｌｌ回路
GB2324423B (en) * 1997-04-16 1999-07-21 Lsi Logic Corp Charge pump
JPH11146138A (ja) * 1997-11-06 1999-05-28 Asahi Optical Co Ltd 移送機構

Also Published As

Publication number Publication date
KR100293769B1 (ko) 2001-07-12
TW425768B (en) 2001-03-11
US6111469A (en) 2000-08-29
JPH1168560A (ja) 1999-03-09
CN1208996A (zh) 1999-02-24
KR19990023644A (ko) 1999-03-25

Similar Documents

Publication Publication Date Title
CN1156083C (zh) 电荷激励电路及锁相环路频率合成器
CN1190898C (zh) 锁相环电路
CN1144348C (zh) 栅极电路
CN1268060C (zh) 时钟同步装置
CN1297073C (zh) 电压控制振荡器、无线电通信设备和电压控制振荡的方法
CN1057648C (zh) 差分放大器
CN1956308A (zh) 电源电压控制装置
CN1747297A (zh) 空闲时段运用采样保持电路的充、放电电荷泵的校准装置
CN1913360A (zh) 电荷泵装置、系统和方法
CN1213225A (zh) 时钟信号控制方法及其装置
CN101031854A (zh) 多相三角波振荡电路和使用其的切换调节器
CN1338822A (zh) 可抑制开关噪声的半导体器件、锁相环电路和电荷泵电路
CN1179259C (zh) 可稳定供给不超过额定电压的电源电压的电压发生电路
CN1311630C (zh) 电容性负载驱动电路与液晶显示装置
CN1228920C (zh) 双环路pll
CN1190291A (zh) 锁相环电路
CN1235418A (zh) 电压控制振荡器电路及电压控制振荡方法
CN1279536A (zh) 输出缓冲器电路
CN1081406C (zh) 用于低压电源的半导体装置
CN1378343A (zh) Pll电路的模式转换方法和pll电路的模式控制电路
CN1692553A (zh) 电子电路
CN1677821A (zh) 具有整流子的电荷泵电路
CN1287528C (zh) 半导体集成电路
CN100338880C (zh) 可抑制时钟脉冲馈通效应且具有低相位噪声的切换式电容电路与相关方法
CN100345381C (zh) 可变分频方法和可变分频器

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030521

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030521

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040630

Termination date: 20090921