TW425768B - Charge pumping circuit and PLL frequency synthesizer - Google Patents

Charge pumping circuit and PLL frequency synthesizer Download PDF

Info

Publication number
TW425768B
TW425768B TW087113296A TW87113296A TW425768B TW 425768 B TW425768 B TW 425768B TW 087113296 A TW087113296 A TW 087113296A TW 87113296 A TW87113296 A TW 87113296A TW 425768 B TW425768 B TW 425768B
Authority
TW
Taiwan
Prior art keywords
current
mos transistor
signal
constant current
phase error
Prior art date
Application number
TW087113296A
Other languages
English (en)
Inventor
Masahiro Adachi
Original Assignee
Nippon Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co filed Critical Nippon Electric Co
Application granted granted Critical
Publication of TW425768B publication Critical patent/TW425768B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

_________ B7 ________ 五、發明説明（） 發明之領域 本發明是關於一電荷幫浦電路與一含有電荷幫浦電路 的PLL(Phase-Locked Loop，鎖相迴路)頻率合成播。特別 是關於藉由輸出一控制電壓來控制一電壓控制振盪器在一 目標頻率產生振盪的電荷幫浦電路。 相關枝術之描沭 圖3顯示具有電荷幫浦電路的一 PLL頻率合成器。 此PLL頻率合成器包含一相位比較器71，一電荷幫浦 電路72，一迴路濾波器23，一電壓控制振盪器73，和一分 頻器。 相位比較器71偵測比較信號y;與參考信號Λ的差異。 當比較信號之相位延遲於參考信號之相位，相位比較器71 就輸出一相位誤差/上信號101，當比較信號之相位超前於 參考信號之相位，相位比較器71就輸出一相位誤差/下的 信號102當電荷幫浦電路72，收到相位誤差/上的信號101 時，即對迴路濾波器23充電，反之當其接收到相位誤差/ 下的信號102時，即對迴路濾波器23放電。 迴路濾波器23根據電荷幫浦電路72的充電、放電電流 輸出，產生並輸出一控制電壓Vc，引至電壓控制振盪器73 在一目標頻率作振盪。 電壓控制振盪器(VCO)73輸出一信號作爲振盪輸出信 號fv，其頻率係由控制電壓Vc所控制。分頻器74將振盪輸 出信號fv的頻率分頻，並輸出比較信號fs給比較器71。 PLL頻率合成器的動作以使比較信號fs與參考信號fr _ ____3 本紙張尺度速州f S1¾象標彳(ϋ) Λ4叹格（210 X " (請先閱讀背面之注意事項再填寫本頁) 訂 ^2516 8 at _____B7_ 五、發明説明（） 相同，並控制電壓控制振盪器73使之以目標頻率振盪。 (請先聞讀背面之注意事項再填寫本頁) 其次參考圖4，以描述圖3中所示習知電荷幫浦電路的 構造。 圖4所示之電荷幫浦電路包含有一恆定電流源20，迴 路濾波器23，p通道MOS電晶體41和42，及η通道MOS電 晶體43和44。 恆定電流源20是由ρ通道MOS電晶體13和14、η通道 MOS電晶體15以及一電阻16所構成的。其產生並輸出一 恆定之電流。Ρ及η通道MOS電晶體42和43輸出恆定電流 源20所產生的電流。 ρ通道MOS電晶體41的源極連接至電流供應器，其閘 極接收相位誤差/上101的信號，其汲極則接至ρ通道MOS 電晶體42的源極。當向誤差/上信號101開始作用(低位準) 時’ ρ通道MOS電晶體41便被導通，並輸出一由ρ通道MOS 電晶體42所決定之電流作爲充電電流Iup至迴路濾波器 23 ° η通道MOS電流晶體44的源極接地，其閘極接收相位 誤差/下信號102，其汲極接至η通道MOS電晶體43的源極。 當相位誤差/下信號102開始作用(高位準），η通道MOS電晶 體44被導通，並釋放出由η通道MOS電晶體43所決定之電 流作爲從迴路濾波器23之放電電流IDOWN。 被充電電流IUP及放電電流IDOWN所充電、放電的迴 路濾波器23產生控制電壓，並將它輸入於VCO。 以下將說明具上述電路設計之習用幫浦電路之動作。 __________4____ 木紙张尺度過川中阈R3家样4 ( ('NS 格（210X297公梦) ' —"' A7 4257 6 r______B7__ 五、發明説明（） 圖4所示之幫浦電路中，當相位誤差/上信號101開始 作用，p通道MOS電晶體41即被導通。隨後由p通道MOS 電晶體42所決定之充電電流Iup被輸入於迴路濾波器23以 增大迴路濾波器23的輸出控制電壓。 當相位誤差/下信號102開始作用，η通道MOS電晶體44 即被導通，然後由η通道MOS電晶體43所決定之放電電流 • IDOWN即從迴路濾波器23放出以降低迴路爐波器23的輸 出控制電壓。 在此電荷幫浦電路中，相位誤差/上或下信號10域102 藉由Ρ或η通道MOS電晶體41或44之閘擴散能力，使ρ或η 通道電晶體42或43的源極電位變動。 因此，分別由MOS電晶體42和43所決定之充電電流 IUP及放電電流TDOWN乃發生起伏變化。故於由迴路濾波 器23所輸出之控制電壓Vc，乃如圖5A所示般，依（1/參 考信號頻率fr)之時間間隔有雜訊疊加於其上。量測由疊 加有雜訊信號之控制電壓Vc所控制之Vco的振盪輸出信號 fv之頻譜，即可確認由參考頻率分量所引起的參考漏訊的 確疊加於信號fv上，如圖5B所示。 在此電荷幫浦電路中，ρ和η通道MOS電晶體42和43 的汲極和源極間的恆定電位輸出電壓VDS依控制電壓Vc 的狀態而定。因此，電流增益會變動，且趨於安定的時間 也不穩定。 用以抑制電流增益變化之電荷幫浦電路的另一例子將 參照圖6加以說明。和圖4相同之參照號碼係表示相同的部 尺ϋ甭中阈阁家) 輅（2丨o x 297公f) "* (請先閲讀背面之注意事項再填寫本頁)
1T C . * 一 A7 _—__^_____B7 五、發明説明（） 分，而其文字描述予以省略。 圖6所75之電荷幫浦電路含有一第一開關電路81、一 第一電流源S2、一第二開關電路83、一第二電流源84、輸 出電路85、及反相器64和65。 第一開關電路81是由一 p通道MOS電晶體62及npn電 晶體51 ’ 55所構成的。第一電流源82是由一npti電晶體52 和一電阻63所構成的。第二開關電路83是由一p通道MOS 電晶體61及npn電晶體54，56所構成的。第二電流源84是 由一npn電晶體S3和一電阻64所構成的。輸出電路85是由 p通道MOS電晶體57和60，η通道MOS電晶體58和59所構 成的。 反相器65將相位誤差/上信號1〇1的邏輯位準反相，並 輸出反相信號至第一開關電路81。反相器66將相位誤差/ 下信號102的邏輯位準反相，並輸出反相信號至第二開關 電路83。 在第一開關電路81中，ρ通道MOS電晶體62的源極連 接到電源供應器；其汲極接到ηρη電晶體51的集極；其閘 極則接到其汲極以及Ρ通道MOS電晶體57的閘極。ηρη電 晶體55的集極連接到電源供應器，其基極接收相位誤差/ 上信號101，而其射極接到ηρη電晶體51的射極。叩η電晶 體51的基極接收從反相器65的輸出信號。 在第一電流源82中’ ηρη電晶體52的汲極接到電源供 應器，其集極接到ηρη電晶體51和55的射極上，其射極經 由電阻63接地，而其基極則接收一參照電壓vref。 _____ _ ________6____ 本紙乐尺度蝻^中罔阀家標呤（（’俗）/\4现格（210'/ 297公漦） (請先閲讀背面之注意事項再填寫本頁) 丁 •-• A7 _____ 87 五'發明説明（） 在第二開關電路83中，p通道MOS電晶體61的源極接 到電源供應器，其汲極接到npn電晶體54的集極，其蘭極 貝[I接到其汲極和p通道MOS電晶體60的閫極。npn電晶體56 的集極接到電源供應器，其基極接收反相器66的輸出信 號，而其射極接到npn電晶體54的射極上。npn電晶體54 的基極接收相位誤差/下信號102。 在第二電流源84中，npn電晶體53的集極接到npn電晶 體54和56的射極上，其射極經由電阻64接地，而其基極則 接收參考電壓Vref 〇 在輸出電路85中，p通道MOS電晶體57的源極接到電 源供應器，其汲極接到迴路濾波器23。p通道MOS電晶體 57和p通道MOS電晶體62共同構成一電流鏡像電路。p通 道MOS電晶體57輸出一電流至迴路濾波器23作爲充電電 流IUP，該電流之電流値是根據流經p通道MOS電晶體62 之源極和汲極之電流爲基礎。 p通道MOS電晶體60的源極接到電源供應器；而汲極 則接到η通道MOS電晶體59的汲極。p通道MOS電晶體60 和ρ通道ΜΟ電晶體61共同構成一電流鏡像電路。一基於流 經ρ通道MOS電晶體之源極和汲極之電流値的電流會流過 ρ通道MOS電晶體60的源極和汲極。 η通道MOS電晶體59的汲極接到ρ通道MOS電晶體60 的汲極，電晶體59的源極接地。其閘極則接到η通道MOS 電晶體58的汲極及閘極。 η通道MOS電晶體58的源極接地，其閘極接到η通道 __________— _7_ 本紙依尺度地州屮S网窣愫彳（（'NS ) 格（210 X 297公梦） (請先閱讀背面之注意事項再填碎本頁} 訂 4 25 76 8 A7 B7 五、發明説明（） MOS電晶體59的閘極，而η通道MOS電晶體58的汲極接到 ρ通道MOS電晶體57之汲極與迴路爐波器23。η通道MOS 電晶體58與η通道MOS電晶體59共同構成一電流鏡像電 路。η通道MOS電晶體58輸出一電流作爲放電電流ID0WN 給迴路濾波器23，此電流値是根據流經η通道MOS電晶體 59的源極和汲極的電流値。 以下說明具有此電路設計之電荷幫浦電路的動作。 當相位誤差/上信號101變成主動時(低位準)，反相器65 輸出一高位準的信號，而由ηρη電晶體51和55所構成的差 分放大器(differential amplifier)亦開始動作流通電流，此電 流係由npn電晶體52及電阻63構成的電流源所決定。此恆 定電流(constant current)亦流經p通道MOS電晶體62的源極 和汲極。接著，具有依該恆定電流大小的電流値之一電流 流經p通道M0S電晶體57的源極和汲極，作爲充電電流 Iup，並輸出至迴路濾波器23 〇 當相位誤差/下信號102主動時(高位準），反相器66輸 出一低位準信號，而由npn電晶體54和56所組成的差分放 大器亦開始動作流通電流，此電流由npn電晶體53和電阻64 構成的電流源所決定。此恆定電流亦流經p通道M0S電晶 體61的源極和汲極。因此，具有依該恆定電流大小的電 流値之一電流流經p通道M0S電晶體60之源極和汲極及II 通道M0S電晶體59之源極和汲極。 具有依流經η通道M0S電晶體59之源極和汲極的電流 大小之電流値的一電流流經η通道M0S電晶體58之源極和 _________________8_ 本紙張尺度迖州十网Η家標今(77^丁]\4現枋（2丨0X 297公嫠) {請先閱讀背面之注項再填寫本頁) -1Τ
42§?8S B7 五、發明説明（） 汲極，作爲放電電流Idown，俾使迴路爐波器23放電。 於本電荷幫浦電路中，由於npn電晶體52和53並非配 置在輸出級，電流增益並非依存於輸出級。因此穩定時間 安定，且控制電壓Vc不會降低。由於各自構成電流源83 和84的npn晶體52和53非配置在輸出級，開關動作不致使 輸出電流發生變動。 然而，於此電荷幫浦電路中，當叩η電晶體51或54被 斷開時，由於對Ρ通道MOS電晶體57之閘極的充電或由η 通道MOS電晶體58之閘極的放電無法很快進行，致使ρ通 道MOS電晶體57和η通道MOS電晶體58需要很長的斷開時 間。相位誤差信號的輸出電流(充電電流IUP及放電電流 IDOWN)的直線性乃劣化。而造成參考漏洩電流及顫動的 增大。 於此電荷幫浦電路中，由於作爲二極電晶體之npn電 晶體51和54接收相位誤差信號，因而需要一CM0S(互補 式金屬氧化物半導體)-ECL(射極耦合邏輯)的轉換器用以 連接至一通用的數位相位比較器，其結果是形成了一大型 的電路。 上述之習用電何幫浦電路有以下的幾項缺點。 (1) 由於輸出電晶體之斷開時間長，使產生相位誤 差信號之電流的直線性甚差’且參考漏洩電流及顫動的現 象亦增大。 (2) 需要一 CMOS-ECL級的轉換器以連接至通用的 數位相位比較器。 ---9 本紙张尺度通用中家榡彳(⑽）Λ4聰（210x 297公菜) - (請先閱讀背面之注意事項再填寫本頁} 丁 --=0 J 4 257 6 8 at __B7 五、發明説明（） 發明槪要 本發明的目的是提供一電荷幫浦電路和一 PLL頻率合 成器，其可保持輸出電流對於相位誤差信號的直線性。 本發明的另一目的是提供一電荷幫浦電路和一 PLL頻 率合成器，其無須任何連接至相位比較器之特殊電路，便 可減少參考漏洩電流情形。 爲了達到上述之目的，根據本發明之一電荷幫浦電 路，包括：一恆定電流源，用以產生並輸出一具有恆定電 流値的電流；一開關裝置，當輸入信號爲一主動信號時， 此開關接通並輸出由該恆定電流源所決定之一電流；一第 一MOS電晶體，用來使電流從該開關裝置輸出·，一第二 MOS電晶體，與該第一MOS電晶體共同構成一電流鏡像 電路，第二MOS電晶體並輸出一電流作爲充電電流或放 電電流兩者之一，其電流値乃取決於流經第一電晶體的電 流；及一斷開裝置，當輸入信號不作用時，藉由對該第二 MOS電晶體之閘極施以充電或放電，而使第二MOS電晶 體斷路。 本發明之上述及其他目的、優點和特色由以下較佳實 施例之詳細說明中並參考圖式當可更加明白，其中： 圖式之簡單說明 圖1爲顯示依據本發明第一實施例之電荷幫浦電路的 電路圖； 圖2之爲顯示依據本發明第二實施例之電荷幫浦電路 (請先閱讀背面之注意事項再填寫本頁) .1Τ 本紙張尺度讳用中闽改本標冷（（’NS ) Λ<<悅格（2I0X297公釐） A7 五、發明説明（） 的電路圖； 圖3之方塊圖顯示PLL頻率合成器之配置； 圖4之電路圖顯示習用的電荷幫浦電路； 圖5A之波形圖說明雜訊疊加於圖4中所示之控制電壓 的情形； 圖5B之波形圖說明一振盪輸出信號的頻譜； 圖6之電路圖顯示另一習用的電荷幫浦電路； 符號說明 VCO電壓控制振盪器 fv 電壓控制振盪器輸出 fr 黎考丨3號 fs 比較信號 Vref 參考電壓 Vc 控制電壓 IUP 充電電流 IDOWN 放電電流 VGS MOS電晶體的閘極與源極間電流輸出之電壓 VDS MOS電晶體的汲極與源極間恆定輸出之電壓 120 恆定電流電路 121 斷開電路 122 斷開電路 123 迴路濾波器 131 斷開電路 132 斷開電路 (請先閱請背之注意事項再填寫本頁)
木纸体尺度適州中家愫々（ΓΝΚ ) Λ4規格（210X297公釐） 4257 6 8 at _____B7 五'發明説明（） UP 上信號 DOWN 下信號 參考信號fr 比較信號fs 20〜恆定電流電路 23-MK濾波器 Ή〜相位比較器 72〜電荷幫浦電路 74〜分頻器 較佳實旆例之詳細說明. 接下來，參考相關圖示，針對本發明做一詳細之描述。 (第一實施例） 圖1顯示依據本發明第一實施例之電荷幫浦電路。 第一實施例之電荷幫浦電路，包括：一恆定電流源 102、η通道M0S電晶體1、2、6和8、ρ通道M0S電晶體3、 4、5和7、斷開電路121和122、及反相器17和18。 反相器π反轉相位錯誤/上信號101之邏輯位準’並將 反相信號輸出至斷開電路121 ’反相器18將相位錯誤/下信 號之邏輯位準反轉，並將反相信號輸出至斷開電路122 〇 η通道MOS電晶體1之閘極接收反_器17的輸出信 號，而其汲極被連接至Ρ通道M0S電晶體5之汲極’其源 極則連接至η通道MOS電晶體2之汲極。當相位誤差/上信 號成爲主動（低位準）時’ η通道M0S電晶體1被導通’ (請先閱讀背面之注意事項再填寫本頁) I11 本紙張尺度適W中家標彳（（’NS )八4见格（2I0X 297公釐） 行逆部中吹^卑局货.1消贫合竹.7.1印^. _____B7 五、發明説明（） 使由η通道MOS電晶體2所決定之電流流經其源極和汲 極。由兩個MOS電晶體1及2所組成的串聯電路形成一恆 定電流之開關電路。 η通道MOS電晶體2的閘極連接至恆定電流源102，而 其源極則接地。η通道MOS電晶體2輸出由恆定電流源所 產生的一恆定電流。ρ通道MOS電晶體5的源極連接至電 源供應器，而其閘極連接至其汲極和η通道MOS電晶體7 的閘極。 斷開電路121是由一作爲恆定電流元件的ρ通道MOS 電晶體U和一作爲開關元件的Ρ通道MOS電晶體9所構 成。Ρ通道MOS電晶體11的源極連接至電源供應器，而其 閘極連接至恆定電流源120。ρ通道MOS電晶體9的閘極接 收反相器17的輸出，其源極與汲極則分別接到Ρ通道MOS 電晶體11的汲極和ρ通道MOS電晶體7的閘極上。 ρ通道MOS電晶體7的源極連接到電源供應器，其汲 極則連接到迴路濾波器123。Ρ通道MOS電晶體7和ρ通道 MOS電晶體5共同構成一電流鏡像電路。 ρ通道MOS電晶體4的閘極接收反相器18的輸出，其 汲極和源極則分別連接至η通道MOS電晶體6的汲極和卩通 道MOS電晶體3的汲極。當相位誤差/下信號102成爲主動 (高位準）時，ρ通道MOS電晶體4就導通，而使由ρ通道 MOS電晶體3所決定之電流流經其汲極和源極。由兩個 MOS電晶體3和4所組成的串聯電路構成一恆定電流開關 電路。 (請先閱讀背面之注意事項再填寫本頁) 訂 ^25768 A7 B7 妗淤部中央禕羋杓負J消費合竹社印$ 五、發明説明（） p通道MOS電晶體3的閘極連接至恆定電流源120，而 其源極則接地。P通道MOS電晶體3輸出由恆定電流源120 所產生的一恆定電流。η通道MOS電晶體6的源極接地， 而其閘極連接至其汲極和n通道MOS電晶體8的閘極。 斷開電路122是由一作爲恆定電流元件的n通道MOS 電晶體Π和一作爲開關元件的η通道MOS電晶體10所構 成。η通道MOS電晶體12的源極接地，其閘極連接至恆定 電流源120。η通道MOS電晶體10的閘極接收反相器18的 輸出，其源極與汲極則分別接到η通道MOS電晶體12的汲 極和η通道MOS電晶體8的閘極上。 η通道MOS電晶體8的源極連地，其汲極和ρ通道電晶 體7的汲極均連接到迴路濾波器123。η通道MOS電晶體8 和η通道MOS電晶體6共同構成一電流鏡像電路。 以下將描述具此配置之電荷幫浦電路的動作。 首先說明一主動之(低位準)相位誤差/上信號101的動 作。當相位誤差/上信號101改變至低位準，而反相器17的 輸出改變至高位準時，η通道MOS電晶體1即被導通，使 由η通道MOS電晶體2所決定之電流流經ρ通道MOS電晶體 5。ρ通道MOS電晶體5和7構成一電流鏡像電路。因此， 有一電流値是依照流經Ρ通道MOS電晶體5的源極和汲極 之電流的充電電流IUP，流經Ρ通道MOS«晶體7的源極和 汲極並輸出至迴路濾波器123。 當相位誤差/上信號1 〇 1從主動狀態(低位準)改變至非 主動狀態(高位準），而反相器Π的輸出由高位準改變至低 14 (銪先聞讀背面之注意事項再填寫本頁) -6
T 4 2576 8 a? B7_ 五、發明説明（） 位準時，斷開電路121的p通道MOS電晶體9立刻被導通。 接著，p通道MOS電晶體7的閘極即由依p通道MOS電晶體 11所決定的電流予以充電，而P通道M〇s電晶體7即被斷 開。 依此，電流即以斷開P通道MOS電晶體7的方式受到 控制。如此可縮短在相位誤差/上信號101變成非主動後， 斷開P通道MOS電晶體7所需的時間(斷開時間）。 接著，說明主動之(高位準)相位誤差/下信號102的動 作。 當相位誤差/下信號102改變至高位準，而反相器18的 輸出改變至低位準時，P通道M0S電晶體4即被導通，使 由P通道M0S電晶體3所決定之電流流經η通道M0S電晶體 6。η通道M0S電晶體6和8構成一電流鏡像電路。因此， 具有之電流値是基於流經η通道M0S電晶體6的源極和汲 極之電流的一充電電流ID0WN，會流經η通道M0S電晶體 8的源極和汲極，使迴路濾波器123放電。 當相位誤差/下信號102從高位準改變至低位準，而反 相器18的輸出從低位準改變至高位準時，開關電路122的η 通道MOS電晶體10即被導通。接著，η通道MOS電晶體8 的閘極即被由η通道MOS電晶體12所決定的電流所放電， 並且斷開η通道MOS電晶體8。 電流即以斷開η通道MOS電晶體8的方式加以控制。 如此可縮短在相位誤差/下信號102變成非主動後，斷開η 通道MOS電晶體8所需的時間(斷開時間）。 {請先閲讀背面之注再填寫本頁) 訂 本紙张尺度適州屮阀围家標彳（n\'S ) Λ4规格（210'乂 297公犛） 4 2ϊ' f Α7 Β7 五、發明説明（） 第一實施例中，由於在每個MOS電晶體7或8的閘極 和源極之間的一恆定電流輸出電壓VGS不受任何開關動作 的影響，故輸出之恆定電流幾乎不致因開關動作而變動， 而參考漏洩電流得以減小。 經發明人以電腦利用第一實施例之電荷幫浦電路模擬 參考漏拽電流，結果證明其參考漏洩電流和圖4所示之習 用電荷幫浦電路的參考漏洩電流相比，減少約15dB。 在第一實施例中，並未在輸出級設置任何開關電路及 任何恆定電流源，而將P和η通道MOS電晶體7和8控制作 爲電源開關。不管其輸出狀態爲何，充電電流IUP和放電 電流IDOWN的輸出電流具有恆定的增益。 在相位誤差信號成爲非主動之情況下導通，並進行閘 極之充、放電的斷開電路121和122，可縮短p和η通道MOS 電晶體7和8的斷開時間。因此，輸出電流對於相位誤差信 號的直線性可獲得改善。 如前述，於第一實施例的電荷幫浦電路，由維持極佳 的輸出電流對於相位誤差信號的直線性，故可減少參考漏 洩電流。因爲相位誤差信號是由MOS電晶體所接收，所 以電荷幫浦電路不需任何特別的電路即可連接至依TLL邏 輯電路動作的數位相位比較器。 (第二實施例） 圖2顯示依據本發明第二實施例之電荷幫浦電路。 在第二實施例中，斷開電路131和132取代圖1之第一 實施例的斷開電路121和122。 (請先閱讀背面之注意事項再填寫本黃) ，?τ 木紙張尺度適用中國S家標彳（C’NS > Λ4現格（2!0 X 29?公楚） A 7 __ B7__ 五、發明説明（） 斷開電路131不同於斷開電路121，其僅由一p通道 MOS電晶體9所構成，而不需p通道MOS電晶體11。斷開 電路132亦不同於斷開電路122，其僅由一η通道MOS電晶 體10所構成，而不需η通道MOS電晶體12。 在第二實施例中，由於斷開電路131和132不用任何 MOS電晶體作爲恆定電流源，所以在斷開])和11通道MOS 電晶體7和8時，開關雜訊可能會疊加於閘極上。 但是第二實施例除了具有第一實施例的效果外，尙具 有由較小數目之元件構成斷開電路131和132的效果。電荷 幫浦電路在使用時，可存在有可予忽略之開關雜訊。 第一和地二實施例應用在圖3所示之PLL頻率合成器 的電荷幫浦電路72，並以前述的方式動作。關於相位比 較器71，迴路濾波器23，VC073即分頻器74的說明，省略 不述。 如以上所述，本發明具有以下的幾項效果： (1) 因爲用於產生充電及放電電流之MOS電晶體輸 出中的VGS不受任何開關動作的影響，故可減少參考漏洩 電流電。 (2) 因爲作爲輸出電流的充電及放電電流有定値的 增益，與控制電壓的輸出狀態無關，故可實現較穩定之安 定時間。 (3) 因爲設有斷開電路，所以可維持甚佳的輸出電 流對於相位誤差信號的直線性，並可減少參考電流。 (4) 因爲接收相位誤差信號的開關電晶體爲MOS電 (請先閱讀背面之注意事項再填寫本頁)
本纸張尺度iM丨屮囹茂家治？（ CNS > Λ4現格（210X 297公釐） A7 B7 五、發明説明（） 晶體，所以不需特別的電路即可連接到數位相位比較器， 並可縮小電路。 (請先閱讀背面之注意事項再填寫本頁)
,1T 本紙乐尺廋適州中家標彳（「NS ) Λ4«ί格（2!(^297公釐）

Claims (1)

  1. 經濟部中央標隼局員工消费合作社印製 425768 D8 六、申請專利範1，讀麵浦電路，包括： 一恆定電流源，用以產生並輸出一具有恆定電流値的 電流； 一開關裝置，當輸入信號爲一主動信號時，此開關接 通並輸出由該恆定電流源所決定之一電流； 一第一MOS電晶體，用來使電流從該開關裝置輸出； .一第二MOS電晶體，與該第一MOS電晶體共同構成 一電流鏡像電路，第二MOS電晶體並輸出一電流作爲充 電電流或放電電流兩者之一，其電流値乃取決於流經第一 電晶體的電流；及 一斷開裝置，當輸入信號不作用時，藉由對該第二 MOS電晶體之閘極施以充電或放電，而使第二MOS電晶 體斷路。 2. 如專利申請範圍第1項之電路，其中該斷開裝置 包含： 一恆定電流元件，用以產生一具有恆定電流値的電 流，其電流値乃依據來自該恆定電流源之電流値；及 一開關元件，當輸入信號不作用時，此開關接通並將 該恆定電流元件所產生之電流輸出至該第二MOS電晶體 之閘極。 3. 如專利申請範圍第2項之電路，其中該恆定電流 元件及該開關元件分別由第三及第四MOS電晶體所構 成。 4. 如專利申請範圍第1項之電路，其中該斷開裝置 ------^-----裝：-----—訂：------錄 (請先聞讀背面之注項再填寫本頁) 本紙張尺度速用中國國家揉準（CMS ) A4現格（210X297公* ) 經濟部中央標率局員工消費合作社印踅 '•42576 ^ bI C8 D8 六、申請專利範圍 包括： 一開關元件，當輸入信號成爲一主動信號時，此開關 元件接通並輸出一電流至該第二MOS電晶體之閘極。 5. 如專利申請範圍第4項之電路，其中該開關元件 乃由第三MOS電晶體所構成。 6. 如專利申請範圍第1項之電路，其中該開關裝置 包括： . 一第三MOS電晶體，用以產生一具有恆定電流値的 電流，其電流値乃依據來自該恆定電流源之電流値； 一第四MOS電晶體，當一相位錯誤信號不作用時， 此電晶體接通並將由該第三電晶體所產生之電流輸出至該 第一MOS電晶體及該斷開裝置。 7. 如專利申請範圍第6項之電路，其中該第一及第 二MOS電晶體的閘極互相連接； 該斷開裝置乃連接於該第一 MOS電晶體之閘極及一 電源供應器之間； 該第四MOS電晶體的汲極乃連接至該第一 MOS電晶 體的糊1% 器，包括： 一相位比較器，用以偵測一比較信號及一參考信號間 之相位差；當比較信號之相位較參考信號之相位延遲時’ 輸出一相位誤差/上信號，當比較信號之相位超前於參考 信號之相位時，就輸出一相位誤差/下的信號； 一電荷幫浦電路，依據來自於該相位比較器之相位誤 20 ~^ _· 裝^ 訂 錄 (請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家樣準（CNS ) ( 2丨0Χ297公釐）
    六、申請專利範圍 經濟部中央楳牟局員工消费合作社印製 差/上信號和相位誤差/下信號’輸出充電及放電電流； 一迴路濾波器’根據來自於該電荷幫浦電路的充電、 放電電流書出，而產生一控制電壓； 一電壓控制振盪器，輸出一信號作爲一振盪輸出信 號，該信號之頻率係由來自於該迴路濾波器之控制電壓所 控制； 一分頻器，將來自該電壓控制振盪器之振盪輸出信號 的頻率予以分頻，並將如此而獲得之一比較信號輸出至該 電荷幫浦電路； 該電荷幫浦電路，包括： 一恆定電流源’用以產生並輸出一具有恆定電流値的 流， 一開關裝置，當相位誤差/上信號和相位誤差/下信號 爲主動信號時，此開關裝置接通並輸出由該恆定電流源所 決定之一電流， 一第一MOS電晶體，用來使電流流過該開關裝置； 一第二MOS電晶體，與該第一MOS電晶體共同構成 一電流鏡像電路，第二MOS電晶體並輸出一電流作爲充 電電流或放電電流兩者之一，其電流値乃取決於流經第一 電晶體的電流；及 一斷開裝置，當相位誤差/上信號和相位誤差/下信號 不作用時，藉由對該第二MOS電晶體之閘極施以充電或 放電，而使第二MOS電晶體斷路。 9.如專利申請範圍第8項之合成器，其中該斷開裝 21 本紙伕尺度適用中國國家揉率（CNS > Α4規格（210Χ297公釐） U3 (請先《讀背面之注意事項再填寫本頁) 、νβ Γ A8 B8 C8 D8 ^、申請專利範圍 置包括： 一恆定電流元件，用以產生一具有恆定電流値的電 流，其電流値乃依據來自該恆定電流源之電流値；及 一開關元件’當相位誤差/上信號和相位誤差/下信號 不作用時，此開關接通並將該®定電流元件所產生之電流 輸出至該第二MOS電晶體之閘極。 10.如專利申請範圍第8項之合成器，其中該斷開裝 置包括： 一開關元件，當相位誤差/上信號和相位誤差/下信號 不作用時，此開關元件接通並輸出一電流至該第二MOS 電晶體之閘極。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印製 22 t紙張从遑用中困國家騎（CNS) M祕（2iqx29Va、產
TW087113296A 1997-08-20 1998-08-12 Charge pumping circuit and PLL frequency synthesizer TW425768B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9223850A JPH1168560A (ja) 1997-08-20 1997-08-20 Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路

Publications (1)

Publication Number Publication Date
TW425768B true TW425768B (en) 2001-03-11

Family

ID=16804703

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087113296A TW425768B (en) 1997-08-20 1998-08-12 Charge pumping circuit and PLL frequency synthesizer

Country Status (5)

Country Link
US (1) US6111469A (zh)
JP (1) JPH1168560A (zh)
KR (1) KR100293769B1 (zh)
CN (1) CN1156083C (zh)
TW (1) TW425768B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3250540B2 (ja) * 1999-03-15 2002-01-28 日本電気株式会社 Ｐｌｌ回路
JP2000295098A (ja) * 1999-04-06 2000-10-20 Oki Electric Ind Co Ltd フェーズロックループ回路
GB2356751B (en) * 1999-11-23 2004-04-21 Sony Uk Ltd Charge pump
US6472914B2 (en) 2000-01-21 2002-10-29 Texas Instruments Incorporated Process independent ultralow charge pump
KR100374631B1 (ko) 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
JP3493575B2 (ja) * 2000-07-28 2004-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置、チャージポンプ回路およびｐｌｌ回路
US6466069B1 (en) * 2000-11-21 2002-10-15 Conexant Systems, Inc. Fast settling charge pump
US7082178B2 (en) * 2001-12-14 2006-07-25 Seiko Epson Corporation Lock detector circuit for dejitter phase lock loop (PLL)
US6750685B1 (en) * 2002-05-23 2004-06-15 National Semiconductor Corporation Apparatus and method for a bi-directional charge driver circuit
US6798260B1 (en) * 2003-03-04 2004-09-28 Intersil Americas Inc. Margining pin interface and control circuit
US6963232B2 (en) * 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
US7038552B2 (en) * 2003-10-07 2006-05-02 Analog Devices, Inc. Voltage controlled oscillator having improved phase noise
US7053684B1 (en) * 2004-04-28 2006-05-30 Cirrus Logic, Inc. Reduced jitter charge pumps and circuits and systems utilizing the same
JP4327144B2 (ja) 2005-09-30 2009-09-09 富士通マイクロエレクトロニクス株式会社 Ｐｌｌ回路におけるアクティブフィルタ。

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5510238A (en) * 1978-07-07 1980-01-24 Citizen Watch Co Ltd Rll circuit
US4792705A (en) * 1986-03-14 1988-12-20 Western Digital Corporation Fast switching charge pump
JPH01128620A (ja) * 1987-11-13 1989-05-22 Fujitsu Ltd チャージポンプ回路
JPH0529847A (ja) * 1991-07-10 1993-02-05 Fujitsu Ltd 能動負荷回路及びそれを用いた差動増幅器
JPH0613896A (ja) * 1991-09-12 1994-01-21 Hitachi Ltd 位相同期回路
JP3425235B2 (ja) * 1994-09-13 2003-07-14 株式会社東芝 可変減衰器
JPH08204549A (ja) * 1995-01-20 1996-08-09 Mitsubishi Electric Corp チャージポンプ回路
JPH09298462A (ja) * 1996-04-30 1997-11-18 Sony Corp Ｐｌｌ回路
GB2324423B (en) * 1997-04-16 1999-07-21 Lsi Logic Corp Charge pump
JPH11146138A (ja) * 1997-11-06 1999-05-28 Asahi Optical Co Ltd 移送機構

Also Published As

Publication number Publication date
CN1156083C (zh) 2004-06-30
CN1208996A (zh) 1999-02-24
US6111469A (en) 2000-08-29
KR100293769B1 (ko) 2001-07-12
KR19990023644A (ko) 1999-03-25
JPH1168560A (ja) 1999-03-09

Similar Documents

Publication Publication Date Title
TWI361570B (en) Clock synchronization circuit and operation method thereof
TW425768B (en) Charge pumping circuit and PLL frequency synthesizer
US6466078B1 (en) Reduced static phase error CMOS PLL charge pump
TW538596B (en) Digitally controlled analog delay locked loop (DLL)
US6828866B2 (en) High noise rejection voltage-controlled ring oscillator architecture
JP5876368B2 (ja) 改良された帯域幅を備える電圧制御発振器を有する位相同期ループ回路
WO2001095492A1 (fr) Dispositif synchrone
JPH06152399A (ja) 電圧制御発振回路及び電圧制御発振方法
TWI302058B (en) Power management for low-jitter phase-locked loop in portable application
US8786334B2 (en) Lock detection circuit and phase-locked loop circuit including the same
JP5218337B2 (ja) チャージポンプ回路及びそれを用いるｐｌｌ回路
US5357216A (en) Current sourcing and sinking circuit for driving a VCO charge pump
US6611177B2 (en) Voltage controlled oscillator including fluctuation transmitter for transmitting potential fluctuation by noise
US20060232346A1 (en) Integrated circuit including a ring oscillator circuit
US7511584B2 (en) Voltage controlled oscillator capable of operating in a wide frequency range
KR100510504B1 (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
CN111510114B (zh) 一种时钟发生器电路
JP2001094404A (ja) 電圧制御遅延回路
US7579888B2 (en) Frequency synthesizer and charge pump circuit used therein
CN115208357A (zh) 复制电路和包括复制电路的振荡器
JP2000059215A (ja) 周波数シンセサイザ、マルチ―モジュラス周波数分周器及びチャ―ジポンプ回路
TWI418137B (zh) 電壓控制振盪器
WO2005008895A1 (ja) チャージポンプ回路
US7777541B1 (en) Charge pump circuit and method for phase locked loop
JP2007295165A (ja) チャージポンプ回路及びこれを用いたｐｌｌ回路

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees