JP2000295098A - フェーズロックループ回路 - Google Patents

フェーズロックループ回路

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JP2000295098A JP11098330A JP9833099A JP2000295098A JP 2000295098 A JP2000295098 A JP 2000295098A JP 11098330 A JP11098330 A JP 11098330A JP 9833099 A JP9833099 A JP 9833099A JP 2000295098 A JP2000295098 A JP 2000295098A
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voltage
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nmos
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Kenji Arai
健嗣 新井
Tomonobu Yokoyama
友信 横山
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 半導体チップ上に形成した精度の高いＰＬＬ
（フェーズロックループ回路）を提供する。 【解決手段】 ＬＰＦ（ループフィルタ）１０Ａにおい
て、抵抗２１，２２で分圧された基準電圧ＶＲは、ＮＭ
ＯＳ２０のゲートに与えられ、ＰＭＯＳ１９とＮＭＯＳ
２０に所定電流が流れる。ＰＭＯＳ１９とＮＭＯＳ２０
のゲート電圧は、電流ミラー回路を構成するＰＭＯＳ１
７とＮＭＯＳ１８のゲートにバイアス電圧ＶＰ，ＶＮと
して与えられる。ＰＦＤ（位相差検出回路）１から検出
信号ＵＰ，ＤＮが出力されると、ＰＭＯＳ１７またはＮ
ＭＯＳ１８は精度の良い高抵抗として動作する。ＰＭＯ
Ｓ１７とＮＭＯＳ１８のオン抵抗、抵抗１５、及びキャ
パシタ１６によるラグリードフィルタの出力は制御電圧
ＶＣとしてＶＣＯ（電圧制御発振回路）２に与えられ、
所定の応答特性を有する発振信号ＦＶが得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路上に形成
されたフェーズロックループ回路（以下、「ＰＬＬ」と
いう）、特にそのループフィルタ（以下、「ＬＰＦ」と
いう）の構成技術に関するものである。
【０００２】
【従来の技術】ＰＬＬは、発振器の出力信号の位相を、
外部から与えられる基準信号の位相に一致追従させる回
路である。ＰＬＬは、基準信号の周波数を元にして任意
周波数の信号を生成する周波数シンセサイザや、データ
信号の中から同期クロック信号を抽出するクロック再生
回路等に広く使用されている。
【０００３】図２は、従来のＰＬＬの構成図である。こ
のＰＬＬは、位相差検出回路（以下、「ＰＦＤ」とい
う）１、電圧制御発振回路（以下、「ＶＣＯ」という）
２、帰還回路３、及びＬＰＦ１０で構成されている。Ｐ
ＦＤ１は、基準信号ＦＲと内部信号ＦＩとの位相差を検
出し、内部信号ＦＩの位相が遅れているときには検出信
号ＵＰを、進んでいるときには検出信号ＤＮを、その位
相差に応じた時間だけレベル“Ｌ”にして出力するもの
である。位相差がない場合は、ＰＦＤ１からレベル
“Ｈ”の検出信号ＵＰ，ＤＮが出力されるようになって
いる。
【０００４】ＬＰＦ１０は、検出信号ＵＰ，ＤＮの高周
波成分を抑制して位相差に応じた安定した制御電圧ＶＣ
を生成するものである。このＬＰＦ１０は、電源電位Ｖ
ＤＤとノードＮ１との間に接続され、ＰＦＤ１から与え
られる検出信号ＵＰによってオン／オフ制御されるＰチ
ャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」とい
う）１１を有している。また、ＬＰＦ１０は、検出信号
ＤＮのレベルを反転するインバータ１２、及び接地電位
ＧＮＤとノードＮ１との間に接続され、インバータ１２
の出力信号によってオン／オフ制御されるＮチャネルＭ
ＯＳトランジスタ（以下、「ＮＭＯＳ」という）１３を
有している。ノードＮ１には抵抗１４の一端が接続さ
れ、この抵抗１４の他端がノードＮ２に接続されてい
る。ノードＮ２と接地電位ＧＮＤとの間には、直列接続
された抵抗１５とキャパシタ１６が接続され、これらの
抵抗１４，１５、及びキャパシタ１６によってラグリー
ドフィルタが構成されている。そして、ノードＮ２か
ら、検出信号ＵＰ，ＤＮ中の高周波成分や雑音が除去さ
れて位相差に応じた制御電圧ＶＣが出力されるようにな
っている。
【０００５】ＶＣＯ２は、制御電圧ＶＣによってその発
振信号ＦＶの周波数が制御される発振器であり、制御電
圧ＶＣの上昇に伴ってその発振信号ＦＶの周波数が上昇
する特性を有している。また、帰還回路３は、例えば分
周器等で構成され、発振信号ＦＶの周波数を１／ｎに分
周し、内部信号ＦＩとしてＰＦＤ１に帰還する回路であ
る。このようなＰＬＬで、例えば、ＶＣＯ２は１ＭＨｚ
を中心とする一定範囲の周波数で発振するように設計さ
れ、帰還回路３の分周比が１／１０に設定されていると
する。
【０００６】ここで、ＰＬＬへの電源が投入されるとと
もに、外部から例えば１００ｋＨｚの基準信号ＦＲが与
えられたとする。電源投入直後、ＬＰＦ１０のキャパシ
タ１６は充電されていないので、このＬＰＦ１０から出
力される制御電圧ＶＣは低く、ＶＣＯ２の発振信号ＦＶ
の周波数は１ＭＨｚより低くなる。従って、帰還回路３
から出力される内部信号ＦＩは１００ｋＨｚよりも低く
なり、内部信号ＦＩの位相は基準信号ＦＲに対して遅
れ、ＰＦＤ１から“Ｌ”の検出信号ＵＰが出力される。
これにより、ＰＭＯＳ１１がオンとなり、電源電位ＶＤ
ＤからこのＰＭＯＳ１１、及び抵抗１４，１５を通して
キャパシタ１６が充電され、ノードＮ２から出力される
制御電圧ＶＣは上昇する。
【０００７】制御電圧ＶＣの上昇により、ＶＣＯ２の発
振信号ＦＶの周波数は上昇する。そして、発振信号ＦＶ
が１ＭＨｚとなり、内部信号ＦＩが１００ｋＨｚとなっ
て位相同期が確立すると、ＰＦＤ１の検出信号ＵＰ，Ｄ
Ｎはともに“Ｈ”となる。これにより、ＬＰＦ１０から
出力される制御電圧ＶＣの上昇は停止して一定値に保持
され、ＶＣＯ２の発振信号ＦＶの周波数は１ＭＨｚに固
定される。ここで、例えば電源電圧変動等によって内部
信号ＦＩの位相が基準信号ＦＲに対して進むと、位相同
期が外れてＰＦＤ１から“Ｌ”の検出信号ＤＮが出力さ
れ、ＬＰＦ１０のＮＭＯＳ１３がオンとなる。これによ
り、キャパシタ１６に充電されていた電荷は、抵抗１
５，１４、及びＮＭＯＳ１３を通して接地電位ＧＮＤに
放電され、ノードＮ２の制御電圧ＶＣが低下する。制御
電圧ＶＣの低下により、ＶＣＯ２の発振信号ＦＶの周波
数は低下し、内部信号ＦＩの位相が遅れるように制御さ
れる。
【０００８】また、内部信号ＦＩの位相が基準信号ＦＲ
に対して遅れると、ＰＦＤ１から“Ｌ”の検出信号ＵＰ
が出力され、ＬＰＦ１０から出力される制御電圧ＶＣが
上昇する。これによってＶＣＯ２の発振信号ＦＶの周波
数は上昇し、内部信号ＦＩの位相が進むように制御され
る。このようなフィードバック制御により、内部信号Ｆ
Ｉの位相は基準信号ＦＲの位相に一致追随するようにな
っている。ここで、検出信号ＵＰ，ＤＮに基づいて制御
電圧ＶＣを生成するＬＰＦ１０の応答特性は、ＰＬＬの
動作特性に大きな影響を与える。即ち、抵抗１４，１
５、及びキャパシタ１６で構成されるラグリードフィル
タの時定数を大きくすると、同期確立までの遷移時間で
あるロックアップタイムは長くなるが、一旦同期が確立
すると雑音等による位相ジッタが小さいという特性を示
す。一方、ラグリードフィルタの時定数を小さくする
と、ロックアップタイムは短くなるが、雑音等による位
相ジッタが大きいという特性を示す。このため、例えば
クロック再生回路等に用いられるＰＬＬでは、位相ジッ
タを小さくするために、時定数の大きいＬＰＦ１０を使
用している。また、携帯電話機等の送受信周波数制御に
用いられる周波数シンセサイザでは、応答速度を速くす
るために時定数の小さいＬＰＦ１０を使用している。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬでは、次の（ｉ）〜（iii)のような課題があっ
た。 （ｉ） ＰＬＬを構成するＰＦＤ１、ＬＰＦ１０、ＶＣ
Ｏ２、及び帰還回路３を１つの集積回路として半導体チ
ップ上に形成する場合、ＬＰＦ１０の抵抗１４，１５の
抵抗値やキャパシタ１６の容量値を正確に形成すること
が困難であった。特に、ＣＭＯＳ等の集積回路における
配線パターンの微細化のため、製造プロセスのばらつき
の影響が大きくなり、設計通りの時定数を得ることが困
難となり、所期の特性が得られないことがあった。 （ii） 時定数の大きなＬＰＦ１０を必要とする場合、
抵抗１４の抵抗値を大きくする必要があるが、ＣＭＯＳ
等の集積回路において、例えば１００ｋΩのような安定
した高抵抗を得ることは困難であった。 （iii) ＬＰＦ１０を含めてＰＬＬを１つの集積回路と
して半導体チップ上に形成すると、そのＬＰＦ１０の特
性を変更することができない。このため、多用途に使用
する汎用ＰＬＬではＬＰＦ１０を外付けする必要があ
り、小形化が困難となっていた。 本発明は、前記従来技術が持っていた課題を解決し、精
度の高いＬＰＦを含めて１つの半導体チップ上に形成し
たＰＬＬを提供するものである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体基板上に形成さ
れ、基準信号と内部信号との位相差を検出し、該内部信
号の遅れまたは進みに対応して第１または第２の検出信
号を出力するＰＦＤと、印加された制御電圧に対応する
周波数の発振信号を出力するＶＣＯと、前記発振信号に
基づいて前記内部信号を生成して該ＰＦＤに帰還する帰
還回路と、前記ＶＣＯの周波数を制御するための前記制
御電圧を生成するフィルタ回路とを備えたＰＬＬにおい
て、前記フィルタ回路を次のように構成している。
【００１１】即ち、このフィルタ回路は、第１の検出信
号に基づいて第１の電源電位と第１のノードとの間の接
続をオン／オフ制御する第１のスイッチ手段と、出力ノ
ードと前記第１のノードとの間に接続され、制御電極に
与えられる第１のバイアス電圧によってオン抵抗が制御
される第１のトランジスタと、第２のノードと前記出力
ノードとの間に接続され、制御電極に与えられる第２の
バイアス電圧によってオン抵抗が制御される第２のトラ
ンジスタと、前記第２の検出信号に基づいて第２の電源
電位と前記第２のノードとの間の接続をオン／オフ制御
する第２のスイッチ手段と、前記第１及び第２の電源電
位間の電圧を第１及び第２の抵抗で分圧して前記第２の
バイアス電圧を生成する分圧手段とを有している。
【００１２】更に、このフィルタ回路は、第１及び第２
の電源電位間に直列に接続され、前記第２のバイアス電
圧に応じて流れる電流が制御されるトランジスタを有
し、該トランジスタに流れる電流に基づいて前記第１の
バイアス電圧を生成するバイアス生成手段と、前記出力
ノードと前記第１または第２の電源電位との間に接続さ
れ、前記制御電圧に対応する電圧を保持することによっ
て前記制御電圧の変動を抑制する容量手段とを有してい
る。
【００１３】第２の発明は、第１の発明におけるフィル
タ回路において、前記容量手段に直列に接続され、該容
量手段に入出力する電流を制限することによって前記制
御電圧の変動を抑制する抵抗手段を設けている。第３の
発明は、第１及び第２の発明におけるフィルタ回路を、
前記第１のトランジスタに並列にそれぞれ特性の異なる
単数または複数の第３のトランジスタを接続し、第１の
選択信号に基づいて該第１または第３のトランジスタの
内のいずれかを選択するとともに、前記第２のトランジ
スタに並列にそれぞれ特性の異なる単数または複数の第
４のトランジスタを接続し、該第１の選択信号に基づい
て該第２または第４のトランジスタの内のいずれかを選
択するように構成している。
【００１４】第４の発明は、第１〜第３の発明における
フィルタ回路を、前記分圧手段を構成する第２の抵抗を
直列接続された複数の直列抵抗で構成するとともに、第
２の選択信号に基づいて該直列抵抗を短絡するための短
絡部を設けている。第５の発明は、第２〜第４の発明に
おけるフィルタ回路を、前記抵抗手段を直列接続された
複数の直列抵抗で構成するとともに、第３の選択信号に
基づいて該直列抵抗を短絡するための短絡部を設けてい
る。
【００１５】第６の発明は、第１〜第５の発明における
フィルタ回路を、前記容量手段を容量の異なる複数のキ
ャパシタで構成するとともに、第４の選択信号に基づい
て該キャパシタと前記第３のノードとの接続をオン／オ
フ制御するためのスイッチ部を設けている。第７の発明
は、第１〜第６の発明におけるフィルタ回路を、非動作
時の消費電力を低減するため及び静止時電流テストによ
る故障検出を可能にするため、電力制御信号によって制
御され、前記分圧手段を前記第１及び第２の電源電位か
ら切り離すためのスイッチ部を設けている。
【００１６】本発明によれば、以上のようにＰＬＬを構
成したので、次のような作用が行われる。フィルタ回路
の分圧手段によって基準電圧が生成され、この基準電圧
がバイアス生成手段に与えられて第１及び第２のバイア
ス電圧が生成される。これらの第１及び第２のバイアス
電圧は、それぞれ第１及び第２のトランジスタの制御電
極に与えられ、これらの第１及び第２のトランジスタの
オン抵抗が制御される。
【００１７】ここで、例えばＶＣＯから帰還回路を介し
て帰還された内部信号の位相が基準信号に対して遅れる
と、ＰＦＤから第１の検出信号が出力される。これによ
り、フィルタ回路の第１のスイッチ手段がオンとなり、
第１の電源電位から第１のトランジスタ、及び出力ノー
ドに接続された抵抗手段を介して容量手段に電流が流
れ、この容量手段に電荷が蓄積されて出力ノードの制御
電圧が上昇する。これにより、ＶＣＯの発振信号の周波
数は位相差をなくすように制御され、周波数が上昇して
位相差は小さくなり、最終的に内部信号の位相は基準信
号の位相に一致する。
【００１８】これとは逆に、ＶＣＯから帰還回路を介し
て帰還された内部信号の位相が基準信号に対して進む
と、ＰＦＤから第２の検出信号が出力される。これによ
り、フィルタ回路の第２のスイッチ手段がオンとなり、
容量手段から抵抗手段、及び第２のトランジスタを介し
て第２の電源電位（例えば、接地電位）に電流が流れ、
この容量手段の電荷が放電されて出力ノードの制御電圧
は低下する。これにより、ＶＣＯの発振信号の周波数は
位相差をなくすように制御され、周波数が低下して位相
差は小さくなり、最終的に内部信号の位相は基準信号の
位相に一致する。このようなフィードバック制御によっ
て、内部信号の位相は基準信号の位相に一致追随する。
【００１９】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＰＬＬの構成図
であり、図２の従来のＰＬＬと共通の要素には共通の符
号が付されている。このＰＬＬは、半導体チップ上に形
成されたもので、図２のＰＬＬと同様のＰＦＤ１、ＶＣ
Ｏ２、及び帰還回路３と、図２とは異なるフィルタ回路
（例えば、ＬＰＦ）１０Ａとで構成されている。
【００２０】即ち、ＰＦＤ１は、外部から与えられる基
準信号ＦＲと、帰還回路３から与えられる内部信号ＦＩ
との位相差を検出して、内部信号ＦＩの位相が遅れてい
るときには検出信号ＵＰを、進んでいるときには検出信
号ＤＮを、その位相差に応じた時間だけ“Ｌ”にして出
力するものである。また、位相差がない場合、ＰＦＤ１
は、いずれも“Ｈ”の検出信号ＵＰ，ＤＮを出力するよ
うになっている。また、ＶＣＯ２は、ＬＰＦ１０Ａから
与えられる制御電圧ＶＣによって発振信号ＦＶの周波数
が制御される発振器であり、この制御電圧ＶＣの上昇に
伴ってその発振信号ＦＶの周波数が上昇する特性を有し
ている。更に、帰還回路３は、例えば分周器等で構成さ
れ、発振信号ＦＶの周波数を１／ｎに分周し、内部信号
ＦＩとしてＰＦＤ１に帰還するための回路である。
【００２１】一方、ＬＰＦ１０Ａは、検出信号ＵＰ，Ｄ
Ｎの高周波成分を抑制して位相差に応じた安定した制御
電圧ＶＣを生成するものである。このＬＰＦ１０は、電
源電位ＶＤＤとノードＮ１ａとの間に接続され、ＰＦＤ
１から与えられる検出信号ＵＰによってオン／オフ制御
される第１のスイッチ手段（例えば、ＰＭＯＳ）１１を
有している。また、ＬＰＦ１０Ａは、検出信号ＤＮのレ
ベルを反転するインバータ１２、及び接地電位ＧＮＤと
ノードＮ１ｂとの間に接続され、このインバータ１２の
出力信号によってオン／オフ制御される第２のスイッチ
手段（例えば、ＮＭＯＳ）１３を有している。ノードＮ
１ａには第１のトランジスタ（例えば、ＰＭＯＳ）１７
のソースが接続され、このＰＭＯＳ１７のドレインが出
力ノード（例えば、ノードＮ２）に、ゲートがノードＮ
３にそれぞれ接続されている。ノードＮ１ｂには第２の
トランジスタ（例えば、ＮＭＯＳ）１８のソースが接続
され、このＮＭＯＳ１８のドレインが出力ノード（例え
ば、ノードＮ２）に接続されている。
【００２２】更に、ＬＰＦ１０Ａはバイアス生成手段
（例えば、ＰＭＯＳ１９及びＮＭＯＳ２０）を有してお
り、このＰＭＯＳ１９のソースが電源電位ＶＤＤに、ド
レインとゲートがノードＮ３に接続されている。ノード
Ｎ３にはＮＭＯＳ２０のドレインが接続され、このＮＭ
ＯＳ２０のソースが接地電位ＧＮＤに接続されている。
また、電源電位ＶＤＤと接地電位ＧＮＤの間には、分圧
手段（例えば、抵抗２１，２２）が接続されており、こ
れらの抵抗２１，２２で分圧されて生成された基準電圧
ＶＲが、ＮＭＯＳ２０，１８のゲートに共通に与えられ
るようになっている。このように、ＰＭＯＳ１７及びＮ
ＭＯＳ１８は、ＰＭＯＳ１９及びＮＭＯＳ２０とともに
電流ミラー回路を構成し、これらのＰＭＯＳ１７及びＮ
ＭＯＳ１８のゲートに、それぞれバイアス電圧ＶＰ，Ｖ
Ｎが出力されるようになっている。
【００２３】ノードＮ２と接地電位ＧＮＤとの間には、
直列接続された抵抗手段（例えば、抵抗）１５及び容量
手段（例えば、キャパシタ）１６が接続されている。ま
た、ＰＭＯＳ１７及びＮＭＯＳ１８は、図２中の抵抗１
４に対応するものであり、これらのＰＭＯＳ１７または
ＮＭＯＳ１８のオン抵抗と、抵抗１５と、キャパシタ１
６とによってラグリードフィルタが構成されている。そ
して、このラグリードフィルタによって、検出信号Ｕ
Ｐ，ＤＮ中の高周波成分や雑音が除去されて、ノードＮ
２から位相差に応じた制御電圧ＶＣが出力されるように
なっている。
【００２４】次に、動作を説明する。このようなＰＬＬ
で、例えば、ＶＣＯ２は１０ＭＨｚを中心とする一定範
囲の周波数で発振するように設計され、帰還回路３の分
周比が１／１００に設定されているとする。ここで、Ｐ
ＬＬへの電源が投入されるとともに、外部から例えば１
００ｋＨｚの基準信号ＦＲが与えられたとする。電源の
投入により、電源電位ＶＤＤは抵抗２１，２２によって
分圧され、これらの抵抗２１，２２で生成された基準電
圧ＶＲが、ＮＭＯＳ２０のゲートに与えられる。これに
より、ＰＭＯＳ１９及びＮＭＯＳ２０には、基準電圧Ｖ
Ｒに応じた所定の電流が流れる。
【００２５】電源投入直後、ＬＰＦ１０Ａのキャパシタ
１６は充電されていないので、このＬＰＦ１０Ａから出
力される制御電圧ＶＣは低く、ＶＣＯ２の発振信号ＦＶ
の周波数は１０ＭＨｚより低くなる。従って、帰還回路
３から出力される内部信号ＦＩは１００ｋＨｚよりも低
くなり、この内部信号ＦＩの位相は基準信号ＦＲに対し
て遅れる。ＰＦＤ１から出力される検出信号ＵＰは、位
相遅れを検出している期間“Ｌ”となり、ＰＭＯＳ１１
はオンとなる。一方、検出信号ＤＮは“Ｈ”となってい
るので、ＮＭＯＳ１３はオフである。これにより、ＰＭ
ＯＳ１７には、そのゲートに供給されるバイアス電圧Ｖ
Ｐに基づいて所定の電流が流れ、このＰＭＯＳ１７は所
定のオン抵抗を有する抵抗として動作する。そして、電
源電位ＶＤＤからＰＭＯＳ１１，１７、及び抵抗１５を
通してキャパシタ１６が充電され、ノードＮ２から出力
される制御電圧ＶＣは上昇する。
【００２６】制御電圧ＶＣの上昇により、ＶＣＯ２の発
振信号ＦＶの周波数は上昇する。そして、発振信号ＦＶ
が１０ＭＨｚになり、内部信号ＦＩが１００ｋＨｚとな
って位相同期が確立すると、ＰＦＤ１の検出信号ＵＰ，
ＤＮはともに“Ｈ”となる。これにより、ＰＭＯＳ１１
及びＮＭＯＳ１３はともにオフとなり、ＬＰＦ１０Ａか
ら出力される制御電圧ＶＣの上昇は停止して一定値に保
持される。これにより、ＶＣＯ２の発振信号ＦＶの周波
数は１０ＭＨｚに固定される。ここで、例えば電源電圧
変動等により内部信号ＦＩの位相が基準信号ＦＲに対し
て進むと、位相同期が外れてＰＦＤ１０から出力される
検出信号ＤＮは、位相進みを検出している期間“Ｌ”と
なり、ＬＰＦ１０ＡのＮＭＯＳ１３がオンとなる。これ
により、ＮＭＯＳ１８には、そのゲートに供給されるバ
イアス電圧ＶＮに基づいて所定の電流が流れ、このＮＭ
ＯＳ１８は所定のオン抵抗を有する抵抗として動作す
る。そして、キャパシタ１６に充電されていた電荷は、
抵抗１５、及びＮＭＯＳ１８，１３を通して接地電位Ｇ
ＮＤに放電され、ノードＮ２の制御電圧ＶＣが低下す
る。制御電圧ＶＣの低下により、ＶＣＯ２の発振信号Ｆ
Ｖの周波数は低下し、内部信号ＦＩの位相が遅れるよう
に制御される。
【００２７】また、内部信号ＦＩの位相が基準信号ＦＲ
に対して遅れると、ＰＦＤ１から出力される検出信号Ｕ
Ｐは“Ｌ”となり、ＬＰＦ１０Ａから出力される制御電
圧ＶＣが上昇する。これによってＶＣＯ２の発振信号Ｆ
Ｖの周波数は上昇し、内部信号ＦＩの位相が進むように
制御される。このようなフィードバック制御により、内
部信号ＦＩの位相は基準信号ＦＲの位相に一致追随す
る。
【００２８】以上のように、この第１の実施形態のＰＬ
Ｌは、次の（１）〜（３）のような利点がある。 （１） ラグリードフィルタの抵抗を、ＰＭＯＳ１７及
びＮＭＯＳ１８のオン抵抗で構成し、これらのＰＭＯＳ
１７及びＮＭＯＳ１８のオン抵抗を電流ミラー回路から
のバイアス電圧ＶＰ，ＶＮによって制御するようになっ
ている。これにより、大きな抵抗値（即ち、オン抵抗）
を容易に得ることができる。 （２） 電流ミラー回路におけるバイアス電圧ＶＰ，Ｖ
Ｎは、抵抗２１，２２による分圧回路で生成された基準
電圧ＶＲで決定される。抵抗２１，２２による分圧回路
の分圧比は、半導体チップの製造プロセスのばらつきに
はほとんど影響されないので、設計通りの特性を容易に
得ることができる。 （３） ＬＰＦ１０ＡをＰＦＤ１や帰還回路３等ととも
に同一の半導体チップ上に形成しているので、小形化が
可能である。
【００２９】第２の実施形態 図３は、本発明の第２の実施形態を示すＬＰＦの回路図
である。このＬＰＦ１０Ｂは、図１中のＬＰＦ１０Ａに
代えて用いられるものであり、要素と共通の要素には共
通の符号が付されている。このＬＰＦ１０Ｂでは、ＰＭ
ＯＳ１１のソースと電源電位ＶＤＤとの間にスイッチ用
のＰＭＯＳ２３を設け、ＮＭＯＳ１３のソースと接地電
位ＧＮＤとの間にスイッチ用のＮＭＯＳ２４を設けてい
る。そして、ＮＭＯＳ２４のゲートには、外部から選択
信号ＳＡ０が与えられ、ＰＭＯＳ２３のゲートにはイン
バータ２５を介してこの選択信号ＳＡ０が与えられるよ
うになっている。更に、ＰＭＯＳ２３，１１，１７、及
びＮＭＯＳ１８，１３，２４の直列回路と並列に、ＰＭ
ＯＳ２３ｉ，１１ｉ，１７ｉ、及びＮＭＯＳ１８ｉ，１
３ｉ，２４ｉ（但し、ｉ＝１〜ｍ）の直列回路が設けら
れている。各直列回路中のＰＭＯＳ１７ｉとＮＭＯＳ１
８ｉのゲート幅及びゲート長のディメンジョンは、それ
ぞれ異なる寸法に設計され、それぞれ異なるオン抵抗を
有するようになっている。
【００３０】これらのＰＭＯＳ１１及び各ＰＭＯＳ１１
ｉのゲートには、検出信号ＵＰが共通に与えられ、ＮＭ
ＯＳ１３及び各ＮＭＯＳ１３ｉのゲートには、検出信号
ＤＮが、インバータ１２を介して共通に与えられるよう
になっている。また、ＰＭＯＳ１７及び各ＰＭＯＳ１７
ｉのゲートはＰＭＯＳ１９のゲートに、ＮＭＯＳ１８及
び各ＮＭＯＳ１８ｉのゲートはＮＭＯＳ２０のゲート
に、それぞれ共通接続されている。更に、各ＰＭＯＳ１
７ｉとＮＭＯＳ１８ｉのドレインは、ノードＮ２に共通
接続されている。そして、ＮＭＯＳ２４ｉのゲートに
は、外部から選択信号ＳＡｉが与えられ、ＰＭＯＳ２３
ｉのゲートにはインバータ２５ｉを介してこの選択信号
ＳＡｉが与えられるようになっている。このＬＰＦ１０
Ｂにおいて、外部から与えられる選択信号ＳＡｉの内
の、いずれか１つのみが“Ｈ”に設定され、その他のす
べてが“Ｌ”に設定される。これにより、“Ｈ”の選択
信号ＳＡｉが与えられた直列回路のＰＭＯＳ２３ｉとＮ
ＭＯＳ２４ｉがオンになり、この直列回路が選択され
る。そして、その他の直列回路は電源電位ＶＤＤ及び接
地電位ＧＮＤから切り離される。
【００３１】このようなＬＰＦ１０Ｂを有するＰＬＬの
動作は、図１のＰＬＬの動作と同様であり、前記（１）
〜（３）の利点に加えて次の（４）のような利点があ
る。 （４） 各直列回路におけるＰＭＯＳ１７ｉとＮＭＯＳ
１８ｉのオン抵抗は、それぞれ異なる値となるように設
計されているので、外部からの選択信号ＳＡｉによって
所望の特性のＬＰＦを選択することができる。
【００３２】第３の実施形態 図４は、本発明の第３の実施形態を示すＬＰＦの回路図
である。このＬＰＦ１０Ｃは、図１中のＬＰＦ１０Ａに
代えて用いられるものであり、要素と共通の要素には共
通の符号が付されている。このＬＰＦ１０Ｃでは、図１
中の抵抗２２に代えて直列接続された複数の直列抵抗２
２０，２２１，…，２２n+1 を設けている。各直列抵抗
２２ｊ及び直列抵抗j+1 （但し、ｊ＝０〜ｎ）の接続点
と接地電位ＧＮＤとの間には、これらの直列抵抗２２ｊ
を短絡するための短絡部（例えば、ＮＭＯＳ）２６ｊを
設けている。このＬＰＦ１０Ｃは、デコーダ２７を有し
ており、このデコーダ２７の入力側に外部から２進数の
選択符号ＳＣＢが与えられるようになっている。デコー
ダ２７は、選択符号ＳＣＢをデコードして選択信号ＳＢ
０，ＳＢ１，…，ＳＢｎの内の１つに“Ｈ”を出力し、
その他のすべてに“Ｌ”を出力するものである。選択信
号ＳＢ０〜ＳＢｎは、それぞれＮＭＯＳ２６０〜２６ｎ
のゲートに与えられ、これらの選択信号ＳＢ０〜ＳＢｎ
によってＮＭＯＳ２６０〜２６ｎがオン／オフ制御され
るようになっている。
【００３３】同様に、このＬＰＦ１０Ｃでは、図１中の
抵抗１５に代えてノードＮ３，Ｎ４間に直列接続された
それぞれ抵抗値の異なる複数の直列抵抗１５０，１
５１，…，１５ｐを設けている。各直列抵抗１５ｋ（但
し、ｋ＝０〜ｐ）の両端には、これらの直列抵抗１５ｋ
を短絡するための短絡部（例えば、ＮＭＯＳ）２８ｋが
接続されている。そして、これらのＮＭＯＳ２８ｋの各
ゲートは、デコーダ２９の出力側にそれぞれ接続されて
おり、外部から与えられる２進数の選択符号ＳＣＣに基
づいてオン／オフ制御されるようになっている。
【００３４】更に、このＬＰＦ１０Ｃでは、図１中のキ
ャパシタ１６に代えて、それぞれ容量値の異なる複数の
キャパシタ１６０，１６１，…，１６ｑを設けている。
各キャパシタ１６ｌ（但し、ｌ＝０〜ｑ）の一端は接地
電位ＧＮＤに接続され、他端がそれぞれスイッチ部（例
えば、アナログスイッチ）３００，３０１，…，３０ ｑ
を介してノードＮ４に共通接続されている。これらのア
ナログスイッチ３０ｌの制御端子はデコーダ３１の出力
側にそれぞれ接続されており、外部から与えられる２進
数の選択符号ＳＣＤに基づいてオン／オフ制御されるよ
うになっている。
【００３５】このＬＰＦ１０Ｃにおいて、外部から選択
符号ＳＣＢ，ＳＣＣ，ＳＣＤが与えられると、デコーダ
２７によってこの選択符号ＳＣＢに対応した選択信号Ｓ
Ｂｊのみが“Ｈ”となる。これによってＮＭＯＳ２６ｊ
がオンとなり、直列抵抗２２ j+1 〜２２n+1 が短絡され
る。また、デコーダ２９によって選択符号ＳＣＣに対応
した選択信号ＳＣｋのみが“Ｈ”となる。これによって
ＮＭＯＳ２８ｋがオンとなり、直列抵抗１５ｋが短絡さ
れる。更に、デコーダ３１によって選択符号ＳＣＤに対
応した選択信号ＳＤｌのみが“Ｈ”となる。これによっ
てアナログスイッチ３０ｌがオンとなり、キャパシタ１
６ｌがノードＮ４に接続され、他のキャパシタは切り離
される。
【００３６】このようなＬＰＦ１０Ｃを有するＰＬＬの
動作は、図１のＰＬＬの動作と同様であり、前記（１）
〜（３）の利点に加えて、次の（５）〜（８）のような
利点がある。 （５） 直列接続された直列抵抗２２０〜２２n+1 の一
部を、外部からの選択符号ＳＣＢに基づいて短絡するた
めのＮＭＯＳ２６０〜２６ｎを有している。これによ
り、外部から所望の特性のＬＰＦを選択することができ
る。
【００３７】（６） 直列接続された異なる抵抗値を有
する直列抵抗１５０〜１５ｐのいずれかを、外部からの
選択符号ＳＣＣに基づいて短絡するためのＮＭＯＳ２８
０〜２８ｐを有している。これにより、外部から所望の
特性のＬＰＦを選択することができる。 （７） 容量値の異なる複数のキャパシタ１６０，１６
１，…，１６ｑを、外部からの選択符号ＳＣＤに基づい
て選択接続するためのアナログスイッチ３００〜３０ｑ
を有している。これにより、外部から所望の特性のＬＰ
Ｆを選択することができる。 （８） 外部から２進数で与えられる選択符号ＳＣＢ，
ＳＣＣ，ＳＣＤをデコードして、それぞれ対応する選択
信号ＳＢｊ，ＳＣｋ，ＳＤｌを出力するデコーダ２７，
２９，３１を有している。これにより、個別の選択信号
ＳＢｊ，ＳＣｋ，ＳＤｌを与える場合に比べて、外部接
続用の端子数を削減することができる。
【００３８】第４の実施形態 図５は、本発明の第４の実施形態を示すＬＰＦの回路図
である。このＬＰＦ１０Ｄは、図１中のＬＰＦ１０Ａに
代えて用いられるものであり、要素と共通の要素には共
通の符号が付されている。このＬＰＦ１０Ｄでは、抵抗
２１と電源電位ＶＤＤとの間にスイッチ用のＰＭＯＳ３
２を設け、抵抗２２と接地電位ＧＮＤとの間にスイッチ
用のＮＭＯＳ３３を設けるとともに、ノードＮ３と接地
電位ＧＮＤとの間にスイッチ用のＮＭＯＳ３４を設けて
いる。そして、ＰＭＯＳ３２とＮＭＯＳ３４のゲートに
は、外部からパワーダウン制御信号ＰＤが与えられ、Ｎ
ＭＯＳ３３のゲートにはインバータ３５を介してこのパ
ワーダウン制御信号ＰＤが与えられるようになってい
る。その他の構成は、図１中のＬＰＦ１０Ａと同様であ
る。
【００３９】このＬＰＦ１０Ｄにおいて、外部からのパ
ワーダウン制御信号ＰＤが“Ｈ”になると、ＰＭＯＳ３
２とＮＭＯＳ３３はオフとなり、抵抗２１，２２は、電
源電位ＶＤＤ及び接地電位ＧＮＤから切り離される。ま
た、ＮＭＯＳ３４はオンとなり、ノードＮ３は接地電位
ＧＮＤに接続される。一方、パワーダウン制御信号ＰＤ
が“Ｌ”になると、ＮＭＯＳ３４はオフとなり、ＰＭＯ
Ｓ３２とＮＭＯＳ３３はオンとなる。これにより、抵抗
２１，２２に電源電位ＶＤＤ及び接地電位ＧＮＤから電
流が流れ、これらの抵抗２１，２２の接続点に基準電圧
ＶＲが出力される。
【００４０】このようなＬＰＦ１０Ｄを有するＰＬＬに
おけるパワーダウン制御信号ＰＤが“Ｌ”のときの動作
は、図１のＰＬＬの動作と同様であり、前記（１）〜
（３）の利点に加えて、次の（９）のような利点があ
る。 （９） 外部からのパワーダウン制御信号ＰＤを“Ｈ”
にすることにより、抵抗２１，２２を、電源電位ＶＤＤ
及び接地電位ＧＮＤから切り離すことができるので、動
作していないときの消費電力を低減することができる。
更に、非動作時の電流の値によって異常を判定するＩdd
q テスト（静止時電流テスト）による故障検出が可能と
なる。
【００４１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｋ）のようなものがある。 （ａ） ＰＦＤ１は、位相差を検出したときに“Ｌ”の
検出信号ＵＰ，ＤＮを出力するようになっているが、
“Ｈ”の検出信号ＵＰ，ＤＮを出力するものでも良い。
その場合、インバータ１２を検出信号ＵＰ側に接続すれ
ば良い。 （ｂ） ＶＣＯ２は、制御電圧ＶＣの上昇に伴って発振
信号ＦＶの周波数が上昇するようになっているが、この
制御電圧ＶＣの上昇に伴って発振信号ＦＶの周波数が低
下するものでも良い。その場合、例えば、ＰＦＤ１とＬ
ＰＦ１０Ａ等との間の検出信号ＵＰ，ＤＮの接続を逆に
すれば良い。 （ｃ） 帰還回路３は、発振信号ＦＶを１／ｎに分周し
て内部信号ＦＩを生成するようになっているが、分周せ
ずに信号レベルを調整するだけでＰＦＤ１に帰還するよ
うにしても良い。
【００４２】（ｄ） ＰＦＤ１，ＶＣＯ２，帰還回路
３、及びＬＰＦ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄを、す
べて同一の半導体チップ上に形成しているが、例えば電
圧制御型水晶発振回路等のＶＣＯ２を使用する場合等に
は、このＶＣＯ２を外付けにしても良い。 （ｅ） 図１のＬＰＦ１０Ａでは、図２中の抵抗１４を
ＰＭＯＳ１７及びＮＭＰＳ１８のオン抵抗で置き換える
ようにしているが、抵抗１５も同様にＰＭＯＳ及びＮＭ
ＯＳのオン抵抗で置き換えるようにしても良い。 （ｆ） 図３のＬＰＦ１０Ｂでは、スイッチ用のＰＭＯ
Ｓ２３等を電源電位ＶＤＤ側に挿入しているが、ＰＭＯ
Ｓ１１等とＰＭＯＳ１７等の間に挿入しても良い。同様
に、ＮＭＯＳ２４等をＮＭＯＳ１３等とＮＭＯＳ１８等
の間に挿入しても良い。
【００４３】（ｇ） 図３のＬＰＦ１０Ｂでは、選択信
号ＳＡ０〜ＳＡｍを個別に与えるように構成している
が、図４のＬＰＦ１０Ｃと同様に、２進数の選択符号を
デコーダで解読して、これらの選択信号ＳＡ０〜ＳＡｍ
を生成するようにしても良い。 （ｈ） 図４のＬＰＦ１０Ｃでは、抵抗２２，１５、及
びキャパシタ１６の値をすべて外部からの信号で選択で
きるように構成しているが、例えば、抵抗２２や、抵抗
１５だけを選択できるように構成しても良い。 （ｉ） 図４のＬＰＦ１０Ｃでは、２進数の選択符号Ｓ
ＢＣ等をデコーダ２７等でデコードして選択信号ＳＢ０
等を生成するように構成しているが、図３のＬＰＦ１０
Ｂと同様に、選択信号ＳＢ０等を個別に与えるようにし
ても良い。その場合、外部接続用の端子数は増加する
が、選択の組み合わせを多くすることができる。
【００４４】（ｊ） 図４のＬＰＦ１０Ｃに、図３と同
様の直列回路を複数並列に設けても良い。更に、そのＬ
ＰＦ１０Ｃに、図５と同様のパワーダウン制御のための
回路を追加しても良い。 （ｋ） 図６（ａ），（ｂ）は、本発明のその他の実施
形態を示すＬＰＦの回路図であり、同図（ａ）は図３の
ＬＰＦに対する変形回路例を、同図（ｂ）は電流ミラー
回路の変形例を示している。例えば、図６（ａ）に示す
ように、検出信号ＵＰからのスイッチをＰＭＯＳ１１の
みとし、ＰＭＯＳ１７１，１７２，…，１７ｍに接続し
ても良い。同様に、検出信号ＤＮからのスイッチをＮＭ
ＯＳ１３のみとし、ＮＭＯＳ１８１，１８２，…，１８
ｍに接続しても良い。また、図６（ｂ）に示すように、
ＶＰ，ＶＮのバイアス配線にキャパシタＣＰ，ＣＮを挿
入する。これにより、電源ノイズが生じてもこのキャパ
シタＣＰ，ＣＮによりノイズを吸収させることが可能に
なり、ノイズによるバイアス電圧変動等の影響を防ぎ、
安定したバイアス電圧をオン抵抗用トランジスタＰＭＰ
Ｓ１７，ＮＭＯＳ１３に供給することができる。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１または第２の電源電位と出力ノードとの
間を、それぞれ第１及び第２のバイアス電圧で制御され
る第１及び第２のトランジスタによるオン抵抗で接続し
ている。これにより、大きな抵抗値を容易に得ることが
できるという効果がある。更に、第１のバイアス電圧
は、抵抗による分圧手段から得られる第２のバイアス電
圧で制御されるバイアス生成手段で生成するようになっ
ているので、精度の良いバイアス電圧によって精度の良
い高抵抗を得ることができるという効果がある。
【００４６】第２の発明によれば、出力ノードに抵抗手
段と容量手段による電圧変動抑制回路が接続されている
ので、安定した動作が可能になる。第３の発明によれ
ば、第１及び第２のトランジスタに並列に、特性の異な
る第３及び第４のトランジスタを設けて、第１の選択信
号でいずれかのトランジスタを選択するように構成して
いる。これにより、第１の発明の効果に加えて、所望の
特性のＬＰＦを選択することができるという効果があ
る。
【００４７】第４の発明によれば、分圧手段における第
２の抵抗を複数の直列抵抗で構成し、第２の選択信号で
これらの直列抵抗の幾つかを短絡するように構成してい
る。これにより、第１及び第２の発明の効果に加えて、
ＬＰＦの特性の選択範囲を広くすることができるという
効果がある。第５の発明によれば、抵抗手段を複数の直
列抵抗で構成し、第３の選択信号でこれらの直列抵抗を
短絡するように構成している。これにより、第３の発明
と同様に、ＬＰＦの特性の選択範囲を広くすることがで
きるという効果がある。
【００４８】第６の発明によれば、容量手段を複数のキ
ャパシタで構成し、第４の選択信号でこれらのキャパシ
タの接続制御を行うように構成している。これにより、
第３の発明と同様に、ＬＰＦの特性の選択範囲を広くす
ることができるという効果がある。第７の発明によれ
ば、非動作時の消費電力を低減するために、フィルタ回
路の分圧手段等に流れる電流を停止するスイッチ部を設
けている。これにより、第１〜第５の発明の効果に加え
て、不必要な電力消費を抑制するとともに、静止時電流
テストによる故障検出が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＰＬＬの構成図
である。
【図２】従来のＰＬＬの構成図である。
【図３】本発明の第２の実施形態を示すＬＰＦの回路図
である。
【図４】本発明の第３の実施形態を示すＬＰＦの回路図
である。
【図５】本発明の第４の実施形態を示すＬＰＦの回路図
である。
【図６】本発明のその他の実施形態を示すＬＰＦの回路
図である。
【符号の説明】
１ ＰＦＤ（位相差検出回路） ２ ＶＣＯ（電圧制御発振回路） ３ 帰還回路 １０Ａ，１０Ｂ，１０Ｃ，１０Ｄ ＬＰＦ（ループフ
ィルタ） １１，１７，１９，２３，３２ ＰＭＯＳ １３，１８，２０，２４，２６，２８，３３，３４
ＮＭＯＳ １５，２１，２２ 抵抗 １６ キャパシタ ２７，２９，３１ デコーダ ３０ アナログスイッチ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、基準信号と内
    部信号との位相差を検出し、該内部信号の遅れまたは進
    みに対応して第１または第２の検出信号を出力する位相
    差検出回路と、 印加された制御電圧に対応する周波数の発振信号を出力
    する電圧制御発振回路と、 前記発振信号に基づいて前記内部信号を生成して該位相
    差検出回路に帰還する帰還回路と、 前記電圧制御発振回路の周波数を制御するための前記制
    御電圧を生成するフィルタ回路とを備えたフェーズロッ
    クループ回路において、 前記フィルタ回路は、 前記第１の検出信号に基づいて第１の電源電位と第１の
    ノードとの間の接続をオン／オフ制御する第１のスイッ
    チ手段と、 出力ノードと前記第１のノードとの間に接続され、制御
    電極に与えられる第１のバイアス電圧によってオン抵抗
    が制御される第１のトランジスタと、 第２のノードと前記出力ノードとの間に接続され、制御
    電極に与えられる第２のバイアス電圧によってオン抵抗
    が制御される第２のトランジスタと、 前記第２の検出信号に基づいて第２の電源電位と前記第
    ２のノードとの間の接続をオン／オフ制御する第２のス
    イッチ手段と、 前記第１及び第２の電源電位間の電圧を第１及び第２の
    抵抗で分圧して前記第２のバイアス電圧を生成する分圧
    手段と、 前記第１及び第２の電源電位間に直列に接続され、前記
    第２のバイアス電圧に応じて流れる電流が制御されるト
    ランジスタを有し、該トランジスタに流れる電流に基づ
    いて前記第１のバイアス電圧を生成するバイアス生成手
    段と、 前記出力ノードと前記第１または第２の電源電位との間
    に接続され、前記制御電圧に対応する電圧を保持するこ
    とによって前記制御電圧の変動を抑制する容量手段と
    を、 有することを特徴とするフェーズロックループ回路。
  2. 【請求項２】 前記フィルタ回路において、前記容量手
    段に直列に接続され、該容量手段に入出力する電流を制
    限することによって前記制御電圧の変動を抑制する抵抗
    手段を設けたことを特徴とする請求項１記載のフェーズ
    ロックループ回路。
  3. 【請求項３】 前記フィルタ回路において、前記第１の
    トランジスタに並列にそれぞれ特性の異なる単数または
    複数の第３のトランジスタを接続し、第１の選択信号に
    基づいて該第１または第３のトランジスタの内のいずれ
    かを選択するとともに、前記第２のトランジスタに並列
    にそれぞれ特性の異なる単数または複数の第４のトラン
    ジスタを接続し、該第１の選択信号に基づいて該第２ま
    たは第４のトランジスタの内のいずれかを選択するよう
    に構成したことを特徴とする請求項１または２記載のフ
    ェーズロックループ回路。
  4. 【請求項４】 前記フィルタ回路において、前記分圧手
    段を構成する第２の抵抗を直列接続された複数の直列抵
    抗で構成するとともに、第２の選択信号に基づいて該直
    列抵抗を短絡するための短絡部を設けたことを特徴とす
    る請求項１、２、または３記載のフェーズロックループ
    回路。
  5. 【請求項５】 前記フィルタ回路において、前記抵抗手
    段を直列接続された複数の直列抵抗で構成するととも
    に、第３の選択信号に基づいて該直列抵抗を短絡するた
    めの短絡部を設けたことを特徴とする請求項２、３、ま
    たは４記載のフェーズロックループ回路。
  6. 【請求項６】 前記フィルタ回路において、前記容量手
    段を容量の異なる複数のキャパシタで構成するととも
    に、第４の選択信号に基づいて該キャパシタと前記第３
    のノードとの接続をオン／オフ制御するためのスイッチ
    部を設けたことを特徴とする請求項１、２、３、４、ま
    たは５記載のフェーズロックループ回路。
  7. 【請求項７】 前記フィルタ回路において、非動作時の
    消費電力を低減するため及び静止時電流テストによる故
    障検出を可能にするため、電力制御信号によって制御さ
    れ、前記分圧手段を前記第１及び第２の電源電位から切
    り離すためのスイッチ部を設けたことを特徴とする請求
    項１、２、３、４、５、または６記載のフェーズロック
    ループ回路。
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Cited By (2)

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