JP2005006187A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路 Download PDFInfo
- Publication number
- JP2005006187A JP2005006187A JP2003169564A JP2003169564A JP2005006187A JP 2005006187 A JP2005006187 A JP 2005006187A JP 2003169564 A JP2003169564 A JP 2003169564A JP 2003169564 A JP2003169564 A JP 2003169564A JP 2005006187 A JP2005006187 A JP 2005006187A
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- controlled oscillator
- oscillation control
- charge pump
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】常に、制御発振器がゲインの高い状態で動作できるように発信制御信号の発生制御が行えるＰＬＬ回路を得ること。
【解決手段】発振制御信号ＶＣＯＮＴに従って発振動作を行う制御発振器２と、制御発振器２の出力信号と参照信号との位相・周波数の比較結果に基づき発振制御信号ＶＣＯＮＴを出力するチャージポンプ１とを備えるＰＬＬ回路において、制御発振器２の高い制御ゲインを与える電圧に相当するバイアス電圧Ｖｃｅｎｔｅｒを発生するバイアス電圧発生回路６を設け、バイアス電圧発生回路６の出力端を、任意の時に発生する初期化信号ＳＴＰ，ＳＴＰＢに応答して導通状態となるスイッチ素子４，５を介してチャージポンプ１における発振制御信号ＶＣＯＮＴを出力する方のノード１７に接続した。
【選択図】 図１
【解決手段】発振制御信号ＶＣＯＮＴに従って発振動作を行う制御発振器２と、制御発振器２の出力信号と参照信号との位相・周波数の比較結果に基づき発振制御信号ＶＣＯＮＴを出力するチャージポンプ１とを備えるＰＬＬ回路において、制御発振器２の高い制御ゲインを与える電圧に相当するバイアス電圧Ｖｃｅｎｔｅｒを発生するバイアス電圧発生回路６を設け、バイアス電圧発生回路６の出力端を、任意の時に発生する初期化信号ＳＴＰ，ＳＴＰＢに応答して導通状態となるスイッチ素子４，５を介してチャージポンプ１における発振制御信号ＶＣＯＮＴを出力する方のノード１７に接続した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、チャージポンプを備えるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路には、位相補正と周波数補正とを同時に行うタイプと、位相補正と周波数補正とを別個独立に行うタイプとがある。以下、図６〜図９を参照して、両者についてその概要を説明する。
【０００３】
図６は、位相補正と周波数補正とを同時に行うＰＬＬ回路の一般的な構成を示すブロック図である。図６に示すように、位相補正と周波数補正とを同時に行うＰＬＬ回路は、位相−周波数比較器（ＰＦＤ）６１と、フィルタ６２と、制御発振器（ＶＣＯ）６３とで構成されている。
【０００４】
位相−周波数比較器（ＰＦＤ）６１は、入力信号（リファレンスクロック）と制御発振器（ＶＣＯ）６３の出力ｆＯＵＴ（帰還信号：クロック）との周波数、位相を比較し、制御発振器６３の発振周波数を上げるべきか下げるべきかを検出し、発振制御信号の電圧値（または電流値）を制御する。
【０００５】
制御された発振制御信号は、フィルタ６２にてノイズ除去処理（平滑化処理）を受けて制御発振器（ＶＣＯ）６３に入力する。制御発振器（ＶＣＯ）６３は、この帰還情報に基づいて自己の発振周波数を制御する。このように発振周波数は、入力信号（リファレンスクロック）と帰還信号（出力クロック）との周波数差、位相差が決められた値になるように制御され、最終的に位相差がなくなるよう制御される。
【０００６】
図６において、位相一周波数比較器（ＰＦＤ）６１は、位相−周波数比較回路７１とチャージポンプ７２とで構成される。位相−周波数比較回路７１は、入力信号と帰還信号との位相差、周波数差から制御発振器６３の発振周波数が高いか低いかを検出し、高い場合はダウン（ＤＯＷＮ）信号をアサートし、低い場合はアップ（ＵＰ）信号をアサートする。
【０００７】
チャージポンプ７２は、図７に示すように構成され、アサートされたＤＯＷＮ信号とＵＰ信号とに従い、発振制御信号ＶＣＯＮＴの電圧（または電流）を変化させる。図７において、電源（ＶＤＤ）側には、Ｐチャネルトランジスタ８１で構成されるカレントミラー回路からなる定電流源が配置され、グランド（ＧＮＤ）側には、Ｎチャネルトランジスタ８６で構成されるカレントミラー回路からなる定電流源が配置されている。両定電流源の間に、Ｐチャネルトランジスタ８２とＮチャネルトランジスタ８４との直列回路と、Ｐチャネルトランジスタ８３とＮチャネルトランジスタ８５との直列回路とが並列に配置されている。
【０００８】
Ｐチャネルトランジスタ８３のゲート電極には、ＵＰ信号が入力され、Ｐチャネルトランジスタ８２のゲート電極には、ＵＰ信号を反転したＵＰＢ信号が入力される。また、Ｎチャネルトランジスタ８４のゲート電極には、ＤＯＷＮ信号が入力され、Ｎチャネルトランジスタ８５のゲート電極には、ＤＯＷＮ信号を反転したＤＯＷＮＢ信号が入力される。そして、Ｐチャネルトランジスタ８２とＮチャネルトランジスタ８４との接続端８７が、発振制御信号ＶＣＯＮＴを出力するノードになっている。
【０００９】
図７に示すチャージポンプでは、ＵＰ信号がアサートされると、Ｐチャネルトランジスタ８２がオン動作して、発振制御信号ＶＣＯＮＴの出力ノード８７に定電流を流し込み、発振制御信号ＶＣＯＮＴの電位を上昇させる。また、ＤＯＷＮ信号がアサートされると、Ｎチャネルトランジスタ８４がオン動作して、発振制御信号ＶＣＯＮＴの出力ノード８７から定電流を引き抜き、発振制御信号ＶＣＯＮＴの電位を下げることができる。
【００１０】
そして、図７に示すチャージポンプでは、ＵＰ信号とＤＯＷＮ信号が共にネゲートされている場合に、定電流源を構成するＰチャネルトランジスタ８１のドレイン電極Ａが電源電位に上がり、定電流源を構成するＮチャネルトランジスタ８６のドレイン電極ＢがＧＮＤ電位に下がることがないようにするため、Ｐチャネルトランジスタ８３とＮチャネルトランジスタ８５とを共にオン動作させて短絡状態にし、ドレイン電極Ａとドレイン電極Ｂとの電位を中間電位にバイアスできるようにしている。
【００１１】
次に、上記のように制御された発振制御信号ＶＣＯＮＴがフィルタ６２を介して入力される制御発振器（ＶＣＯ）６３は、Ｖ／Ｉ変換器９１と電流制御発振器９２とで構成されている。
【００１２】
Ｖ／Ｉ変換器９１は、入力された発振制御信号ＶＣＯＮＴの電圧に対応した制御電流Ｉｏｕｔを発生する。電流制御発振器９２は、Ｖ／Ｉ変換器９１が変換出力する制御電流Ｉｏｕｔに従った発振動作を行い、周波数信号ｆＯＵＴを出力する。
【００１３】
図８は、制御発振器（ＶＣＯ）６３の発振特性を示す図である。図８において、横軸は、発振制御信号ＶＣＯＮＴであり、縦軸は、出力する周波数信号ｆＯＵＴである。
【００１４】
図８に示すように、制御発振器（ＶＣＯ）６３の発振周波数は、発振制御信号ＶＣＯＮＴの変動に伴い変化するが、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近または高電位（ＶＤＤレベル）付近で変動する場合には大きな変化はない。発振周波数は、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近と高電位（ＶＤＤレベル）付近との間で変動するとき大きく変化する。
【００１５】
つまり、制御発振器（ＶＣＯ）６３のゲインは、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近または高電位（ＶＤＤレベル）付近にあるときは低く、低電位（ＧＮＤレベル）付近と高電位（ＶＤＤレベル）付近との間にあるときに高くなる。
【００１６】
したがって、制御発振器（ＶＣＯ）６３の設計では、ロックしたい周波数ｆＬＯＣＫに対する発振制御信号ＶＣＯＮＴの電位を、図８に示すように、発振周波数の変化量の高い点、すなわちゲインが高い点に来るロック電圧ＶＬＯＣＫに設定し、周波数、位相の変化に対し追従する能力を高い状態に維持できるようにしている。
【００１７】
なお、制御発振器（ＶＣＯ）６３の出力を位相−周波数比較器（ＰＦＤ）６１にフィードバックする際に発振周波数を１／ｎに分周しているので、制御発振器（ＶＣＯ）６３では、発振周波数を入力信号（リファレンスクロック）のｎ逓倍にロックすることができる。
【００１８】
次に、図９は、位相補正と周波数補正とを別個独立に行うＰＬＬ回路の一般的な構成を示すブロック図である。図９に示すように、位相補正と周波数補正とを別個独立に行うＰＬＬ回路は、周波数比較器（ＦＤ）１０１と、位相比較器（ＰＤ）１０２と、フィルタ１０３，１０４と、制御発振器（ＶＣＯ）１０５とで構成されている。周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とは、それぞれ、図７に示す構成のチャージポンプを備えている。
【００１９】
入力信号（リファレンスクロック）は、周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とに並列に入力される。また、制御発振器（ＶＣＯ）１０５が出力するクロックも周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とに並列に入力される。
【００２０】
周波数比較器（ＦＤ）１０１内のチャージポンプが出力する周波数補正発振制御信号ＶＣＯＮＴＦは、フィルタ１０３を介して制御発振器（ＶＣＯ）１０５に入力される。また、位相比較器（ＰＤ）１０２内のチャージポンプが出力する位相補正発振制御信号ＶＣＯＮＴＰは、フィルタ１０４を介して制御発振器（ＶＣＯ）１０５に入力される。基本的に、周波数補正発振制御信号ＶＣＯＮＴＦは、周波数を変化させるべく大きな変動を見せるが、位相補正発振制御信号ＶＣＯＮＴＰは、位相成分を合わせるだけであるので、その変化量は小さい。
【００２１】
制御発振器（ＶＣＯ）１０５は、図９に示すように構成され、周波数補正発振制御信号ＶＣＯＮＴＦと位相補正発振制御信号ＶＣＯＮＴＰのそれぞれに従った制御電流を発生し、その制御電流の合計に従った発振動作を行う。入力信号（リファレンスクロック）へのロック動作手順は、まず、周波数成分を補正し、その後、位相成分をロックする流れとなる。
【００２２】
このとき、例えば、位相補正発振制御信号ＶＣＯＮＴＰの電位が、図８に示すように、制御発振器（ＶＣＯ）１０５のゲインが低い状態、すなわち電源（ＶＤＤ）付近またはグランド（ＧＮＤ）付近にあっても、当該ＰＬＬ回路は、周波数補正ループによってロックすべき周波数に補正することができる。しかし、位相補正ループのゲインが低いので、正常に位相をロックすることができなくなる。
【００２３】
そのため、図９に示すＰＬＬ回路では、周波数補正発振制御信号ＶＣＯＮＴＦと位相補正発振制御信号ＶＣＯＮＴＰとの電位は、それぞれ、図８に示すように、制御発振器（ＶＣＯ）１０５がゲインの高い状態を使用できる電位に設定し、周波数、位相の変化に敏感に追従できるようにしている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上述したように、チャージポンプを備えるＰＬＬ回路では、チャージポンプが出力する発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）は、制御発振器がゲインの高い状態で動作するように発生しているが、回路動作前の初期状態では、発振制御信号を出力するノードの電位は不定であるので、回路動作を開始したときに発生する発振制御信号が制御発振器のゲインが高い状態に対応しているか否か不明である。つまり、従来のＰＬＬ回路では、回路動作の開始時に制御発振器がゲインの低い状態に陥る可能性がある。
【００２５】
また、設計では、発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）は、制御発振器がゲインの高い状態で動作するように発生しているが、実際の回路動作では、動作中に、制御発振器がゲインの低い状態に陥るような発振制御信号が発生する可能性がある。
【００２６】
特に、位相補正と周波数補正とを別個独立に行うＰＬＬ回路では、自由に変動できる２つの発振制御信号（ＶＣＯＮＴＰ、ＶＣＯＮＴＦ）の一方が、動作中に、制御発振器がゲインの低い状態に陥るように発生する可能性がある。
【００２７】
この発明は、上記に鑑みてなされたもので、常に、制御発振器がゲインの高い状態で動作できるように発信制御信号の発生制御が行えるＰＬＬ回路を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＰＬＬ回路は、発振制御信号に従って発振動作を行う制御発振器と、前記制御発振器の出力信号と参照信号との位相・周波数の比較結果に基づき前記発振制御信号を出力するチャージポンプとを備えるＰＬＬ回路において、前記チャージポンプにおける発振制御信号を出力する方のノードの電圧を、任意の時に発生する初期化信号に応答して、前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、また、前記チャージポンプにおける発振制御信号を出力しない方のノードの電圧を前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路を備えたことを特徴とする。
【００２９】
この発明によれば、初期化時に制御発振器がゲインの高い状態で動作できるような発振制御信号を発生するようにバイアスを掛けることができる。また、動作中において、制御発振器がゲインの高い状態で動作することが保証できる。
【００３０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＰＬＬ回路の好適な実施の形態を詳細に説明する。
【００３１】
実施の形態１．
図１は、この発明の実施の形態１であるＰＬＬ回路の要部を示す回路図である。図１では、チャージポンプ１と制御発振器（ＶＣＯ）２とが示されている。制御発振器（ＶＣＯ）２は、図９にて説明したように、Ｖ／Ｉ変換器２１と電流制御発振器２２とを備えている。
【００３２】
チャージポンプ１は、図６に示した位相−周波数比較器（ＰＦＤ）６１が備えるチャージポンプ、図９に示した周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とがそれぞれ備えるチャージポンプを示している。但し、ここでは、先に説明した発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）を、区別する必要が生じない限り、単に、発振制御信号ＶＣＯＮＴと表記する。
【００３３】
チャージポンプ１は、電源（ＶＤＤ）側に、Ｐチャネルトランジスタ１１で構成されるカレントミラー回路から定電流源が配置され、グランド（ＧＮＤ）に、Ｎチャネルトランジスタ１６で構成されるカレントミラー回路から定電流源が配置されている。両定電流源の間に、Ｐチャネルトランジスタ１２とＮチャネルトランジスタ１４との直列回路と、Ｐチャネルトランジスタ１３とＮチャネルトランジスタ１５との直列回路とが並列に配置されている。
【００３４】
Ｐチャネルトランジスタ１３のゲート電極には、ＵＰ信号が入力され、Ｐチャネルトランジスタ１２のゲート電極には、ＵＰ信号を反転したＵＰＢ信号が入力される。また、Ｎチャネルトランジスタ１４のゲート電極には、ＤＯＷＮ信号が入力され、Ｎチャネルトランジスタ１５のゲート電極には、ＤＯＷＮ信号を反転したＤＯＷＮＢ信号が入力される。そして、Ｐチャネルトランジスタ１２とＮチャネルトランジスタ１４との接続端１７が、発振制御信号ＶＣＯＮＴを出力するノードになっている。
【００３５】
発振制御信号ＶＣＯＮＴを出力するノード１７は、制御発振器（ＶＣＯ）２に接続されている。そして、図７では、図示省略したが、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインと接地（グランド）との間に存在する容量素子３が具体的に示されている。
【００３６】
このような構成のチャージポンプ１に対して、実施の形態１では、バイアス電圧発生回路６と、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインとバイアス電圧発生回路６の出力端との間を接離する並列接続のスイッチ素子４，５とが設けられている。
【００３７】
スイッチ素子４は、Ｎチャネルトランジスタであり、そのゲート電極には初期化信号ＳＴＰが印加される。スイッチ素子５は、Ｐチャネルトランジスタであり、そのゲート電極には初期化信号ＳＴＰの反転信号ＳＴＰＢが印加されるとしている。
【００３８】
バイアス電圧発生回路６は、例えば、電源とグランドとの間に配置される抵抗分圧回路で構成され、その分圧電圧としてバイアス電圧Ｖｃｅｎｔｅｒを発生するようになっている。
【００３９】
図２は、図１に示すバイアス電圧発生回路６が発生するバイアス電圧Ｖｃｅｎｔｅｒと制御発振器（ＶＣＯ）２のゲインとの関係を示す特性図である。図２において、横軸は、発振制御信号ＶＣＯＮＴであり、縦軸は、制御発振器（ＶＣＯ）２が出力する周波数信号ｆＯＵＴである。図２に示すように、バイアス電圧発生回路６が発生するバイアス電圧Ｖｃｅｎｔｅｒは、制御発振器（ＶＣＯ）２のゲインを高い状態に維持できる電圧となっている。
【００４０】
初期化信号ＳＴＰ，ＳＴＰＢは、電源投入時だけでなく、その後において当該ＰＬＬ回路を初期状態に設定する必要のある任意のときに発生する。このときは、初期化信号ＳＴＰ＝Ｈレベル、初期化信号ＳＴＰＢ＝Ｌレベルであるので、スイッチ素子４，５は共にオン動作を行う。
【００４１】
その結果、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインがバイアス電圧Ｖｃｅｎｔｅｒにクランプされるので、初期化後に回路動作を開始したときに発生する発振制御信号ＶＣＯＮＴの電位は、制御発振器（ＶＣＯ）２のゲインが高い状態にある場合に対応していることになる。
【００４２】
このように、実施の形態１によれば、初期化時に制御発振器がゲインの高い状態で動作できるような発振制御信号を発生するようにバイアスを掛けることができるので、回路動作の開始時に制御発振器がゲインの低い状態に陥ることを確実に防止することができる。
【００４３】
実施の形態２．
図３は、この発明の実施の形態２であるＰＬＬ回路の要部を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４４】
図３に示すように、実施の形態２では、発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に、バイアス電圧発生回路２１が接続されている。バイアス電圧発生回路２１は、例えば、電源とグランドとの間に配置される抵抗分圧回路で構成され、その分圧電圧としてバイアス電圧Ｖｃｅｎｔｅｒを発生するようになっている。バイアス電圧Ｖｃｅｎｔｅｒは、実施の形態１にて説明した制御発振器（ＶＣＯ）２がゲインの高い状態で動作できる電圧である。
【００４５】
前述したように、チャージポンプ１では、動作していないときは、Ｐチャネルトランジスタ１３とＮチャネルトランジスタ１５とを共にオン動作させ、定電流源を構成するＰチャネルトランジスタ１１のドレイン電極ＡとＮチャネルトランジスタ１６のドレイン電極Ｂとを中間電位でバイアスしている。
【００４６】
そして、ＵＰ信号／ＤＯＷＮ信号をアサートしてチャージポンプ１を動作させると、発振制御信号ＶＣＯＮＴを発生するノード１７では、アサートされている間、定電流が流れるだけでなく、電流源のドレイン電極Ａ，Ｂにたまった電荷が抜ける。したがって、高速でＵＰ信号／ＤＯＷＮ信号をスイッチングすればするほど、このドレイン電極Ａ，Ｂにたまった電荷が発振制御信号ＶＣＯＮＴの電位を決めるのに支配的になってくる。
【００４７】
そこで、図３に示すように、発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に、制御発振器（ＶＣＯ）２がゲインの高い状態で動作できるバイアス電圧Ｖｃｅｎｔｅｒでバイアスする。これによって、連続動作中にノード１７に現れる発振制御信号ＶＣＯＮＴの電位がバイアス電圧Ｖｃｅｎｔｅｒにバイアスされることになり、制御発振器（ＶＣＯ）２が常にゲインの高い状態で動作することが保証される。
【００４８】
ここで、位相補正と周波数補正とを別個独立に行うＰＬＬ回路では、位相補正側のチャージポンプと周波数補正側のチャージポンプの双方に上述した措置を施す必要はなく、位相補正側のチャージポンプのみに措置すればよい。位相補正ループは、入力信号との位相差を合わせることが役割で、周波数差を補正する必要はないからである。
【００４９】
すなわち、位相補正ループで発生する電流は、基本的に一定であり、微小時間の間に周波数を上下するだけであるので、位相補正発振制御信号ＶＣＯＮＴＰは変動がほとんど変化なく、微小振幅の信号となる。
【００５０】
この位相補正発振制御信号ＶＣＯＮＴＰを発生するチャージポンプに対し、図３に示した措置を採れば、バイアス電圧Ｖｃｅｎｔｅｒを基準とした微小振幅の位相補正発振制御信号ＶＣＯＮＴＰが生成でき、制御発振器（ＶＣＯ）２のゲインが高い状態で位相補正をすることができる。
【００５１】
このとき、周波数補正ループの周波数補正発振制御信号ＶＣＯＮＴＦは、任意の電位を取ることになるが、周波数補正発振制御信号ＶＣＯＮＴＦから周波数差を補うべく電流を発生することが必要であり、周波数補正発振制御信号ＶＣＯＮＴＦの電圧は大きな範囲で変動する必要がある。したがって、周波数補正発振制御信号ＶＣＯＮＴＦを発生するチャージポンプに図３に示した措置を適用すると、周波数補正発振制御信号ＶＣＯＮＴＦは、バイアス電圧Ｖｃｅｎｔｅｒにバイアスされることとなり、大きな範囲の周波数補正電流を発生することができなくなるので、妥当でない。
【００５２】
また、もともとの問題は、位相補正発振制御信号ＶＣＯＮＴＰと周波数補正発振制御信号ＶＣＯＮＴＦが共に任意の値が取れるような構造の場合、ある周波数にロックする電流を発生させる電圧は、それぞれ不定であるために、制御発振器（ＶＣＯ）２のゲインが低い状態に陥る可能性があるという点である。
【００５３】
この実施の形態２では、図３に示すように、位相補正発振制御信号ＶＣＯＮＴＰを発生するチャージポンプの位相補正発振制御信号ＶＣＯＮＴＰを発生しないノード１８をバイアス電圧Ｖｃｅｎｔｅｒにバイアスしているので、位相補正発振制御信号ＶＣＯＮＴＰを発生する側のノード１７に流れる電流も、位相補正のための微小な電流変動のみでほぼ一定とみなせる。
【００５４】
したがって、ある周波数にロックしようとした場合、周波数補正発振制御信号ＶＣＯＮＴＦが取る電圧も一意に決定されることとなる。周波数補正発振制御信号ＶＣＯＮＴＦが、ロックする周波数に対し制御発振器（ＶＣＯ）２のゲインが低い状態に陥らない電圧になることは、設計段階での回路シミュレーションによって容易に確認できる。
【００５５】
要するに、実施の形態２によれば、周波数補正と位相補正とを同時並行的に実施するＰＬＬ回路のみならず、周波数補正ループと位相補正ループをそれぞれ独立した形態で持つＰＬＬ回路においても、動作中、両ループで制御発振器がゲインの高い状態で動作することが保証できる。
【００５６】
実施の形態３．
図４は、この発明の実施の形態３であるＰＬＬ回路の要部を示す回路図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００５７】
この実施の形態３では、実施の形態１にて示したバイアス電圧Ｖｃｅｎｔｅｒと実施の形態１にて示したバイアス電圧Ｖｃｅｎｔｅｒとが同値である点に着目し、実施の形態１と実施の形態２を組み合わせた構成例が示されている。
【００５８】
すなわち、図４に示すように、共通のバイアス電圧Ｖｃｅｎｔｅｒを発生するバイアス電圧発生回路３１を設け、バイアス電圧発生回路３１の出力端を発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に直接接続する。また、バイアス電圧発生回路３１の出力端をスイッチ素子４，５を介してチャージポンプ１の発振制御信号ＶＣＯＮＴを出力するノード１７に接続する。
【００５９】
斯くして、実施の形態３によれば、ＰＬＬ回路の初期状態、動作状態ともに発振制御信号の電圧が制御発振器のゲインを高い状態に維持する電圧になることが保証できる。また、バイアス電圧発生回路を１つに集約することができる。
【００６０】
実施の形態４．
図５は、この発明の実施の形態４であるＰＬＬ回路の要部を示す回路図である。なお、図５では、図４に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００６１】
図５に示すように、実施の形態４では、図４に示した構成において、バイアス電圧発生回路３１の出力端とチャージポンプ１における前記両ノードへのラインとの間に、バッファアンプ４１が設けられている。
【００６２】
バイアス電圧発生回路３１は、抵抗分圧回路で構成できるが、チャージポンプ１における発振制御信号ＶＣＯＮＴを発生するノード１７に流れ込む電流値によってバイアス電圧Ｖｃｅｎｔｅｒに変動が生ずる可能性がある。
【００６３】
実施の形態４によれば、バイアス電圧Ｖｃｅｎｔｅｒをバッファアンプ４１を介して与えるので、発振制御信号ＶＣＯＮＴを発生するノード１７に流れる電流値に依存せず、安定したバイアス電圧Ｖｃｅｎｔｅｒを与えることができる。
【００６４】
【発明の効果】
以上説明したように、この発明によれば、チャージポンプにおける発振制御信号を出力する方のノードの電圧を、任意の時に発生する初期化信号に応答して、前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、また、前記チャージポンプにおける発振制御信号を出力しない方のノードの電圧を前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路を備えたので、常に制御発振器がゲインの高い状態で動作することが保証できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＰＬＬ回路の要部を示す回路図である。
【図２】図１に示すバイアス電圧発生回路が発生するバイアス電圧と制御発振器のゲインとの関係を示す特性図である。
【図３】この発明の実施の形態２であるＰＬＬ回路の要部を示す回路図である。
【図４】この発明の実施の形態３であるＰＬＬ回路の要部を示す回路図である。
【図５】この発明の実施の形態４であるＰＬＬ回路の要部を示す回路図である。
【図６】位相補正と周波数補正とを同時に行うＰＬＬ回路の一般的な構成を示すブロック図である。
【図７】図６に示すチャージポンプの構成を示す回路図である。
【図８】図６に示す制御発振器の発振特性を示す図である。
【図９】位相補正と周波数補正とを別個独立に行うＰＬＬ回路の一般的な構成を示すブロック図である。
【符号の説明】
１ チャージポンプ、２ 制御発振器（ＶＣＯ）、３ 容量素子、４，５ スイッチ素子、６，２１，３１ バイアス電圧発生回路、１７，１８ ノード、４１ バッファアンプ。
【発明の属する技術分野】
この発明は、チャージポンプを備えるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路には、位相補正と周波数補正とを同時に行うタイプと、位相補正と周波数補正とを別個独立に行うタイプとがある。以下、図６〜図９を参照して、両者についてその概要を説明する。
【０００３】
図６は、位相補正と周波数補正とを同時に行うＰＬＬ回路の一般的な構成を示すブロック図である。図６に示すように、位相補正と周波数補正とを同時に行うＰＬＬ回路は、位相−周波数比較器（ＰＦＤ）６１と、フィルタ６２と、制御発振器（ＶＣＯ）６３とで構成されている。
【０００４】
位相−周波数比較器（ＰＦＤ）６１は、入力信号（リファレンスクロック）と制御発振器（ＶＣＯ）６３の出力ｆＯＵＴ（帰還信号：クロック）との周波数、位相を比較し、制御発振器６３の発振周波数を上げるべきか下げるべきかを検出し、発振制御信号の電圧値（または電流値）を制御する。
【０００５】
制御された発振制御信号は、フィルタ６２にてノイズ除去処理（平滑化処理）を受けて制御発振器（ＶＣＯ）６３に入力する。制御発振器（ＶＣＯ）６３は、この帰還情報に基づいて自己の発振周波数を制御する。このように発振周波数は、入力信号（リファレンスクロック）と帰還信号（出力クロック）との周波数差、位相差が決められた値になるように制御され、最終的に位相差がなくなるよう制御される。
【０００６】
図６において、位相一周波数比較器（ＰＦＤ）６１は、位相−周波数比較回路７１とチャージポンプ７２とで構成される。位相−周波数比較回路７１は、入力信号と帰還信号との位相差、周波数差から制御発振器６３の発振周波数が高いか低いかを検出し、高い場合はダウン（ＤＯＷＮ）信号をアサートし、低い場合はアップ（ＵＰ）信号をアサートする。
【０００７】
チャージポンプ７２は、図７に示すように構成され、アサートされたＤＯＷＮ信号とＵＰ信号とに従い、発振制御信号ＶＣＯＮＴの電圧（または電流）を変化させる。図７において、電源（ＶＤＤ）側には、Ｐチャネルトランジスタ８１で構成されるカレントミラー回路からなる定電流源が配置され、グランド（ＧＮＤ）側には、Ｎチャネルトランジスタ８６で構成されるカレントミラー回路からなる定電流源が配置されている。両定電流源の間に、Ｐチャネルトランジスタ８２とＮチャネルトランジスタ８４との直列回路と、Ｐチャネルトランジスタ８３とＮチャネルトランジスタ８５との直列回路とが並列に配置されている。
【０００８】
Ｐチャネルトランジスタ８３のゲート電極には、ＵＰ信号が入力され、Ｐチャネルトランジスタ８２のゲート電極には、ＵＰ信号を反転したＵＰＢ信号が入力される。また、Ｎチャネルトランジスタ８４のゲート電極には、ＤＯＷＮ信号が入力され、Ｎチャネルトランジスタ８５のゲート電極には、ＤＯＷＮ信号を反転したＤＯＷＮＢ信号が入力される。そして、Ｐチャネルトランジスタ８２とＮチャネルトランジスタ８４との接続端８７が、発振制御信号ＶＣＯＮＴを出力するノードになっている。
【０００９】
図７に示すチャージポンプでは、ＵＰ信号がアサートされると、Ｐチャネルトランジスタ８２がオン動作して、発振制御信号ＶＣＯＮＴの出力ノード８７に定電流を流し込み、発振制御信号ＶＣＯＮＴの電位を上昇させる。また、ＤＯＷＮ信号がアサートされると、Ｎチャネルトランジスタ８４がオン動作して、発振制御信号ＶＣＯＮＴの出力ノード８７から定電流を引き抜き、発振制御信号ＶＣＯＮＴの電位を下げることができる。
【００１０】
そして、図７に示すチャージポンプでは、ＵＰ信号とＤＯＷＮ信号が共にネゲートされている場合に、定電流源を構成するＰチャネルトランジスタ８１のドレイン電極Ａが電源電位に上がり、定電流源を構成するＮチャネルトランジスタ８６のドレイン電極ＢがＧＮＤ電位に下がることがないようにするため、Ｐチャネルトランジスタ８３とＮチャネルトランジスタ８５とを共にオン動作させて短絡状態にし、ドレイン電極Ａとドレイン電極Ｂとの電位を中間電位にバイアスできるようにしている。
【００１１】
次に、上記のように制御された発振制御信号ＶＣＯＮＴがフィルタ６２を介して入力される制御発振器（ＶＣＯ）６３は、Ｖ／Ｉ変換器９１と電流制御発振器９２とで構成されている。
【００１２】
Ｖ／Ｉ変換器９１は、入力された発振制御信号ＶＣＯＮＴの電圧に対応した制御電流Ｉｏｕｔを発生する。電流制御発振器９２は、Ｖ／Ｉ変換器９１が変換出力する制御電流Ｉｏｕｔに従った発振動作を行い、周波数信号ｆＯＵＴを出力する。
【００１３】
図８は、制御発振器（ＶＣＯ）６３の発振特性を示す図である。図８において、横軸は、発振制御信号ＶＣＯＮＴであり、縦軸は、出力する周波数信号ｆＯＵＴである。
【００１４】
図８に示すように、制御発振器（ＶＣＯ）６３の発振周波数は、発振制御信号ＶＣＯＮＴの変動に伴い変化するが、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近または高電位（ＶＤＤレベル）付近で変動する場合には大きな変化はない。発振周波数は、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近と高電位（ＶＤＤレベル）付近との間で変動するとき大きく変化する。
【００１５】
つまり、制御発振器（ＶＣＯ）６３のゲインは、発振制御信号ＶＣＯＮＴの電位が低電位（ＧＮＤレベル）付近または高電位（ＶＤＤレベル）付近にあるときは低く、低電位（ＧＮＤレベル）付近と高電位（ＶＤＤレベル）付近との間にあるときに高くなる。
【００１６】
したがって、制御発振器（ＶＣＯ）６３の設計では、ロックしたい周波数ｆＬＯＣＫに対する発振制御信号ＶＣＯＮＴの電位を、図８に示すように、発振周波数の変化量の高い点、すなわちゲインが高い点に来るロック電圧ＶＬＯＣＫに設定し、周波数、位相の変化に対し追従する能力を高い状態に維持できるようにしている。
【００１７】
なお、制御発振器（ＶＣＯ）６３の出力を位相−周波数比較器（ＰＦＤ）６１にフィードバックする際に発振周波数を１／ｎに分周しているので、制御発振器（ＶＣＯ）６３では、発振周波数を入力信号（リファレンスクロック）のｎ逓倍にロックすることができる。
【００１８】
次に、図９は、位相補正と周波数補正とを別個独立に行うＰＬＬ回路の一般的な構成を示すブロック図である。図９に示すように、位相補正と周波数補正とを別個独立に行うＰＬＬ回路は、周波数比較器（ＦＤ）１０１と、位相比較器（ＰＤ）１０２と、フィルタ１０３，１０４と、制御発振器（ＶＣＯ）１０５とで構成されている。周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とは、それぞれ、図７に示す構成のチャージポンプを備えている。
【００１９】
入力信号（リファレンスクロック）は、周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とに並列に入力される。また、制御発振器（ＶＣＯ）１０５が出力するクロックも周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とに並列に入力される。
【００２０】
周波数比較器（ＦＤ）１０１内のチャージポンプが出力する周波数補正発振制御信号ＶＣＯＮＴＦは、フィルタ１０３を介して制御発振器（ＶＣＯ）１０５に入力される。また、位相比較器（ＰＤ）１０２内のチャージポンプが出力する位相補正発振制御信号ＶＣＯＮＴＰは、フィルタ１０４を介して制御発振器（ＶＣＯ）１０５に入力される。基本的に、周波数補正発振制御信号ＶＣＯＮＴＦは、周波数を変化させるべく大きな変動を見せるが、位相補正発振制御信号ＶＣＯＮＴＰは、位相成分を合わせるだけであるので、その変化量は小さい。
【００２１】
制御発振器（ＶＣＯ）１０５は、図９に示すように構成され、周波数補正発振制御信号ＶＣＯＮＴＦと位相補正発振制御信号ＶＣＯＮＴＰのそれぞれに従った制御電流を発生し、その制御電流の合計に従った発振動作を行う。入力信号（リファレンスクロック）へのロック動作手順は、まず、周波数成分を補正し、その後、位相成分をロックする流れとなる。
【００２２】
このとき、例えば、位相補正発振制御信号ＶＣＯＮＴＰの電位が、図８に示すように、制御発振器（ＶＣＯ）１０５のゲインが低い状態、すなわち電源（ＶＤＤ）付近またはグランド（ＧＮＤ）付近にあっても、当該ＰＬＬ回路は、周波数補正ループによってロックすべき周波数に補正することができる。しかし、位相補正ループのゲインが低いので、正常に位相をロックすることができなくなる。
【００２３】
そのため、図９に示すＰＬＬ回路では、周波数補正発振制御信号ＶＣＯＮＴＦと位相補正発振制御信号ＶＣＯＮＴＰとの電位は、それぞれ、図８に示すように、制御発振器（ＶＣＯ）１０５がゲインの高い状態を使用できる電位に設定し、周波数、位相の変化に敏感に追従できるようにしている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上述したように、チャージポンプを備えるＰＬＬ回路では、チャージポンプが出力する発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）は、制御発振器がゲインの高い状態で動作するように発生しているが、回路動作前の初期状態では、発振制御信号を出力するノードの電位は不定であるので、回路動作を開始したときに発生する発振制御信号が制御発振器のゲインが高い状態に対応しているか否か不明である。つまり、従来のＰＬＬ回路では、回路動作の開始時に制御発振器がゲインの低い状態に陥る可能性がある。
【００２５】
また、設計では、発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）は、制御発振器がゲインの高い状態で動作するように発生しているが、実際の回路動作では、動作中に、制御発振器がゲインの低い状態に陥るような発振制御信号が発生する可能性がある。
【００２６】
特に、位相補正と周波数補正とを別個独立に行うＰＬＬ回路では、自由に変動できる２つの発振制御信号（ＶＣＯＮＴＰ、ＶＣＯＮＴＦ）の一方が、動作中に、制御発振器がゲインの低い状態に陥るように発生する可能性がある。
【００２７】
この発明は、上記に鑑みてなされたもので、常に、制御発振器がゲインの高い状態で動作できるように発信制御信号の発生制御が行えるＰＬＬ回路を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＰＬＬ回路は、発振制御信号に従って発振動作を行う制御発振器と、前記制御発振器の出力信号と参照信号との位相・周波数の比較結果に基づき前記発振制御信号を出力するチャージポンプとを備えるＰＬＬ回路において、前記チャージポンプにおける発振制御信号を出力する方のノードの電圧を、任意の時に発生する初期化信号に応答して、前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、また、前記チャージポンプにおける発振制御信号を出力しない方のノードの電圧を前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路を備えたことを特徴とする。
【００２９】
この発明によれば、初期化時に制御発振器がゲインの高い状態で動作できるような発振制御信号を発生するようにバイアスを掛けることができる。また、動作中において、制御発振器がゲインの高い状態で動作することが保証できる。
【００３０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＰＬＬ回路の好適な実施の形態を詳細に説明する。
【００３１】
実施の形態１．
図１は、この発明の実施の形態１であるＰＬＬ回路の要部を示す回路図である。図１では、チャージポンプ１と制御発振器（ＶＣＯ）２とが示されている。制御発振器（ＶＣＯ）２は、図９にて説明したように、Ｖ／Ｉ変換器２１と電流制御発振器２２とを備えている。
【００３２】
チャージポンプ１は、図６に示した位相−周波数比較器（ＰＦＤ）６１が備えるチャージポンプ、図９に示した周波数比較器（ＦＤ）１０１と位相比較器（ＰＤ）１０２とがそれぞれ備えるチャージポンプを示している。但し、ここでは、先に説明した発振制御信号（ＶＣＯＮＴ、ＶＣＯＮＴＦ、ＶＣＯＮＴＰ）を、区別する必要が生じない限り、単に、発振制御信号ＶＣＯＮＴと表記する。
【００３３】
チャージポンプ１は、電源（ＶＤＤ）側に、Ｐチャネルトランジスタ１１で構成されるカレントミラー回路から定電流源が配置され、グランド（ＧＮＤ）に、Ｎチャネルトランジスタ１６で構成されるカレントミラー回路から定電流源が配置されている。両定電流源の間に、Ｐチャネルトランジスタ１２とＮチャネルトランジスタ１４との直列回路と、Ｐチャネルトランジスタ１３とＮチャネルトランジスタ１５との直列回路とが並列に配置されている。
【００３４】
Ｐチャネルトランジスタ１３のゲート電極には、ＵＰ信号が入力され、Ｐチャネルトランジスタ１２のゲート電極には、ＵＰ信号を反転したＵＰＢ信号が入力される。また、Ｎチャネルトランジスタ１４のゲート電極には、ＤＯＷＮ信号が入力され、Ｎチャネルトランジスタ１５のゲート電極には、ＤＯＷＮ信号を反転したＤＯＷＮＢ信号が入力される。そして、Ｐチャネルトランジスタ１２とＮチャネルトランジスタ１４との接続端１７が、発振制御信号ＶＣＯＮＴを出力するノードになっている。
【００３５】
発振制御信号ＶＣＯＮＴを出力するノード１７は、制御発振器（ＶＣＯ）２に接続されている。そして、図７では、図示省略したが、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインと接地（グランド）との間に存在する容量素子３が具体的に示されている。
【００３６】
このような構成のチャージポンプ１に対して、実施の形態１では、バイアス電圧発生回路６と、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインとバイアス電圧発生回路６の出力端との間を接離する並列接続のスイッチ素子４，５とが設けられている。
【００３７】
スイッチ素子４は、Ｎチャネルトランジスタであり、そのゲート電極には初期化信号ＳＴＰが印加される。スイッチ素子５は、Ｐチャネルトランジスタであり、そのゲート電極には初期化信号ＳＴＰの反転信号ＳＴＰＢが印加されるとしている。
【００３８】
バイアス電圧発生回路６は、例えば、電源とグランドとの間に配置される抵抗分圧回路で構成され、その分圧電圧としてバイアス電圧Ｖｃｅｎｔｅｒを発生するようになっている。
【００３９】
図２は、図１に示すバイアス電圧発生回路６が発生するバイアス電圧Ｖｃｅｎｔｅｒと制御発振器（ＶＣＯ）２のゲインとの関係を示す特性図である。図２において、横軸は、発振制御信号ＶＣＯＮＴであり、縦軸は、制御発振器（ＶＣＯ）２が出力する周波数信号ｆＯＵＴである。図２に示すように、バイアス電圧発生回路６が発生するバイアス電圧Ｖｃｅｎｔｅｒは、制御発振器（ＶＣＯ）２のゲインを高い状態に維持できる電圧となっている。
【００４０】
初期化信号ＳＴＰ，ＳＴＰＢは、電源投入時だけでなく、その後において当該ＰＬＬ回路を初期状態に設定する必要のある任意のときに発生する。このときは、初期化信号ＳＴＰ＝Ｈレベル、初期化信号ＳＴＰＢ＝Ｌレベルであるので、スイッチ素子４，５は共にオン動作を行う。
【００４１】
その結果、チャージポンプ１のノード１７と制御発振器（ＶＣＯ）２との接続ラインがバイアス電圧Ｖｃｅｎｔｅｒにクランプされるので、初期化後に回路動作を開始したときに発生する発振制御信号ＶＣＯＮＴの電位は、制御発振器（ＶＣＯ）２のゲインが高い状態にある場合に対応していることになる。
【００４２】
このように、実施の形態１によれば、初期化時に制御発振器がゲインの高い状態で動作できるような発振制御信号を発生するようにバイアスを掛けることができるので、回路動作の開始時に制御発振器がゲインの低い状態に陥ることを確実に防止することができる。
【００４３】
実施の形態２．
図３は、この発明の実施の形態２であるＰＬＬ回路の要部を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４４】
図３に示すように、実施の形態２では、発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に、バイアス電圧発生回路２１が接続されている。バイアス電圧発生回路２１は、例えば、電源とグランドとの間に配置される抵抗分圧回路で構成され、その分圧電圧としてバイアス電圧Ｖｃｅｎｔｅｒを発生するようになっている。バイアス電圧Ｖｃｅｎｔｅｒは、実施の形態１にて説明した制御発振器（ＶＣＯ）２がゲインの高い状態で動作できる電圧である。
【００４５】
前述したように、チャージポンプ１では、動作していないときは、Ｐチャネルトランジスタ１３とＮチャネルトランジスタ１５とを共にオン動作させ、定電流源を構成するＰチャネルトランジスタ１１のドレイン電極ＡとＮチャネルトランジスタ１６のドレイン電極Ｂとを中間電位でバイアスしている。
【００４６】
そして、ＵＰ信号／ＤＯＷＮ信号をアサートしてチャージポンプ１を動作させると、発振制御信号ＶＣＯＮＴを発生するノード１７では、アサートされている間、定電流が流れるだけでなく、電流源のドレイン電極Ａ，Ｂにたまった電荷が抜ける。したがって、高速でＵＰ信号／ＤＯＷＮ信号をスイッチングすればするほど、このドレイン電極Ａ，Ｂにたまった電荷が発振制御信号ＶＣＯＮＴの電位を決めるのに支配的になってくる。
【００４７】
そこで、図３に示すように、発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に、制御発振器（ＶＣＯ）２がゲインの高い状態で動作できるバイアス電圧Ｖｃｅｎｔｅｒでバイアスする。これによって、連続動作中にノード１７に現れる発振制御信号ＶＣＯＮＴの電位がバイアス電圧Ｖｃｅｎｔｅｒにバイアスされることになり、制御発振器（ＶＣＯ）２が常にゲインの高い状態で動作することが保証される。
【００４８】
ここで、位相補正と周波数補正とを別個独立に行うＰＬＬ回路では、位相補正側のチャージポンプと周波数補正側のチャージポンプの双方に上述した措置を施す必要はなく、位相補正側のチャージポンプのみに措置すればよい。位相補正ループは、入力信号との位相差を合わせることが役割で、周波数差を補正する必要はないからである。
【００４９】
すなわち、位相補正ループで発生する電流は、基本的に一定であり、微小時間の間に周波数を上下するだけであるので、位相補正発振制御信号ＶＣＯＮＴＰは変動がほとんど変化なく、微小振幅の信号となる。
【００５０】
この位相補正発振制御信号ＶＣＯＮＴＰを発生するチャージポンプに対し、図３に示した措置を採れば、バイアス電圧Ｖｃｅｎｔｅｒを基準とした微小振幅の位相補正発振制御信号ＶＣＯＮＴＰが生成でき、制御発振器（ＶＣＯ）２のゲインが高い状態で位相補正をすることができる。
【００５１】
このとき、周波数補正ループの周波数補正発振制御信号ＶＣＯＮＴＦは、任意の電位を取ることになるが、周波数補正発振制御信号ＶＣＯＮＴＦから周波数差を補うべく電流を発生することが必要であり、周波数補正発振制御信号ＶＣＯＮＴＦの電圧は大きな範囲で変動する必要がある。したがって、周波数補正発振制御信号ＶＣＯＮＴＦを発生するチャージポンプに図３に示した措置を適用すると、周波数補正発振制御信号ＶＣＯＮＴＦは、バイアス電圧Ｖｃｅｎｔｅｒにバイアスされることとなり、大きな範囲の周波数補正電流を発生することができなくなるので、妥当でない。
【００５２】
また、もともとの問題は、位相補正発振制御信号ＶＣＯＮＴＰと周波数補正発振制御信号ＶＣＯＮＴＦが共に任意の値が取れるような構造の場合、ある周波数にロックする電流を発生させる電圧は、それぞれ不定であるために、制御発振器（ＶＣＯ）２のゲインが低い状態に陥る可能性があるという点である。
【００５３】
この実施の形態２では、図３に示すように、位相補正発振制御信号ＶＣＯＮＴＰを発生するチャージポンプの位相補正発振制御信号ＶＣＯＮＴＰを発生しないノード１８をバイアス電圧Ｖｃｅｎｔｅｒにバイアスしているので、位相補正発振制御信号ＶＣＯＮＴＰを発生する側のノード１７に流れる電流も、位相補正のための微小な電流変動のみでほぼ一定とみなせる。
【００５４】
したがって、ある周波数にロックしようとした場合、周波数補正発振制御信号ＶＣＯＮＴＦが取る電圧も一意に決定されることとなる。周波数補正発振制御信号ＶＣＯＮＴＦが、ロックする周波数に対し制御発振器（ＶＣＯ）２のゲインが低い状態に陥らない電圧になることは、設計段階での回路シミュレーションによって容易に確認できる。
【００５５】
要するに、実施の形態２によれば、周波数補正と位相補正とを同時並行的に実施するＰＬＬ回路のみならず、周波数補正ループと位相補正ループをそれぞれ独立した形態で持つＰＬＬ回路においても、動作中、両ループで制御発振器がゲインの高い状態で動作することが保証できる。
【００５６】
実施の形態３．
図４は、この発明の実施の形態３であるＰＬＬ回路の要部を示す回路図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００５７】
この実施の形態３では、実施の形態１にて示したバイアス電圧Ｖｃｅｎｔｅｒと実施の形態１にて示したバイアス電圧Ｖｃｅｎｔｅｒとが同値である点に着目し、実施の形態１と実施の形態２を組み合わせた構成例が示されている。
【００５８】
すなわち、図４に示すように、共通のバイアス電圧Ｖｃｅｎｔｅｒを発生するバイアス電圧発生回路３１を設け、バイアス電圧発生回路３１の出力端を発振制御信号ＶＣＯＮＴを出力しないノード１８であるＰチャネルトランジスタ１３とＮチャネルトランジスタ１５との接続端に直接接続する。また、バイアス電圧発生回路３１の出力端をスイッチ素子４，５を介してチャージポンプ１の発振制御信号ＶＣＯＮＴを出力するノード１７に接続する。
【００５９】
斯くして、実施の形態３によれば、ＰＬＬ回路の初期状態、動作状態ともに発振制御信号の電圧が制御発振器のゲインを高い状態に維持する電圧になることが保証できる。また、バイアス電圧発生回路を１つに集約することができる。
【００６０】
実施の形態４．
図５は、この発明の実施の形態４であるＰＬＬ回路の要部を示す回路図である。なお、図５では、図４に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００６１】
図５に示すように、実施の形態４では、図４に示した構成において、バイアス電圧発生回路３１の出力端とチャージポンプ１における前記両ノードへのラインとの間に、バッファアンプ４１が設けられている。
【００６２】
バイアス電圧発生回路３１は、抵抗分圧回路で構成できるが、チャージポンプ１における発振制御信号ＶＣＯＮＴを発生するノード１７に流れ込む電流値によってバイアス電圧Ｖｃｅｎｔｅｒに変動が生ずる可能性がある。
【００６３】
実施の形態４によれば、バイアス電圧Ｖｃｅｎｔｅｒをバッファアンプ４１を介して与えるので、発振制御信号ＶＣＯＮＴを発生するノード１７に流れる電流値に依存せず、安定したバイアス電圧Ｖｃｅｎｔｅｒを与えることができる。
【００６４】
【発明の効果】
以上説明したように、この発明によれば、チャージポンプにおける発振制御信号を出力する方のノードの電圧を、任意の時に発生する初期化信号に応答して、前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、また、前記チャージポンプにおける発振制御信号を出力しない方のノードの電圧を前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路を備えたので、常に制御発振器がゲインの高い状態で動作することが保証できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＰＬＬ回路の要部を示す回路図である。
【図２】図１に示すバイアス電圧発生回路が発生するバイアス電圧と制御発振器のゲインとの関係を示す特性図である。
【図３】この発明の実施の形態２であるＰＬＬ回路の要部を示す回路図である。
【図４】この発明の実施の形態３であるＰＬＬ回路の要部を示す回路図である。
【図５】この発明の実施の形態４であるＰＬＬ回路の要部を示す回路図である。
【図６】位相補正と周波数補正とを同時に行うＰＬＬ回路の一般的な構成を示すブロック図である。
【図７】図６に示すチャージポンプの構成を示す回路図である。
【図８】図６に示す制御発振器の発振特性を示す図である。
【図９】位相補正と周波数補正とを別個独立に行うＰＬＬ回路の一般的な構成を示すブロック図である。
【符号の説明】
１ チャージポンプ、２ 制御発振器（ＶＣＯ）、３ 容量素子、４，５ スイッチ素子、６，２１，３１ バイアス電圧発生回路、１７，１８ ノード、４１ バッファアンプ。
Claims (4)
- 発振制御信号に従って発振動作を行う制御発振器と、前記制御発振器の出力信号と参照信号との位相・周波数の比較結果に基づき前記発振制御信号を出力するチャージポンプとを備えるＰＬＬ回路において、
前記チャージポンプにおける発振制御信号を出力する方のノードの電圧を、任意の時に発生する初期化信号に応答して、前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、を備えたことを特徴とするＰＬＬ回路。 - 発振制御信号に従って発振動作を行う制御発振器と、前記制御発振器の出力信号と参照信号との位相・周波数の比較結果に基づき前記発振制御信号を出力するチャージポンプとを備えるＰＬＬ回路において、
前記チャージポンプにおける発振制御信号を出力しない方のノードの電圧を前記制御発振器の高い制御ゲインを与える電圧にバイアスする回路、を備えたことを特徴とするＰＬＬ回路。 - 発振制御信号に従って発振動作を行う制御発振器と、前記制御発振器の出力信号と参照信号との位相・周波数の比較結果に基づき前記発振制御信号を出力するチャージポンプとを備えるＰＬＬ回路において、
前記制御発振器の高い制御ゲインを与える電圧に相当するバイアス電圧を発生するバイアス電圧発生回路を設け、
前記バイアス電圧発生回路の出力端を、前記チャージポンプにおける発振制御信号を出力しない方のノードに直接接続するとともに、任意の時に発生する初期化信号に応答して導通状態となるスイッチ素子を介して前記チャージポンプにおける発振制御信号を出力する方のノードに接続した、ことを特徴とするＰＬＬ回路。 - 前記バイアス電圧発生回路の出力端と前記チャージポンプにおける前記両ノードへのラインとの間にバッファアンプが設けられていることを特徴とする請求項３に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003169564A JP2005006187A (ja) | 2003-06-13 | 2003-06-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003169564A JP2005006187A (ja) | 2003-06-13 | 2003-06-13 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005006187A true JP2005006187A (ja) | 2005-01-06 |
Family
ID=34094668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003169564A Pending JP2005006187A (ja) | 2003-06-13 | 2003-06-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005006187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105262483A (zh) * | 2014-07-14 | 2016-01-20 | 辛纳普蒂克斯显像装置合同会社 | Cdr电路和半导体装置 |
-
2003
- 2003-06-13 JP JP2003169564A patent/JP2005006187A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105262483A (zh) * | 2014-07-14 | 2016-01-20 | 辛纳普蒂克斯显像装置合同会社 | Cdr电路和半导体装置 |
| JP2016021628A (ja) * | 2014-07-14 | 2016-02-04 | シナプティクス・ディスプレイ・デバイス合同会社 | Ｃｄｒ回路及び半導体装置 |
| CN105262483B (zh) * | 2014-07-14 | 2020-12-11 | 辛纳普蒂克斯日本合同会社 | Cdr电路和半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3250540B2 (ja) | Ｐｌｌ回路 | |
| US7719331B2 (en) | PLL circuit | |
| US7355486B2 (en) | Current controlled oscillation device and method having wide frequency range | |
| JP2006505212A (ja) | 容量性チャージ・ポンプ | |
| JP2007116661A (ja) | 広い周波数範囲にわたり安定した利得を有する電圧制御発振器 | |
| US7154352B2 (en) | Clock generator and related biasing circuit | |
| US7167037B2 (en) | Charge pump bias network | |
| JP3586172B2 (ja) | 半導体集積回路およびフェーズ・ロックド・ループ回路 | |
| KR101208565B1 (ko) | 높은 개시 이득과 함께 위상 노이즈 및 지터를 줄일 수 있는 전압 제어 발진기 및 그 방법 | |
| JP2000295098A (ja) | フェーズロックループ回路 | |
| JP4083894B2 (ja) | 位相同期ループ回路および電圧制御型発振器 | |
| KR20120012386A (ko) | 락 검출 회로 및 이를 포함하는 위상 동기 루프 | |
| JP2008042339A (ja) | 半導体装置 | |
| KR100510504B1 (ko) | 차동 전하펌프 및 이를 구비하는 위상 동기 루프 | |
| TW200820625A (en) | Phase-locked loop filter capacitance with a drag current | |
| JP2007295561A (ja) | フェーズロックループ用制御可能な電流源 | |
| KR100746199B1 (ko) | 플리커 잡음을 감소시킬 수 있는 반도체 회로 | |
| JP2005006187A (ja) | Ｐｌｌ回路 | |
| JP2007295180A (ja) | チャージポンプ回路、それを用いたｐｌｌ回路及びｄｌｌ回路 | |
| JP2002330067A (ja) | チャージポンプ回路および位相同期ループ回路 | |
| JP2009077308A (ja) | 位相ロックループ回路 | |
| JP2009200703A (ja) | チャージポンプ回路およびｐｌｌ回路 | |
| JP2000036741A (ja) | Ｐｌｌ回路 | |
| JPWO2005008895A1 (ja) | チャージポンプ回路 | |
| JP4510039B2 (ja) | 位相同期回路 |