CN1913361A - 锁定检测器和具有该锁定检测器的延迟锁定环 - Google Patents
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Abstract
一种延迟锁定环(DLL)的锁定检测器，包括锁定检测单元和偏置单元。锁定检测单元根据从外部源接收的参考电流和从外部压控延迟线(VCDL)接收的多个延迟信号来生成充电控制信号、根据该充电控制信号来控制充电电流、并根据随该充电电流变化的电压来检测该DLL的锁定状态。偏置单元提供偏置电压，以控制充电电流的量。因此，该锁定检测器可以稳定地检测DLL的锁定状态。
Description
技术领域
本发明涉及一种锁定检测器和一种具有该锁定检测器的延迟锁定环，特别涉及一种根据多个延迟信号，通过使用模拟充电和放电操作来检测稳定锁定状态的锁定检测器和具有该锁定检测器的延迟锁定环。
背景技术
延迟锁定环(DLL)是一种用来生成一个内部时钟信号的装置，该内部时钟信号锁定于从外部源接收的外部时钟信号。
DLL可以是一个单相或多相时钟生成器，类似于锁相环(PLL)，并广泛用于像通信或控制系统这样的需要时钟恢复、频率合成、信号调制、信号解调等技术的领域。
例如，DLL经常用于缓存装置，其一般都通过一种用于提高中央处理单元(CPU)和动态随机存取存储器(DRAM)之间的数据处理速度的静态随机存取存储器(SRAM)来实现。另外，DLL还常用于各种类型的逻辑电路、同步DRAM(SDRAM)、存储器总线DRAM等等。
通常，DLL包括用来延迟参考信号的延迟块，和用来控制延迟块的控制块，从而通过比较参考信号(即输入信号)与反馈信号(即输出信号)，将延迟块的输出信号锁定于参考信号。
在DLL初次工作时，参考信号和反馈信号是不同步的，也就是DLL处于不稳定状态。在预定时间之后，反馈信号(即输出信号)稳定地锁定于参考信号。该状态称为锁定状态，其意味着输出信号对于输入信号是稳定的。
当DLL的锁定状态被错误地确定时，该DLL以及使用该DLL的输出的装置的可靠性就会降低。因此，正确地确定DLL是否处于锁定状态是重要的。
结果，就需要能确定DLL锁定状态的锁定检测器来提高DLL和其他相关装置的可靠性。
传统的锁定检测器采用一种与PLL的锁定检测器相似的数字逻辑类型锁定检测器，其在公开号为2003-27507和2005-41730的韩国专利中有所描述。
为了形成用于检测DLL锁定状态的数字逻辑，数字锁定检测器包括多个逻辑部件，诸如与门、与非门等等。然而，数字逻辑会被环境状态，如工艺、电压和温度(PVT)的变化所影响。因此DLL中包括的逻辑部件会生成噪声，造成DLL故障。
例如，尽管输出信号还没有完全被稳定，数字锁定检测器就可能确定输出信号已被锁定。另外，当输出信号的状态由于输入信号的异常而变化时，数字锁定检测器会无法确定DLL是否处于锁定状态。因此，上述问题降低了需要精确操作的DLL的可靠性。
另外，许多逻辑部件的使用会增大DLL的尺寸，从而降低包括该DLL的整个芯片的集成度，并增加用以驱动该电路的功率量。
发明内容
因此，本发明的目的在于消除由相关技术限制和缺陷带来的一个或多个问题。
本发明的一些实施例提供了能够稳定地检测延迟锁定环(DLL)的锁定状态的锁定检测器。
本发明的其他实施例提供了能够稳定地检测DLL的输出信号的锁定状态的DLL。
根据一个方面，本发明涉及DLL的锁定检测器。该锁定检测器包括：锁定检测单元，其被配置为根据从外部源接收的参考电流和从外部压控延迟线(VCDL)接收的多个延迟信号来生成充电控制信号，被配置为根据该充电控制信号来控制充电电流，并被配置为根据随该充电电流变化的电压来检测该DLL的锁定状态，充电电流包括第一和第二电流；以及偏置单元，被配置为提供偏置电压，以控制充电电流的量。
延迟信号可包括第一延迟信号、第二延迟信号、第三延迟信号、第四延迟信号、第五延迟信号、第六延迟信号和第七延迟信号，其中这些延迟信号分别从VCDL的七个延迟元件顺序输出。
锁定检测单元可以包括：充电单元，被配置为提供随充电电流而变化的电压；充电控制信号生成单元，被配置为根据参考信号和第三延迟信号来生成充电控制信号；充电控制单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第一电流，来以单位时间为充电单元充电；放电单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第二电流，来以单位时间为充电单元放电；以及锁定准备信号输出单元，被配置为当检测到锁定状态时输出锁定准备信号。
在其他的实施例中，充电控制信号生成单元可以包括同(XNOR)门，其接收参考信号和第三延迟信号。在参考信号和第三延迟信号的逻辑电平一样时，充电控制信号处于高电平，而在参考信号和第三延迟信号的逻辑电平不同时，充电控制信号处于低电平。
在一个实施例中，充电控制单元和放电控制单元在电源电压和接地端之间串联，并且充电控制单元并联于锁定决定节点，其中该锁定决定节点是充电控制单元和放电控制单元之间的连接点。
充电控制单元可以包括：耦连于电源电压的充电控制金属氧化物半导体(MOS)晶体管，其被配置为响应于反相充电控制信号而导通；以及第一偏置MOS晶体管，串联于充电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第一电流。
另外，放电控制单元可以包括：耦连于接地端的放电控制MOS晶体管，被配置为响应于充电控制信号而导通；以及第二偏置MOS晶体管，串联于放电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第二电流。该第一电流和第二电流的量可以基本相同。
在一个实施例中，单位时间是两个相邻延迟信号之间的时间间隔。在7个延迟信号的情况下，单位时间是参考信号的周期的大约七分之一。充电单元可以包括电容器。
在一个实施例中，当锁定决定节点的电压被充电电流提高到锁定电压时，锁定准备信号输出单元输出锁定准备信号。锁定准备输出单元可以是对噪声不敏感的施密特触发电路。
在其他实施例中，锁定检测单元还包括：解锁信号生成单元，被配置为根据参考信号和第七延迟信号来生成解锁信号；以及解锁控制单元，并联于锁定决定节点，并被配置为响应于解锁信号生成单元生成的解锁信号，生成用于以单位时间为充电单元放电的第三电流。
在一个实施例中，当参考信号和第七延迟信号的逻辑电平相同时，解锁信号处于低电平，并且当参考信号和第七延迟信号的逻辑电平不同时，解锁信号处于高电平。也就是说，解锁信号生成单元可以用接收参考信号和第七延迟信号的异或(XOR)门来实现。在一个实施例中，第三电流的量是第一电流的大约七倍。
在一个实施例中，解锁控制单元包括：耦连于接地端的解锁控制MOS晶体管，被配置为响应于解锁信号而导通；以及第三偏置MOS晶体管，串联于锁定决定节点和解锁控制MOS晶体管之间，并被配置为根据偏置单元提供的偏置电压来生成用于为充电单元放电的第三电流。
在其他实施例中，锁定检测器还包括锁定信号输出单元，被配置为响应于从锁定检测单元提供的一个锁定准备信号而被激活、被配置为根据参考信号和至少一个延迟信号来确定参考信号是否异常、并被配置为当参考信号正常时输出锁定信号，该锁定信号指示DLL处于锁定状态。例如，锁定信号输出单元根据参考信号和第五延迟信号来确定参考信号是否异常。
锁定信号输出单元可以包括：第一反相器，被配置为对第五延迟信号反相；第一D触发器，被配置为当从锁定检测单元输出的锁定准备信号把第一D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第一时钟信号，以输出锁定参考信号，该第一时钟信号是第一反相器的输出信号；第二D触发器，被配置为当从锁定检测单元输出的锁定准备信号把第二D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第二时钟信号，以输出锁定参考信号，该第二时钟信号是第五延迟信号；第二反相器，被配置为对第二D触发器的输出信号反相；与非门，被配置为接收第一D触发器的输出信号和第二反相器的输出信号，以对第一D触发器的输出信号和第二反相器的输出进行与非操作；以及第三反相器，被配置为对与非门的输出信号反相，以输出锁定信号。
根据另一方面，本发明涉及一种DLL，其包括：相位检测器，被配置为将参考信号与反馈信号相比较，以生成上信号或下信号，该参考信号对应于外部源提供的输入信号，该反馈信号对应于DLL的输出信号；充电泵，被配置为生成随相位检测器输出的上信号和下信号变化的电流信号；环过滤器，被配置为生成控制电压信号；压控延迟线(VCDL)，被配置为响应于环过滤器输出的控制电压信号，而延迟参考信号，VCDL具有串联并顺序生成延迟信号的多个单位延迟元件；以及锁定检测器，被配置为根据参考信号和从VCDL输出的延迟信号来检测VCDL的输出信号的锁定状态。
在其他实施例中，延迟信号包括第一延迟信号、第二延迟信号、第三延迟信号、第四延迟信号、第五延迟信号、第六延迟信号和第七延迟信号，其中每个延迟信号分别从VCDL的7个单位延迟元件顺序输出。在另外的实施例中，锁定检测单元包括：充电单元；充电控制信号生成单元，被配置为使用参考信号和第三延迟信号来生成充电控制信号；充电控制单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，来以单位时间将与第一电流一样多的电流充入充电单元；放电单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，来以单位时间为充电单元放掉与第二电流一样多的电；以及锁定准备信号输出单元，被配置为当由向充电单元充电的电流检测到锁定状态时输出一个锁定准备信号。
在其他实施例中，充电控制单元包括：充电控制MOS晶体管，被配置为由反相的充电控制信号来导通，该充电控制MOS晶体管耦连于电源电压；以及第一偏置MOS晶体管，被配置为形成第一电流，用于把该偏置单元提供为充电单元的偏置源，第一偏置MOS晶体管串联于充电控制MOS晶体管和锁定决定节点之间。在其他实施例中，放电控制单元包：放电控制MOS晶体管，被配置为由充电控制信号来导通，该放电控制MOS晶体管耦连于接地端；和第二偏置MOS晶体管，被配置为形成第二电流，用于把该偏置单元提供为充电单元的偏置源，第二偏置MOS晶体管串联于放电控制MOS晶体管和锁定决定节点之间。
在一个实施例中，锁定检测器包括：锁定检测单元，被配置为根据参考信号和延迟信号而生成充电控制信号，被配置为根据该充电控制信号来控制充电电流，并被配置为根据随充电电流变化的电压而检测DLL的锁定状态，充电电流包括第一和第二电流；以及偏置单元，被配置为提供偏置电压，用于控制充电电流的量。
在一个实施例中，VCDL包括第一单位延迟元件、第二单位延迟元件、第三单位延迟元件、第四单位延迟元件、第五单位延迟元件、第六单位延迟元件和第七单位延迟元件，该第一到第七单位延迟元件是串联的。在一个实施例中，锁定检测单元接收从第一单位延迟元件输出的第一延迟信号、从第二单位延迟元件输出的第二延迟信号、从第三单位延迟元件输出的第三延迟信号、从第四单位延迟元件输出的第四延迟信号、从第五单位延迟元件输出的第五延迟信号、从第六单位延迟元件输出的第六延迟信号和从第七单位延迟元件输出的第七延迟信号。在一个实施例中，锁定检测单元包括：充电单元，被配置为提供随充电电流变化的电压；充电控制信号生成单元，被配置为根据参考信号和第三延迟信号而生成充电控制信号；充电控制单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第一电流，来以单位时间为充电单元充电；放电单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第二电流，来以单位时间为充电单元放电；以及锁定准备信号输出单元，被配置为当检测到锁定状态时输出锁定准备信号。在一个实施例中，充电控制信号生成单元包括同(XNOR)门，其接收参考信号和第三延迟信号。在参考信号电平和第三延迟信号的逻辑电平一样时充电控制信号处于高电平，并且在参考信号和第三延迟信号不同时充电控制信号处于低电平。在一个实施例中，充电控制单元和放电控制单元在电源电压和接地端之间串联，并且充电控制单元并联于锁定决定节点，其中该锁定决定节点是充电控制单元和放电控制单元之间的连接点。在一个实施例中，充电控制单元包括：耦连于电源电压的充电控制金属氧化物半导体(MOS)晶体管，并被配置为响应于反相充电控制信号而导通；以及第一偏置MOS晶体管，串联于充电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第一电流。在一个实施例中，放电控制单元包括：耦连于接地端的放电控制MOS晶体管，并被配置为响应于充电控制信号而导通；以及第二偏置MOS晶体管，串联于放电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第二电流。
在一个实施例中，第一电流和第二电流的量基本相同。
在一个实施例中，单位时间是两个相邻延迟信号之间的时间间隔。在一个实施例中，单位时间是参考信号的周期的大约七分之一。
在一个实施例中，充电单元包括电容器。
在一个实施例中，当锁定决定节点的电压被充电电流提高到锁定电压时，锁定准备信号输出单元输出锁定准备信号。
在一个实施例中，锁定准备单元是对噪声不敏感的施密特触发电路。
在一个实施例中，锁定检测单元包括：解锁信号生成单元，被配置为根据参考信号和第七延迟信号来生成解锁信号；以及解锁控制单元，并联于锁定决定节点，并被配置为响应于解锁信号生成单元生成的解锁信号，生成以单位时间为充电单元放电的第三电流。在一个实施例中，当参考信号和第七延迟信号的逻辑电平相同时，解锁信号处于低电平，并且当参考信号和第七延迟信号的逻辑电平不同时，解锁信号处于高电平。在一个实施例中，解锁信号生成单元包括接收参考信号和第七延迟信号的异或(XOR)门。在一个实施例中，第三电流的电量是第一电流的大约七倍。在一个实施例中，解锁控制单元包括：耦连于接地端的解锁控制MOS晶体管，并被配置为响应于解锁信号而导通；以及第三偏置MOS晶体管，串联于锁定决定节点和解锁控制MOS晶体管之间，并被配置为根据偏置单元提供的偏置电压来生成为充电单元放电的第三电流。
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附图说明
通过对本发明的优选方面的说明，本发明的前述以及其他目的、特征和优点将更清楚，如附图所描述的，其中贯穿全文，相同的附图标记都指示相同的部件。附图没有必要用刻度标注，相反，其重点在于阐明本发明的原理。
图1是描述传统的延迟锁定环(DLL)的配置的方框图。
图2是描述图1中的DLL的控制电压信号的变化的图。
图3是一个描述了处于慢状态的信号流的时序图。
图4是一个描述了处于快状态的信号流的时序图。
图5是一个描述了处于锁定状态的信号流的时序图。
图6是根据本发明的示例实施例、描述包括锁定检测器的DLL的框图。
图7是根据本发明的示例实施例、描述图6中的锁定检测器的配置的电路图。
图8是描述图7中的锁定信号输出单元的配置的电路图。
图9是描述图7中在锁定状态部分期间的锁定检测器的操作的时序图。
图10是描述充电控制信号生成单元的同(XNOR)操作结果和解锁信号生成单元的异或(XOR)操作结果的表。
图11是描述在慢部分期间的锁定检测器的操作的时序图。
图12是描述当输入正常参考信号时锁定检测器的操作的时序图。
图13是描述当输入异常参考信号时锁定检测器的操作的时序图。
图14是描述当输入异常参考信号时锁定检测器的操作的时序图。
具体实施方式
这里将对本发明的示例实施例进行详细的描述。然而，这里描述的具体的结构和功能细节只是为了对本发明的实施例进行描述而采取的有代表性的形式。然而，本发明可以以很多替代形式来实施，而且本发明的解释不应该限制于这里所阐述的本发明的示例实施例。
因此，虽然本发明具有多种变型和可选形式，这里将通过附图以及详细描述来示出特定的实施例。但是应该了解到，不希望将本发明限制在所描述的形式，而相反地，本发明是要涵盖落入本发明精神和范围内的所有变型、等价形式以及替代形式。
需要了解的是，尽管这里会使用第一、第二等术语来描述不同元件，然而这些元件不应被这些术语限制。这些术语被用于将一个元件与另一个区分。例如，在不脱离本发明的范围的情况下，第一单元可以用第二单元来表述，相似地，第二单元也可以用第一单元来表述。这里使用的术语“和/或”包括一个或多个相关列出项目的任意组合以及所有组合。
需要了解的是，当元件被称为“连接”或“耦连”于另一个单元时，它可以是直接连接或耦连于其他元件，或者还可存在中间元件。相反，当元件被称为“直接连接”或“直接耦连”于另一元件时，不存在中间元件。这里用来描述元件之间的关系的其他词语应该以同样的方式来解释(例如，“介于”同“直接介于”，“相邻”同“直接相邻”等等)。
这里所使用的术语是为了描述特定的实施例，而不是要限制本发明。如这里使用的单数形式“一个”和“该”同样要包括复数形式，除非上下文中明确指示不包括。另外还要了解，这里使用的术语“构成”和/或“包括”，用来指定所存在的特征、整数、步骤、操作、元件和/或部件，但这里并不排除存在附加的一个或多个其他特征、整数、步骤、操作、元件和/或部件。
除非另有定义，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属的技术领域的普通技术人员所共同理解的含义相同的含义。还要了解，那些在常用字典中定义的术语，应该解释为具有与其在相关领域中的含义一致的含义，不应以理想的或者过于形式的感觉来解释，除非声明是这样定义的。
现在将参考附图对本发明进行全面的描述，其中图1示出的本发明的实施例是描述延迟锁定环(DLL)的配置的框图。
参考图1，DLL 100包括相位检测器(PD)110、充电泵120、环过滤器130和压控延迟线(VCDL)140。
PD 110将参考信号FREF(即从外部源接收的输入信号FIN的缓冲信号)与反馈信号FEED进行比较，以生成上信号UP或下信号DOWN。该上信号UP和下信号DOWN被提供给充电泵120。
充电泵接收来自PD 110的上信号UP或下信号DOWN，并生成随该上信号UP和下信号DOWN变化的电流信号。该电流信号被提供给环过滤器130。
环过滤器130接收来自充电泵120的电流信号，并对接收的电流信号进行过滤，以生成控制电压信号VCTRL。该生成的控制电压信号VCTRL被提供给VCDL 140。
VCDL 140接收该参考信号FREF，并响应于从环过滤器130提供的控制电压信号VCTRL，而将该参考信号FREF延迟一个预定时间。由VCDL 140延迟的信号是输出信号FOUT，并且该输出信号FOUT被作为反馈信号FEED提供给PD 110。
VCDL 140包括串联的多个延迟元件141至147。例如，延迟元件141至147包括七个延迟元件，第一延迟元件141、第二延迟元件142、第三延迟元件143、第四延迟元件144、第五延迟元件145、第六延迟元件146和第七延迟元件147。
第一延迟元件141的输出信号被定义为第一延迟信号D1，第二延迟元件142的输出信号被定义为第二延迟信号D2，第三延迟元件143的输出信号被定义为第三延迟信号D3，第四延迟元件144的输出信号被定义为第四延迟信号D4，第五延迟元件145的输出信号被定义为第五延迟信号D5，第六延迟元件146的输出信号被定义为第六延迟信号D6，以及第七延迟元件147的输出信号被定义为第七延迟信号D7。
图2是描述图1中的DLL 100的控制电压信号VCTRL的变化的图。
参考图2，控制电压信号VCTRL被分为三种状态，即在初始操作时间的慢状态，在中间操作时间的快状态，以及在稳定操作时间的锁定状态。
图3至图5是描述图2的三种状态的信号流的时序图。图3是描述处于慢状态的信号流的时序图，图4是描述处于快状态的信号流的时序图，图5是描述处于锁定状态的信号流的时序图。
参考图3，在慢状态中，由于第七延迟信号D7(即VCDL 140的一个输出)比参考信号FREF快，所以PD 100输出一个上信号UP。
参考图4，在快状态中，由于第七延迟信号D7(即VCDL 140的一个输出)比参考信号FREF快，所以PD 100输出一个下信号DN。
参考图5，在锁定状态中，由于第七延迟信号D7(即VCDL 140的一个输出)被锁定于参考信号FREF，上信号UP和下信号DN都具有低电平。
图6是根据本发明的示例实施例，描述一个包括锁定检测器的DLL 1000的配置的框图。
参考图6，锁定检测器200接收参考信号FREF(即从外部源接收的输入信号FIN的缓冲信号)以及延迟信号D1至D7。延迟信号D1至D7分别是VCDL140的延迟元件141至147的输出，并分别被称为第一延迟信号D1、第二延迟信号D2、第三延迟信号D3、第四延迟信号D4、第五延迟信号D5、第六延迟信号D6以及第七延迟信号D7。锁定检测器200生成一个锁定信号LOCK，用于根据参考信号FREF和延迟信号D1至D7，来指示DLL的锁定状态。
图7是根据本发明的示例实施例的电路图，描述了图6中的锁定检测器200的配置。
参考图7，锁定检测器200包括偏置单元210、锁定检测单元220和锁定信号输出单元240。
偏置单元210接收从外部源提供的电源电压VDD和电流IBIAS，该电流对工艺、电压和温度(PVT)这样的环境条件不敏感，并从参考偏置电路(未示出)生成，来为锁定检测器220提供偏置电压。锁定检测器220根据从偏置单元210提供的偏置电压，生成充电电流IUP、放电电流IDN和解锁电流IUNLOCK。
锁定检测器220包括充电控制信号生成单元227、充电控制单元221、放电控制单元222、解锁信号生成单元228、解锁控制单元223、充电单元224和锁定准备信号输出单元225。
充电控制信号生成单元227接收参考信号FREF和第三延迟信号D3，以生成充电控制信号FILTER_IN。充电控制信号生成单元227包括同(XNOR)门，其对参考信号FREF和第三延迟信号D3执行XNOR操作，以输出充电控制信号FILTER_IN。
因此，当参考信号FREF和第三延迟信号D3的逻辑电平相同时，从充电控制信号生成单元227输出的充电控制信号FILTER_IN具有高电平，当参考信号FREF和第三延迟信号D3的逻辑电平不同时，充电控制信号FILTER_IN具有低电平。
充电控制单元221和放电控制单元222串联于电源电压VDD和接地端之间。在充电控制单元221和放电控制单元222之间的节点称为锁定决定节点LD。充电单元224和解锁控制单元223是互相并行的，分别耦连于锁定决定节点LD。
充电控制单元221响应于充电控制信号生成单元227所生成的充电控制信号FILTER_IN，以单位时间TD为充电单元224提供第一电流(即充电电流)IUP。
单位时间TD是各个延迟信号D1至D7之间的时间间隔。因为根据本发明的示例实施例，有七个延迟信号D1至D7，所以单位时间TD大约是参考信号FREF的周期的七分之一。
充电控制单元221包括充电控制金属氧化物半导体(MOS)晶体管M1和第一偏置MOS晶体管M2。充电控制MOS晶体管M1耦连于电源电压VDD，并响应于充电控制信号FILTER_IN的反相信号而被导通。第一偏置MOS晶体管M2串联于充电控制MOS晶体管M1和锁定决定节点LD之间，生成用于对充电单元224充电的第一电流IUP。第一偏置MOS晶体管M2从偏置单元210接收偏置电压到它的一个门。
放电控制单元222响应于充电控制信号生成单元227所生成的充电控制信号FILTER_IN，以单位时间TD为充电单元224提供第二电流(即放电电流)IDN。第二电流IDN的量与第一电流IUP的量基本相同。
放电控制单元222包括放电控制MOS晶体管M4和第二偏置MOS晶体管M3。放电控制MOS晶体管M4耦连于接地端，并响应于充电控制信号FILTER_IN而被导通。第二偏置MOS晶体管M3串联于放电控制MOS晶体管M4和锁定决定节点LD之间，生成用于对充电单元224放电的第二电流IDN。第二偏置MOS晶体管M3从偏置单元210接收偏置电压到它的一个门。
解锁信号生成单元228接收参考信号FREF和第七延迟信号D7，以生成解锁信号UNLOCK。解锁信号生成单元228包括异或(XOR)门，其对参考信号FREF和第七延迟信号D7执行XOR操作，以输出解锁控制信号UNLOCK。
因此，当参考信号FREF和第七延迟信号D7的逻辑电平相同时，从解锁信号生成单元228输出的解锁信号UNLOCK具有低电平，而当参考信号FREF和第七延迟信号D7的逻辑电平不同时，解锁信号UNLOCK具有高电平。
解锁控制单元223并联于锁定决定节点LD，并响应于由解锁信号生成单元228生成的解锁信号UNLOCK，而提供用于对充电单元224放电的第三电流IUNLOCK。第三电流IUNLOCK的量大约是第一电流IUP或第二电流IDN的量的七倍。
解锁控制单元223包括解锁控制MOS晶体管M6和第三偏置MOS晶体管M5。解锁控制MOS晶体管M6耦连于接地端，并响应于解锁信号UNLOCK而被导通。第三偏置MOS晶体管M5串联于锁定决定节点LD和解锁控制MOS晶体管M6之间，生成用于对充电单元224放电的第三电流IUNLOCK。第三偏置MOS晶体管M5从偏置单元210接收偏置电压到它的一个门。
充电单元224并联于锁定决定节点LD，并以单位时间TD由充电单元224提供的第一电流IUP来充电。充电单元224中储存的电荷被由放电控制单元222提供的第二电流IDN放电。另外，充电单元224中储存的电荷被由解锁控制单元223提供的第三电流IUNLOCK放电。充电单元224可以包括并联于锁定决定节点LD的充电电容器C1。
当锁定决定节点LD的电压被为充电单元224充电的电流提高到锁定电压，即高输入电压(HIV)时，锁定准备信号输出单元225就输出锁定准备信号LOCK_READY。锁定电压大约为2.5V。锁定准备信号输出单元225可以通过对噪声不敏感的施密特(Schmitt)触发电路来实现。
如上所述，当DLL 1000的输出被提高到锁定状态时，锁定检测器220生成锁定准备信号LOCK_READY。然而，根据DLL 1000的特性，VCDL 140只延迟参考信号FREF，即缓冲后的输入信号FIN。因此，锁定检测器220包括一个电路，该电路可检测异常输入，使得锁定检测器220在前级的控制电路停止提供控制信号或者输入信号FIN由于异常操作而被停止时，输出钝化信号(例如低电平)。因此，锁定信号输出单元240被提供为检测输入信号FIN的异常的功能块。
锁定信号输出单元240响应于从锁定准备信号输出单元225输出的锁定准备信号LOCK_READY而操作。锁定信号输出单元240接收参考信号FREF和第五延迟信号D5，并确定参考信号FREF(即输入信号FIN)是否异常。当没有发现输入信号FIN异常时，锁定信号输出单元240输出锁定信号LOCK。
图8是描述图7中的锁定信号输出单元240的配置的电路图。
参考图8，锁定信号输出单元240包括第一反相器241、第一D触发器242、第二D触发器243、第二反相器244、与非门245和第三反相器246。
第一反相器241对第五延迟信号D5反相，以提供反相的第五延迟信号D5作为第一D触发器242的时钟信号。
当响应于从锁定检测单元220输出的锁定准备信号LOCK_READY而对第一D触发器的复位清零时，第一D触发器242被激活。第一D触发器242将参考信号FREF锁定到时钟信号，以输出锁定参考信号FREF，其中第五延迟信号D5的反相信号被用作时钟信号。
当响应于从锁定检测单元220输出的锁定准备信号LOCK_READY而对第二D触发器的复位清零时，第二D触发器243被激活。第二D触发器243将参考信号FREF锁定到时钟信号，以输出锁定参考信号FREF，其中第五延迟信号D5被用作时钟信号。
第二反相器244对第二D触发器243的输出信号反相，以向与非门245提供反相信号。
与非门245接收第一D触发器242的输出信号和第二反相器244的输出信号，即来自第二D触发器的输出信号的反相信号。与非门245对接收的信号执行与非操作，以将与非操作的结果输出到第三反相器246。
第三反相器246对与非门245的输出信号反相，以输出锁定信号LOCK。
如上所述，可由能够确定输入信号异常操作的锁定检测器200来稳定地检测DLL 1000的锁定状态。
图9是描述图7中的锁定状态部分期间的锁定检测器200的操作的时序图。
通过充电控制信号生成单元227对参考信号FREF和第三延迟信号D3进行XNOR操作而生成充电控制信号FILTER_IN。另外，通过解锁信号生成单元228对参考信号FREF和第七延迟信号D7进行XOR操作而生成解锁控制信号UNLOCK。
图10是描述充电控制信号生成单元227的XNOR操作的结果和解锁信号生成单元228的XOR操作的结果的表。
参考图10，当两个输入值X和Y的逻辑电平相同时，XNOR操作的结果是‘1’(即高电平)，而当两个输入值X和Y的逻辑电平不同时，XNOR操作的结果是‘0’(即低电平)。相反，当两个输入值X和Y的逻辑电平相同时，XOR操作的结果是‘0’，否则，XOR操作的结果是‘1’。
返回来参考图9，由充电控制信号FILTER_IN生成充电电流，其时间比处于锁定状态部分的放电电流的周期长六倍。也就是说，在锁定检测器220中，当充电控制信号FILTER_IN是‘0’(即低电平)时，充电控制单元221对充电单元224执行充电操作，而当充电控制信号FILTER_IN是‘1’(即高电平)时，放电控制单元222执行放电操作。
因此，一个周期的充电量可以用下面的方程1来表示，其中TD是单位时间，即两个相邻延迟信号之间的时间间隔。
[方程1]
6×IUP×TD-1×IDN×TD＝5×IUP×TD
另外，一个周期的放电电量可以用下面的方程2来表示，其中放电量由参考信号FREF和第七延迟信号D7确定。
[方程2]
0×IUNLOCK×TD＝0
(IUNLOCK＝7×IUP)
因此，在锁定状态的一个周期的净充电量是“5×IUP×TD”，它等于方程1减去方程2的值。因此，充电单元224被充电，并且锁定决定节点LD的电压被升高。
当锁定检测器200不处于锁定状态，充电控制信号FILTER_IN的充电量是“5×IUP×TD”，并且解锁信号UNLOCK的放电量至少是“7×IUP×TD”。因此，当锁定检测器200没有完全转换到锁定状态时，锁定决定节点LD的电压没有升高。更详细的操作将参考图12和13来进行描述。
图11是描述处于慢状态的锁定检测器220的操作的时序图。
参考图11，在慢状态的一个周期期间的充电量满足下面的方程3。
[方程3]
6×IUP×TD-1×IDN×TD＝5×IUP×TD
另外，在慢状态的一个周期期间的放电量满足下面的方程4。
[方程4]
1×IUNLOCK×TD＝1×7×IUP×TD
因此，在慢部分的一个周期期间的净充电量是“-2×IUP×TD”，它基本等于方程3减去方程4的值。因此，由于充电单元224被放电，所以锁定决定节点LD的电压被降低。
如图9、10和11所示，当锁定决定节点LD的电压被升高到锁定电压HIV时，由锁定准备信号输出单元225输出锁定准备信号LOCK_READY，并且满足锁定状态的必要条件。
然而，当前面控制电路停止提供控制信号或者输入信号FIN(即参考信号FREF)由于异常操作而被停止时，需要检测异常输入、以使锁定检测器200的输出降低的电路。因此，需要检测输入信号FIN的异常的功能块。如上所述，提供锁定信号输出单元240，以在输入信号FIN异常时将锁定检测器200的输出转换为低电平。
图12是描述当输入正常参考信号时锁定检测器220的操作的时序图。图13和14是描述当输入异常参考信号时锁定检测器220的操作的时序图。
参考图8和12，当锁定状态的必要条件被满足，并且输入了锁定准备信号LOCK_READY时，第一D触发器242和第二D触发器243的复位被清零，并且第一D触发器242和第二D触发器243被激活。
当参考信号FREF正常时，第五延迟信号D5和反相的第五延迟信号D5B具有图12所示的波形。因此，由于接收第五延迟信号D5作为时钟信号的第二D触发器243通过上升沿采样了‘0’值，并且接收反相第五延迟信号D5B的第一D触发器242通过上升沿采样了‘1’值，所以锁定信号LOCK最终变为高电平。
然而，当输入信号FIN(即参考信号FREF)变为异常状态时(例如参考信号FREF被固定为图13所示的高电平信号或图14所示的低电平信号)，从锁定信号输出单元240输出的锁定信号LOCK高电平的条件不满足。结果，锁定信号LOCK转换为低电平，并且锁定信号的低电平指示DLL 1000未保持锁定状态。
如上所述，根据本发明的示例实施例，在DLL的输出信号处于稳定状态时，通过基于VCDL 140的各个延迟元件输出的延迟信号而使用模拟充电和放电操作，锁定检测器200检测DLL的锁定状态。因此，锁定检测器200可以降低噪声影响，并稳定地检测锁定状态。另外，锁定检测器200可以检测输入信号的异常，以将输入信号的异常情况反映到锁定状态的检测中。
本发明已经通过这里的典型实施例被示出和描述，本领域技术人员应该了解，在不偏离由以下权利要求所定义的本发明的精神和范围的情况下，在形式和细节方面都可以进行各种改变。
例如，可以理解VCDL 140中的延迟元件的数量可以根据涉及需要而增加或减少。这样的改变不能认为是对本发明的示例实施例的精神和范围的偏离，并且希望将所有对于本领域技术人员显而易见的变型包括在下面的权利要求的范围内。
相关申请的交叉引用
本申请要求于2005年8月10日向韩国知识产权局(KIPO)提交的申请号为10-2005-0073211的韩国专利申请的优先权，该申请公开于此以资参考。
Claims (46)
1、一种延迟锁定环(DLL)的锁定检测器，包括：
锁定检测单元，被配置为根据从外部源接收的参考电流和从外部压控延迟线(VCDL)接收的多个延迟信号来生成充电控制信号、被配置为根据该充电控制信号来控制充电电流、并被配置为根据随该充电电流变化的电压来检测该DLL的锁定状态，充电电流包括第一和第二电流；以及
偏置单元，被配置为提供偏置电压，用于控制充电电流的量。
2、权利要求1的锁定检测器，其中延迟信号包括第一延迟信号、第二延迟信号、第三延迟信号、第四延迟信号、第五延迟信号、第六延迟信号和第七延迟信号，这些延迟信号分别从VCDL的七个单位延迟元件顺序输出。
3、权利要求2的锁定检测器，其中锁定检测单元包括：
充电单元，被配置为提供随充电电流而变化的电压；
充电控制信号生成单元，被配置为根据参考信号和第三延迟信号来生成充电控制信号；
充电控制单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号而生成第一电流，用于以单位时间为充电单元充电；
放电单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号而生成第二电流，用于以单位时间为充电单元放电；以及
锁定准备信号输出单元，被配置为当检测到锁定状态时输出锁定准备信号。
4、权利要求3的锁定检测器，其中充电控制信号生成单元包括同(XNOR)门，其接收参考信号和第三延迟信号。
5、权利要求3的锁定检测器，其中在参考信号电平和第三延迟信号的逻辑电平相同时，充电控制信号处于高电平，并且在参考信号和第三延迟信号不同时，充电控制信号处于低电平。
6、权利要求3的锁定检测器，其中充电控制单元和放电控制单元在电源电压和接地端之间串联，并且充电控制单元并联于锁定决定节点，该锁定决定节点是充电控制单元和放电控制单元之间的连接点。
7、权利要求6的锁定检测器，其中充电控制单元包括：
充电控制金属氧化物半导体(MOS)晶体管，耦连于电源电压，并被配置为响应于反相充电控制信号而导通；以及
第一偏置MOS晶体管，串联于充电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第一电流。
8、权利要求6的锁定检测器，其中放电控制单元包括：
放电控制MOS晶体管，耦连于接地端，并被配置为响应于充电控制信号而导通；以及
第二偏置MOS晶体管，串联于放电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压来生成第二电流。
9、权利要求3的锁定检测器，其中第一电流和第二电流的量基本相同。
10、权利要求3的锁定检测器，其中单位时间是两个相邻延迟信号之间的时间间隔。
11、权利要求10的锁定检测器，其中单位时间是参考信号的周期的大约七分之一。
12、权利要求3的锁定检测器，其中充电单元包括电容器。
13、权利要求3的锁定检测器，其中当锁定决定节点的电压被充电电流提高到锁定电压时，锁定准备信号输出单元输出锁定准备信号。
14、权利要求3的锁定检测器，其中锁定准备输出单元是对噪声不敏感的施密特(Schmitt)触发电路。
15、权利要求3的锁定检测器，其中锁定检测单元还包括：
解锁信号生成单元，被配置为根据参考信号和第七延迟信号来生成解锁信号；以及
解锁控制单元，并联于锁定决定节点，并被配置为响应于解锁信号生成单元生成的解锁信号，生成用于以单位时间对充电单元放电的第三电流。
16、权利要求15的锁定检测器，其中当参考信号和第七延迟信号的逻辑电平相同时，解锁信号处于低电平，并且当参考信号和第七延迟信号的逻辑电平不同时，解锁信号处于高电平。
17、权利要求15的锁定检测器，其中解锁信号生成单元包括接收参考信号和第七延迟信号的异或(XOR)门。
18、权利要求15的锁定检测器，其中第三电流的量是第一电流的量的大约七倍。
19、权利要求15的锁定检测器，其中解锁控制单元包括：
解锁控制MOS晶体管，耦连于接地端，并被配置为响应于解锁信号而导通；以及
第三偏置MOS晶体管，串联于锁定决定节点和解锁控制MOS晶体管之间，并被配置为根据偏置单元提供的偏置电压来生成用于对充电单元放电的第三电流。
20、权利要求1的锁定检测器，还包括：
锁定信号输出单元，被配置为响应于从锁定检测单元提供的锁定准备信号而被激活、被配置为根据参考信号和至少一个延迟信号来确定参考信号是否异常、并被配置为当参考信号正常时输出锁定信号，该锁定信号指示DLL处于锁定状态。
21、权利要求20的锁定检测器，其中锁定信号输出单元根据参考信号和第五延迟信号来确定参考信号是否异常。
22、权利要求21的锁定检测器，其中锁定信号输出单元包括：
第一反相器，被配置为对第五延迟信号反相；
第一D触发器，被配置为当从锁定检测单元输出的锁定准备信号对第一D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第一时钟信号，以输出锁定参考信号，该第一时钟信号是第一反相器的输出信号；
第二D触发器，被配置为当从锁定检测单元输出的锁定准备信号对第二D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第二时钟信号，以输出锁定参考信号，该第二时钟信号是第五延迟信号；
第二反相器，被配置为对第二D触发器的输出信号反相；
与非门，被配置为接收第一D触发器的输出信号和第二反相器的输出信号，以对第一D触发器的输出信号和第二反相器的输出进行与非操作；以及
第三反相器，被配置为对与非门的输出信号反相，以输出锁定信号。
23、一种延迟锁定环(DLL)，包括：
相位检测器，被配置为将参考信号与反馈信号相比较，以生成上信号或下信号，该参考信号对应于从外部源提供的输入信号，该反馈信号对应于DLL的输出信号；
充电泵，被配置为生成随相位检测器输出的上信号和下信号而变化的电流信号；
环过滤器，被配置为生成控制电压信号；
压控延迟线(VCDL)，被配置为响应于从环过滤器输出的控制电压信号而延迟参考信号，该VCDL具有多个串联并顺序生成延迟信号的单位延迟元件；以及
锁定检测器，被配置为根据参考信号和从VCDL输出的延迟信号来检测来自VCDL的输出信号的锁定状态。
24、权利要求23的DLL，其中锁定检测器包括：
锁定检测单元，被配置为根据参考信号和延迟信号而生成充电控制信号、被配置为根据该充电控制信号来控制充电电流、并被配置为根据随充电电流变化的电压而检测DLL的锁定状态，该充电电流包括第一和第二电流；以及
偏置单元，被配置为提供偏置电压，用于控制充电电流的量。
25、权利要求24的DLL，其中VCDL包括第一单位延迟元件、第二单位延迟元件、第三单位延迟元件、第四单位延迟元件、第五单位延迟元件、第六单位延迟元件和第七单位延迟元件，该第一到第七单位延迟元件是串联的。
26、权利要求25的DLL，其中锁定检测单元接收从第一单位延迟元件输出的第一延迟信号、从第二单位延迟元件输出的第二延迟信号、从第三单位延迟元件输出的第三延迟信号、从第四单位延迟元件输出的第四延迟信号、从第五单位延迟元件输出的第五延迟信号、从第六单位延迟元件输出的第六延迟信号和从第七单位延迟元件输出的第七延迟信号。
27、权利要求26的DLL，其中锁定检测单元包括：
充电单元，被配置为提供随充电电流变化的电压；
充电控制信号生成单元，被配置为根据参考信号和第三延迟信号而生成充电控制信号；
充电控制单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第一电流，用于以单位时间对充电单元充电；
放电单元，被配置为响应于由充电控制信号生成单元生成的充电控制信号，生成第二电流，用于以单位时间对充电单元放电；以及
锁定准备信号输出单元，被配置为当检测到锁定状态时输出锁定准备信号。
28、权利要求27的DLL，其中充电控制信号生成单元包括一个同(XNOR)门，其接收参考信号和第三延迟信号。
29、权利要求27的DLL，其中在参考信号电平和第三延迟信号的逻辑电平一样时，充电控制信号处于高电平，并且在参考信号和第三延迟信号不同时，充电控制信号处于低电平。
30、权利要求27的DLL，其中充电控制单元和放电控制单元在电源电压和接地端之间串联，并且充电控制单元并联于锁定决定节点，该锁定决定节点是充电控制单元和放电控制单元之间的连接点。
31、权利要求30的DLL，其中充电控制单元包括：
充电控制金属氧化物半导体(MOS)晶体管，耦连于电源电压，并被配置为响应于反相充电控制信号而导通；以及
第一偏置MOS晶体管，串联于充电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压而生成第一电流。
32、权利要求30的DLL，其中放电控制单元包括：
放电控制MOS晶体管，耦连于接地端，并被配置为响应于充电控制信号而导通；以及
第二偏置MOS晶体管，串联于放电控制MOS晶体管和锁定决定节点之间，并被配置为根据偏置单元提供的偏置电压而生成第二电流。
33、权利要求27的DLL，其中第一电流和第二电流的量基本相同。
34、权利要求27的DLL，其中单位时间是两个相邻延迟信号之间的时间间隔。
35、权利要求34的DLL，其中单位时间是参考信号的周期的大约七分之
36、权利要求27的DLL，其中充电单元包括电容器。
37、权利要求27的DLL，其中当锁定决定节点的电压被充电电流提高到锁定电压时，锁定准备信号输出单元输出锁定准备信号。
38、权利要求27的DLL，其中锁定准备输出单元是对噪声不敏感的施密特触发电路。
39、权利要求27的DLL，其中锁定检测单元包括：
解锁信号生成单元，被配置为根据参考信号和第七延迟信号来生成解锁信号；以及
解锁控制单元，并联于锁定决定节点，并被配置为响应于解锁信号生成单元生成的解锁信号，生成用于以单位时间对充电单元放电的第三电流。
40、权利要求39的DLL，其中当参考信号和第七延迟信号的逻辑电平相同时，解锁信号处于低电平，并且当参考信号和第七延迟信号的逻辑电平不同时，解锁信号处于高电平。
41、权利要求39的DLL，其中解锁信号生成单元包括接收参考信号和第七延迟信号的异或(XOR)门。
42、权利要求39的DLL，其中第三电流的量是第一电流的量的大约七倍。
43、权利要求39的DLL，其中解锁控制单元包括：
解锁控制MOS晶体管，耦连于接地端，并被配置为响应于解锁信号而导通；以及
第三偏置MOS晶体管，串联于锁定决定节点和解锁控制MOS晶体管之间，并被配置为根据偏置单元提供的偏置电压来生成用于对充电单元放电的第三电流。
44、权利要求24的DLL，其中锁定检测器还包括：
锁定信号输出单元，被配置为响应于从锁定检测单元提供的锁定准备信号而被激活、被配置为根据参考信号和至少一个延迟信号来确定参考信号是否异常、并被配置为当参考信号正常时输出一个锁定信号，该锁定信号指示DLL处于锁定状态。
45、权利要求44的DLL，其中锁定信号输出单元根据参考信号和第五延迟信号来确定参考信号是否异常。
46、权利要求45的DLL，其中锁定信号输出单元包括：
第一反相器，被配置为对第五延迟信号反相；
第一D触发器，被配置为当从锁定检测单元输出的锁定准备信号对第一D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第一时钟信号，以输出锁定参考信号，该第一时钟信号是第一反相器的输出信号；
第二D触发器，被配置为当从锁定检测单元输出的锁定准备信号对第二D触发器的复位清零时而被激活，并被配置为将参考信号锁定到第二时钟信号，以输出锁定参考信号，该第二时钟信号是第五延迟信号；
第二反相器，被配置为对第二D触发器的输出信号反相；
与非门，被配置为接收第一D触发器的输出信号和第二反相器的输出信号，以对第一D触发器的输出信号和第二反相器的输出进行与非操作；以及
第三反相器，被配置为对与非门的输出信号反相，以输出锁定信号。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902935B2 (en) | 2007-09-07 | 2011-03-08 | Huawei Technologies Co., Ltd. | Bias circuit and voltage-controlled oscillator |
| CN102055442A (zh) * | 2007-11-01 | 2011-05-11 | 钰创科技股份有限公司 | 全频率宽度的多重相位延迟锁定回路锁定频率的方法 |
| CN102404006A (zh) * | 2011-10-27 | 2012-04-04 | 天津大学 | 面向4g光载无线通信的频率综合电路 |
| CN104682954A (zh) * | 2015-02-06 | 2015-06-03 | 北京大学 | 一种半速率随机数据相位检测电路 |
| WO2017000672A1 (zh) * | 2015-07-02 | 2017-01-05 | 无锡华润上华半导体有限公司 | 延迟锁定环的检测方法和系统 |
| CN106603071A (zh) * | 2010-10-26 | 2017-04-26 | 马维尔国际贸易有限公司 | Pll双边沿锁定检测器 |
| CN113348647A (zh) * | 2018-12-13 | 2021-09-03 | 法雷奥开关和传感器有限责任公司 | 用于传输数据的双向电流调制网络通信系统 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7826549B1 (en) | 2006-11-02 | 2010-11-02 | Sudhir Aggarwal | Wireless communication transmitter and system having the same |
| US7889751B2 (en) * | 2007-03-06 | 2011-02-15 | Sudhir Aggarwal | Low power wireless communication system |
| US8456206B2 (en) * | 2011-06-20 | 2013-06-04 | Skyworks Solutions, Inc. | Phase-locked loop lock detect |
| US9584303B1 (en) | 2015-10-28 | 2017-02-28 | Futurewei Technologies, Inc. | Reference-less frequency detector with high jitter tolerance |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54115817U (zh) * | 1978-02-02 | 1979-08-14 | ||
| US4414517A (en) * | 1981-06-12 | 1983-11-08 | Joseph Mahig | Non-ringing phase responsive detector |
| US4527080A (en) * | 1983-07-18 | 1985-07-02 | At&T Bell Laboratories | Digital phase and frequency comparator circuit |
| JPS6384219A (ja) * | 1986-09-29 | 1988-04-14 | Kenwood Corp | 遅延ロツクドル−プのロツク・アンロツク検出回路 |
| US4872155A (en) * | 1987-03-13 | 1989-10-03 | Pioneer Electronic Corporation | Clock generator circuit and a synchronizing signal detection method in a sampled format system and a phase comparator circuit suited for generation of the clock |
| US5256989A (en) * | 1991-05-03 | 1993-10-26 | Motorola, Inc. | Lock detection for a phase lock loop |
| US5359635A (en) * | 1993-04-19 | 1994-10-25 | Codex, Corp. | Programmable frequency divider in a phase lock loop |
| US5530383A (en) * | 1994-12-05 | 1996-06-25 | May; Michael R. | Method and apparatus for a frequency detection circuit for use in a phase locked loop |
| US5784122A (en) * | 1995-06-21 | 1998-07-21 | Sony Corporation | Chroma lock detector |
| JP3442924B2 (ja) * | 1996-04-01 | 2003-09-02 | 株式会社東芝 | 周波数逓倍回路 |
| US5870002A (en) * | 1997-06-23 | 1999-02-09 | Exar Corporation | Phase-frequency lock detector |
| US5940609A (en) * | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| US5969576A (en) * | 1997-12-22 | 1999-10-19 | Philips Electronics North America Corporation | Phase locked loop lock condition detector |
| KR100284780B1 (ko) * | 1998-04-20 | 2001-03-15 | 윤종용 | 위상 동기 루프 회로의 위상 락 검출 회로 |
| JP3523069B2 (ja) * | 1998-06-30 | 2004-04-26 | 株式会社東芝 | 遅延型位相同期回路 |
| KR20000013403A (ko) * | 1998-08-07 | 2000-03-06 | 윤종용 | 위상 동기 루프 회로의 위상 락 검출 회로 |
| US6133769A (en) * | 1998-11-30 | 2000-10-17 | Vantis Corporation | Phase locked loop with a lock detector |
| JP3532490B2 (ja) | 2000-03-10 | 2004-05-31 | 日本電信電話株式会社 | ロック検出器及びそれを用いた位相同期回路 |
| DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
| US6614317B2 (en) * | 2001-05-24 | 2003-09-02 | Intel Corporation | Variable lock window for a phase locked loop |
| US7027548B1 (en) * | 2001-05-30 | 2006-04-11 | Alliance Semiconductor Corporation | Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings |
| CN1393993A (zh) * | 2001-07-02 | 2003-01-29 | 朗迅科技公司 | 延迟补偿电路 |
| JP4204210B2 (ja) * | 2001-08-29 | 2009-01-07 | 株式会社リコー | Ｐｌｌ回路 |
| KR100423012B1 (ko) | 2001-09-28 | 2004-03-16 | 주식회사 버카나와이어리스코리아 | 오(誤)동기 방지 기능을 가진 지연 동기 루프 회로 |
| NL1021440C2 (nl) * | 2001-09-28 | 2004-07-15 | Samsung Electronics Co Ltd | Vertragingsvergrendelde lus met meervoudige fasen. |
| JP3966012B2 (ja) * | 2002-02-21 | 2007-08-29 | セイコーエプソン株式会社 | 多相クロック生成回路およびクロック逓倍回路 |
| JP2004015088A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | 小数点分周方式ｐｌｌ周波数シンセサイザ |
| US6784707B2 (en) * | 2002-07-10 | 2004-08-31 | The Board Of Trustees Of The University Of Illinois | Delay locked loop clock generator |
| US6990165B2 (en) * | 2002-07-25 | 2006-01-24 | International Business Machines Corporation | Phase and frequency lock detector |
| US6670834B1 (en) * | 2002-09-12 | 2003-12-30 | Lsi Logic Corporation | Digital lock detect for dithering phase lock loops |
| US6870415B2 (en) * | 2002-09-12 | 2005-03-22 | Broadcom Corporation | Delay generator with controlled delay circuit |
| US7099244B2 (en) * | 2002-10-10 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | Wobble demodulator and wobble demodulation method |
| US6747518B1 (en) * | 2002-12-30 | 2004-06-08 | Broadcom Corporation | CDR lock detector with hysteresis |
| KR100513809B1 (ko) * | 2003-03-28 | 2005-09-13 | 주식회사 하이닉스반도체 | 위상 비교 신호 발생 회로 |
| WO2005027349A1 (en) * | 2003-09-08 | 2005-03-24 | Infineon Technologies Ag | Reset-free delay-locked loop |
| KR100549868B1 (ko) * | 2003-10-07 | 2006-02-06 | 삼성전자주식회사 | 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법 |
| KR100540930B1 (ko) * | 2003-10-31 | 2006-01-11 | 삼성전자주식회사 | 지연동기루프 회로 |
| CN100476448C (zh) * | 2003-11-20 | 2009-04-08 | 爱德万测试株式会社 | 时序比较器、数据取样装置、以及测试装置 |
| JP2005184196A (ja) * | 2003-12-17 | 2005-07-07 | Seiko Epson Corp | 遅延調整回路、集積回路装置、及び遅延調整方法 |
| US7042260B2 (en) * | 2004-06-14 | 2006-05-09 | Micron Technology, Inc. | Low power and low timing jitter phase-lock loop and method |
| US7015725B1 (en) * | 2004-12-06 | 2006-03-21 | Faraday Technology Corp. | Delay-locked loop device capable of anti-false-locking |
| US7233182B1 (en) * | 2004-12-10 | 2007-06-19 | Marvell International Ltd. | Circuitry for eliminating false lock in delay-locked loops |
| JP2006303663A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 光結合型絶縁回路 |
| US7199626B2 (en) * | 2005-06-17 | 2007-04-03 | Faraday Technology Corp. | Delay-locked loop device capable of anti-false-locking and related methods |
| US7271621B2 (en) * | 2005-09-30 | 2007-09-18 | Agere Systems Inc. | Method and apparatus for trimming a phase detector in a delay-locked-loop |
| US7239188B1 (en) * | 2005-11-01 | 2007-07-03 | Integrated Device Technology, Inc. | Locked-loop integrated circuits having speed tracking circuits therein |
| US7443761B2 (en) * | 2006-02-21 | 2008-10-28 | Micron Technology, Inc. | Loop filtering for fast PLL locking |
| US7336112B1 (en) * | 2006-08-21 | 2008-02-26 | Huaya Microelectronics, Ltd. | False lock protection in a delay-locked loop (DLL) |
-
2005
- 2005-08-10 KR KR1020050073211A patent/KR100682830B1/ko active IP Right Grant
-
2006
- 2006-07-28 US US11/495,277 patent/US7508245B2/en active Active
- 2006-08-10 CN CN2006101285136A patent/CN1913361B/zh active Active
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902935B2 (en) | 2007-09-07 | 2011-03-08 | Huawei Technologies Co., Ltd. | Bias circuit and voltage-controlled oscillator |
| CN102055442A (zh) * | 2007-11-01 | 2011-05-11 | 钰创科技股份有限公司 | 全频率宽度的多重相位延迟锁定回路锁定频率的方法 |
| CN106603071A (zh) * | 2010-10-26 | 2017-04-26 | 马维尔国际贸易有限公司 | Pll双边沿锁定检测器 |
| CN106603071B (zh) * | 2010-10-26 | 2020-06-05 | 马维尔亚洲私人有限公司 | Pll双边沿锁定检测器 |
| CN102404006A (zh) * | 2011-10-27 | 2012-04-04 | 天津大学 | 面向4g光载无线通信的频率综合电路 |
| CN104682954A (zh) * | 2015-02-06 | 2015-06-03 | 北京大学 | 一种半速率随机数据相位检测电路 |
| CN104682954B (zh) * | 2015-02-06 | 2017-07-18 | 北京大学 | 一种半速率随机数据相位检测电路 |
| WO2017000672A1 (zh) * | 2015-07-02 | 2017-01-05 | 无锡华润上华半导体有限公司 | 延迟锁定环的检测方法和系统 |
| US10797707B2 (en) | 2015-07-02 | 2020-10-06 | Csmc Technologies Fab2 Co., Ltd. | Delay locked loop detection method and system |
| CN113348647A (zh) * | 2018-12-13 | 2021-09-03 | 法雷奥开关和传感器有限责任公司 | 用于传输数据的双向电流调制网络通信系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7508245B2 (en) | 2009-03-24 |
| CN1913361B (zh) | 2012-12-19 |
| KR100682830B1 (ko) | 2007-02-15 |
| US20070035337A1 (en) | 2007-02-15 |
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