JP2004015088A - 小数点分周方式ｐｌｌ周波数シンセサイザ - Google Patents
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Abstract
【課題】スプリアス信号の抑圧が可能な、小数点分周方式のＰＬＬ周波数シンセサイザを得る。
【解決手段】位相比較器内に、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えた小数点分周方式ＰＬＬ周波数シンセサイザ。
【選択図】 図１
【解決手段】位相比較器内に、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えた小数点分周方式ＰＬＬ周波数シンセサイザ。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、スプリアス成分を抑えた小数点分周方式ＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
小数点分周方式ＰＬＬ周波数シンセサイザは、可変分周器の分周数を周期的に切り替えることにより、平均の分周数として、小数点以下の分周数を設定可能とした周波数シンセサイザである。この小数点分周方式ＰＬＬ周波数シンセサイザのメリットとしては、（１）チャンネル間隔よりも高い基準周波数（位相比較周波数）を設定でき、可変分周器の分周数を小さくできる。そのためＰＬＬのループゲインは大きくなり、周波数切替時間を高速にすることが可能となる。（２）可変分周器の分周数を小さくできるため、位相雑音が小さくなる。という二点があげられる。
【０００３】
図３に従来の小数点分周方式ＰＬＬ周波数シンセサイザの基本構成を示す。ここで１は基準発振器、２は基準周波数用分周器、３は位相比較器、４ａはチャージポンプ回路、５はループフィルタ、６は電圧制御発振器、７は可変分周器、８は分周数切替回路、９はシフトレジスタ、１０は加算器、１１はアキュムレータ、１３ａはチャージポンプバイアス回路である。
【０００４】
次に、図３、図４により従来の小数点分周方式ＰＬＬ周波数シンセサイザの動作を説明する。図３において、基準発振器１は信号Ｆｏｓｃを基準周波数用分周器２に出力し、基準周波数用分周器２は信号Ｆｏｓｃを分周した基準周波数信号Ｆｒｅｆを位相比較器３に出力する。位相比較器３は可変分周器７の出力と前記の基準周波数信号Ｆｒｅｆを比較し、チャージポンプ回路４ａにＵＰ信号またはＤＯＷＮ信号を出力する。ループフィルタ５はチャージポンプ回路４ａの出力電流を受けて電圧に変換し電圧制御発振器６に出力し、電圧制御発振器６からは信号Ｆｖｃｏが可変分周器７に出力されＰＬＬループが構成される。
【０００５】
ここで、整数分周ＰＬＬの場合は、整数分周数が直接可変分周器７に入力されるのに対して、小数点分周ＰＬＬの場合は、シフトレジスタ９に接続された分周数切替回路８が構成され、可変分周器７に分周数ＮまたはＮ＋１を周期的に出力することにより等価的に小数点分周を可能にしている。ここでシフトレジスタ９には可変分周器７の分周数値があらかじめ設定されており、整数分周値は分周数切替回路８中の加算器１０に入力され、小数分周値はアキュムレータ１１に入力される。具体的には、分周数切替回路８は基準周波数信号Ｆｒｅｆパルスの２ｋ回のうちｍ回だけ分周数をＮ＋１に切替え、残りの２ｋ−ｍ回を分周数Ｎに切り替える動作をすることにより、平均の分周数として等価的に（Ｎ＋ｍ）／２ｋの分周数を設定することができる。
【０００６】
図４に一例として、ｍ＝１，ｋ＝２の場合について、すなわち（Ｎ＋１）／４分周の時の基準周波数Ｆｒｅｆと可変分周器７の出力と位相誤差出力の関係を示す。この例において、４回の可変分周器７の出力のうち３回を分周数Ｎ、残り１回を分周数Ｎ＋１にすることにより、４回の平均分周数は（Ｎ＋１）／４となる。しかし、基準周波数Ｆｒｅｆとの位相誤差が発生し、位相誤差量（この例の場合位相進み）が位相比較器３から信号として出力される。この信号の周期性は基準周波数Ｆｒｅｆの周期の４倍になるため、基準周波数の１／４の周波数スプリアスが発生することになる。
【０００７】
このため従来においては、図５に示すようにアキュムレータ１１の出力値を入力とし、チャージポンプ回路４に出力するチャージポンプバイアス回路１３ａを設けていた。このチャージポンプバイアス回路１３ａは、ＩＣＰＭＢＩＡＳを基準バイアス電流とし、ミラー電流が１：２１：２２：…：２ｋ−１となるようにトランジスタサイズを変化させたＫ段のカレントミラー回路で構成され、またＮチャンネルＭＯＳトランジスタのドレインを共通接続出力とし、チャージポンプ回路４ａのソース基準バイアス電流源となるＰチャンネルＭＯＳトランジスタのドレインと接続されている。またさらにアキュムレータ１１（図５の場合Ｋビット）の出力はＮチャンネルＭＯＳトランジスタのゲート部に接続されるが、ここでビット数の小さいものはミラー比の小さいもの、ビット数の大きいものはミラー比の大きいものと接続されている。
【０００８】
このように構成されたチャージポンプバイアス回路１３ａは、アキュムレータ１１からの入力値に比例したバイアス電流を発生し、チャージポンプ回路４ａのソース電流にのみ加算されるようになっている。
【０００９】
一方チャージポンプ回路４ａは、ＩＣＰＢＩＡＳを基準バイアス電流とし、カレントミラー回路のミラー比により電流値をＮ倍にして、位相比較器３からのＵＰ信号によりＰＭＯＳトランジスタからはソース電流が出力され、また位相比較器３からのＤＯＷＮ信号によりＮＭＯＳトランジスタからはシンク電流が流れるように構成されている。
このような構成により、小数点分周動作に用いるアキュムレータ１１の出力信号値に比例した位相誤差補償電流（スプリアスキャンセル電流）をチャージポンプ回路４ａのソース電流に加算することにより、小数点分周方式ＰＬＬの位相誤差をキャンセルしていた。
【００１０】
【発明が解決しようとする課題】
以上説明した従来の構成による位相誤差補償電流を印加する時間は、図６に示すような従来の位相比較器３において、不感帯防止のために生成しているゲート遅延時間であり、従ってチャージポンプ電流のシンク・ソースが同時にオンする時間であった。
しかしながら、位相比較器３のゲート遅延時間は、素子の製造時のバラツキや、動作温度、動作電源電圧等により変化するため、スプリアス信号の抑圧量もバラツキが生じることになり、特に携帯電話等の無線機器に用いる場合には、そのスプリアス信号が妨害信号として作用し問題であった。
【００１１】
そのため、従来はスプリアス信号の抑圧度の変動を抑えるために、遅延ゲートと同一素子を用いた図７に示すようなリングオシレータ回路を別途設け、その発振周期をモニタし、スプリアスキャンセル電流を発振周期に比例したバイアス源として発生させることも行われていた。
しかしながら、その場合においても、製造バラツキ等により遅延素子間のバラツキは吸収できず、そのバラツキ量が大きい時、スプリアス信号の抑圧度が低下してしまうという問題があった。
【００１２】
本発明の目的は、以上説明したようにゲート素子が製造バラツキを生じても、所望のスプリアス信号の抑圧が可能な小数点分周方式ＰＬＬ周波数シンセサイザを得る事をその目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る小数点分周方式ＰＬＬ周波数シンセサイザは、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を位相比較器内に備えたものである。
【００１４】
また、ゲート遅延素子は、トランスミッションゲートによりスイッチングされるものである。
【００１５】
また、トランスミッションゲートは、分周数の更新に用いられるセット信号により制御されるものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１に本発明の小数点分周方式ＰＬＬ周波数シンセサイザに用いられる位相比較器を示す。ここで、Ｑ１〜Ｑ（２Ｎ−１）、およびＴＲ１〜ＴＲ６はＮＡＮＤゲート、また、ＩＮＶ１、ＩＮＶ２はインバータ、ＴＲＭ１〜ＴＲＭ４はトランスミッションゲート、ＲＯＮ、ＲＯＭＢ、ＲＯＳＣは信号をそれぞれ表わす。
図１において、図６に示す従来の位相比較器と異なる点は、ゲート遅延素子（Ｑ１、Ｑ２、・・・、Ｑ（２Ｎ−１）で構成される）の前段および後段にトランスミッションゲートＴＲＭ１、およびＴＲＭ２を接続し、かつトランスミッションゲートＴＲＭ１、ＴＲＭ２は同一形状の素子で構成されていることである。ここで位相比較器の遅延時間はトランスミッションゲートＴＲＭ１とＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）の合計遅延時間で決定する。
また、トランスミッションゲートＴＲＭ３、およびＴＲＭ４が設けられているが、これらは常にＯＮ固定である。ここでトランスミッションゲートＴＲＭ３はＦｖｃｏ／Ｎの位相進み、遅れにかかわらず、常に同時ＯＮ幅を一定に保つために挿入している。一方トランスミッションゲートＴＲＭ４はトランスミッションゲートＴＲＭ２と同一形状であり寄生容量が同じになるように接続されている。
【００１７】
ここで、ＣＯＮＴ信号は、トランスミッションゲートＴＲＭ１およびＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）をゲート遅延素子として動作するか、または、リングオシレータとして動作するかを制御する信号であり、ＰＬＬの分周数を更新する際に用いるセット信号を用いることができる。ＣＯＮＴ信号の同相信号がＲＯＮ信号であり、逆相がＲＯＮＢ信号である。
ＣＯＮＴ＝Ｌの時、ＲＯＮ＝ＬおよびＲＯＮＢ＝Ｈ信号になり、トランスミッションゲートＴＲＭ１がＯＮし、トランスミッションゲートＴＲＭ２がＯＦＦする。この時、位相比較器としては従来の位相比較器と同様な動作を行い、Ｆｒｅｆ信号とＦｖｃｏ／Ｎ信号の位相差に相当する時間だけ、ＵＰ信号がＬ出力するか、もしくは、ＤＮ信号（ＤＯＷＮ信号）がＨ出力する。
【００１８】
図２にＣＯＮＴ＝Ｌ時の位相比較器の動作説明をする。Ｆｒｅｆ信号と比べて、Ｆｖｃｏ／Ｎ信号の位相がΔＴだけ進んで入力された時、ＵＰ信号より先にＤＮ信号がＨ出力し、それにΔＴだけ遅れてＤＮ信号がＬ出力される。
逆に、Ｆｒｅｆ信号に比べて、Ｆｖｃｏ／Ｎ信号がΔＴだけ遅れて入力された時、ＵＰ信号と比べて、ＤＮ信号が遅れてＨ出力し、遅れ時間はΔＴになる。
【００１９】
また、ここでＵＰ信号、ＤＮ信号ともにＯＮする時間Δｔがあるが、位相比較器の不感帯防止のためであり、遅延時間は、トランスミッションゲートＴＲＭ１、およびＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）で決まる。
【００２０】
次にＣＯＮＴ＝Ｈの時は、ＲＯＮ＝ＨおよびＲＯＮＢ＝Ｌ信号になり、トランスミッションゲートＴＲＭ１がＯＦＦし、ＴＲＭ２がＯＮする。また、ＮＡＮＤゲートＴＲ１およびＴＲ２の出力信号は、ＲＯＮＢ信号がＬになるためＨ固定になり、インバータＩＮＶ１とＩＮＶ２により極性が反転し、ＮＡＮＤゲートＴＲ３、ＴＲ４の片側の入力がＬに確定するため、ＮＡＮＤゲートＴＲ３、ＴＲ４、の出力がＨ固定になる。また、ＮＡＮＤゲートＴＲ６の片側入力はＲＯＮＢ（Ｌ）であるため出力はＨ固定になる。このようにして、トランスミッションゲートＴＲＭ１、ＮＡＮＤゲートＱ１、〜Ｑ（２Ｎ−１）、トランスミッションゲートＴＲＭ２はループ状に接続され、トランジスタの接続段数が奇数段で位相が反転するためリングオシレータとして動作する。発振周波数は、ゲート遅延時間の２倍の逆数になるため、このリングオシレータの発振周期をモニタすることは、遅延時間を測定することと等しくなる。
【００２１】
このように構成することにより、ゲート遅延素子は位相比較器内に構成されているために、素子間の製造バラツキの影響を受けにくく、所望のスプリアス信号の抑圧が可能な位相比較器を得ることができる。
また図１においては、ゲート遅延素子はＮＡＮＤ素子とインバータから成るが、インバータのみで構成してもよい。
【００２２】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００２３】
第１の発明においては、小数点分周方式ＰＬＬループを構成する位相比較器において、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えたことにより、小数点分周方式ＰＬＬ周波数シンセサイザ特有の小数点補償により発生するスプリアス周波数レベルの抑圧度のバラツキを抑えることができる。
【００２４】
第２の発明においては、ゲート遅延素子は、トランスミッションゲートによりスイッチングされるため、簡単な構成とすることができる。
【００２５】
第３の発明においては、トランスミッションゲートは、分周数の更新に用いられるセット信号により制御されることにより、特に新たな制御信号を発生させることなく、簡単な構成とすることができる。
【図面の簡単な説明】
【図１】実施の形態１における位相比較器の回路図。
【図２】実施の形態１における位相比較器の出力波形図。
【図３】従来の小数点分周方式ＰＬＬシンセサイザの構成図
【図４】従来の小数点分周方式ＰＬＬシンセサイザにおける基準周波数信号と可変分周器の出力信号と位相誤差出力の関係を示す図。
【図５】従来のチャージポンプ回路およびチャージポンプバイアス回路を示す回路図。
【図６】従来の位相比較器を示す回路図。
【図７】従来のリングオシレータを示す回路図。
【符号の説明】
１ 基準発振器、２ 基準周波数用分周器、３ 位相比較器、４ａ チャージポンプ回路、８ 分周数切替回路、１３ａ チャージポンプバイアス回路。
【発明の属する技術分野】
この発明は、スプリアス成分を抑えた小数点分周方式ＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
小数点分周方式ＰＬＬ周波数シンセサイザは、可変分周器の分周数を周期的に切り替えることにより、平均の分周数として、小数点以下の分周数を設定可能とした周波数シンセサイザである。この小数点分周方式ＰＬＬ周波数シンセサイザのメリットとしては、（１）チャンネル間隔よりも高い基準周波数（位相比較周波数）を設定でき、可変分周器の分周数を小さくできる。そのためＰＬＬのループゲインは大きくなり、周波数切替時間を高速にすることが可能となる。（２）可変分周器の分周数を小さくできるため、位相雑音が小さくなる。という二点があげられる。
【０００３】
図３に従来の小数点分周方式ＰＬＬ周波数シンセサイザの基本構成を示す。ここで１は基準発振器、２は基準周波数用分周器、３は位相比較器、４ａはチャージポンプ回路、５はループフィルタ、６は電圧制御発振器、７は可変分周器、８は分周数切替回路、９はシフトレジスタ、１０は加算器、１１はアキュムレータ、１３ａはチャージポンプバイアス回路である。
【０００４】
次に、図３、図４により従来の小数点分周方式ＰＬＬ周波数シンセサイザの動作を説明する。図３において、基準発振器１は信号Ｆｏｓｃを基準周波数用分周器２に出力し、基準周波数用分周器２は信号Ｆｏｓｃを分周した基準周波数信号Ｆｒｅｆを位相比較器３に出力する。位相比較器３は可変分周器７の出力と前記の基準周波数信号Ｆｒｅｆを比較し、チャージポンプ回路４ａにＵＰ信号またはＤＯＷＮ信号を出力する。ループフィルタ５はチャージポンプ回路４ａの出力電流を受けて電圧に変換し電圧制御発振器６に出力し、電圧制御発振器６からは信号Ｆｖｃｏが可変分周器７に出力されＰＬＬループが構成される。
【０００５】
ここで、整数分周ＰＬＬの場合は、整数分周数が直接可変分周器７に入力されるのに対して、小数点分周ＰＬＬの場合は、シフトレジスタ９に接続された分周数切替回路８が構成され、可変分周器７に分周数ＮまたはＮ＋１を周期的に出力することにより等価的に小数点分周を可能にしている。ここでシフトレジスタ９には可変分周器７の分周数値があらかじめ設定されており、整数分周値は分周数切替回路８中の加算器１０に入力され、小数分周値はアキュムレータ１１に入力される。具体的には、分周数切替回路８は基準周波数信号Ｆｒｅｆパルスの２ｋ回のうちｍ回だけ分周数をＮ＋１に切替え、残りの２ｋ−ｍ回を分周数Ｎに切り替える動作をすることにより、平均の分周数として等価的に（Ｎ＋ｍ）／２ｋの分周数を設定することができる。
【０００６】
図４に一例として、ｍ＝１，ｋ＝２の場合について、すなわち（Ｎ＋１）／４分周の時の基準周波数Ｆｒｅｆと可変分周器７の出力と位相誤差出力の関係を示す。この例において、４回の可変分周器７の出力のうち３回を分周数Ｎ、残り１回を分周数Ｎ＋１にすることにより、４回の平均分周数は（Ｎ＋１）／４となる。しかし、基準周波数Ｆｒｅｆとの位相誤差が発生し、位相誤差量（この例の場合位相進み）が位相比較器３から信号として出力される。この信号の周期性は基準周波数Ｆｒｅｆの周期の４倍になるため、基準周波数の１／４の周波数スプリアスが発生することになる。
【０００７】
このため従来においては、図５に示すようにアキュムレータ１１の出力値を入力とし、チャージポンプ回路４に出力するチャージポンプバイアス回路１３ａを設けていた。このチャージポンプバイアス回路１３ａは、ＩＣＰＭＢＩＡＳを基準バイアス電流とし、ミラー電流が１：２１：２２：…：２ｋ−１となるようにトランジスタサイズを変化させたＫ段のカレントミラー回路で構成され、またＮチャンネルＭＯＳトランジスタのドレインを共通接続出力とし、チャージポンプ回路４ａのソース基準バイアス電流源となるＰチャンネルＭＯＳトランジスタのドレインと接続されている。またさらにアキュムレータ１１（図５の場合Ｋビット）の出力はＮチャンネルＭＯＳトランジスタのゲート部に接続されるが、ここでビット数の小さいものはミラー比の小さいもの、ビット数の大きいものはミラー比の大きいものと接続されている。
【０００８】
このように構成されたチャージポンプバイアス回路１３ａは、アキュムレータ１１からの入力値に比例したバイアス電流を発生し、チャージポンプ回路４ａのソース電流にのみ加算されるようになっている。
【０００９】
一方チャージポンプ回路４ａは、ＩＣＰＢＩＡＳを基準バイアス電流とし、カレントミラー回路のミラー比により電流値をＮ倍にして、位相比較器３からのＵＰ信号によりＰＭＯＳトランジスタからはソース電流が出力され、また位相比較器３からのＤＯＷＮ信号によりＮＭＯＳトランジスタからはシンク電流が流れるように構成されている。
このような構成により、小数点分周動作に用いるアキュムレータ１１の出力信号値に比例した位相誤差補償電流（スプリアスキャンセル電流）をチャージポンプ回路４ａのソース電流に加算することにより、小数点分周方式ＰＬＬの位相誤差をキャンセルしていた。
【００１０】
【発明が解決しようとする課題】
以上説明した従来の構成による位相誤差補償電流を印加する時間は、図６に示すような従来の位相比較器３において、不感帯防止のために生成しているゲート遅延時間であり、従ってチャージポンプ電流のシンク・ソースが同時にオンする時間であった。
しかしながら、位相比較器３のゲート遅延時間は、素子の製造時のバラツキや、動作温度、動作電源電圧等により変化するため、スプリアス信号の抑圧量もバラツキが生じることになり、特に携帯電話等の無線機器に用いる場合には、そのスプリアス信号が妨害信号として作用し問題であった。
【００１１】
そのため、従来はスプリアス信号の抑圧度の変動を抑えるために、遅延ゲートと同一素子を用いた図７に示すようなリングオシレータ回路を別途設け、その発振周期をモニタし、スプリアスキャンセル電流を発振周期に比例したバイアス源として発生させることも行われていた。
しかしながら、その場合においても、製造バラツキ等により遅延素子間のバラツキは吸収できず、そのバラツキ量が大きい時、スプリアス信号の抑圧度が低下してしまうという問題があった。
【００１２】
本発明の目的は、以上説明したようにゲート素子が製造バラツキを生じても、所望のスプリアス信号の抑圧が可能な小数点分周方式ＰＬＬ周波数シンセサイザを得る事をその目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る小数点分周方式ＰＬＬ周波数シンセサイザは、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を位相比較器内に備えたものである。
【００１４】
また、ゲート遅延素子は、トランスミッションゲートによりスイッチングされるものである。
【００１５】
また、トランスミッションゲートは、分周数の更新に用いられるセット信号により制御されるものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１に本発明の小数点分周方式ＰＬＬ周波数シンセサイザに用いられる位相比較器を示す。ここで、Ｑ１〜Ｑ（２Ｎ−１）、およびＴＲ１〜ＴＲ６はＮＡＮＤゲート、また、ＩＮＶ１、ＩＮＶ２はインバータ、ＴＲＭ１〜ＴＲＭ４はトランスミッションゲート、ＲＯＮ、ＲＯＭＢ、ＲＯＳＣは信号をそれぞれ表わす。
図１において、図６に示す従来の位相比較器と異なる点は、ゲート遅延素子（Ｑ１、Ｑ２、・・・、Ｑ（２Ｎ−１）で構成される）の前段および後段にトランスミッションゲートＴＲＭ１、およびＴＲＭ２を接続し、かつトランスミッションゲートＴＲＭ１、ＴＲＭ２は同一形状の素子で構成されていることである。ここで位相比較器の遅延時間はトランスミッションゲートＴＲＭ１とＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）の合計遅延時間で決定する。
また、トランスミッションゲートＴＲＭ３、およびＴＲＭ４が設けられているが、これらは常にＯＮ固定である。ここでトランスミッションゲートＴＲＭ３はＦｖｃｏ／Ｎの位相進み、遅れにかかわらず、常に同時ＯＮ幅を一定に保つために挿入している。一方トランスミッションゲートＴＲＭ４はトランスミッションゲートＴＲＭ２と同一形状であり寄生容量が同じになるように接続されている。
【００１７】
ここで、ＣＯＮＴ信号は、トランスミッションゲートＴＲＭ１およびＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）をゲート遅延素子として動作するか、または、リングオシレータとして動作するかを制御する信号であり、ＰＬＬの分周数を更新する際に用いるセット信号を用いることができる。ＣＯＮＴ信号の同相信号がＲＯＮ信号であり、逆相がＲＯＮＢ信号である。
ＣＯＮＴ＝Ｌの時、ＲＯＮ＝ＬおよびＲＯＮＢ＝Ｈ信号になり、トランスミッションゲートＴＲＭ１がＯＮし、トランスミッションゲートＴＲＭ２がＯＦＦする。この時、位相比較器としては従来の位相比較器と同様な動作を行い、Ｆｒｅｆ信号とＦｖｃｏ／Ｎ信号の位相差に相当する時間だけ、ＵＰ信号がＬ出力するか、もしくは、ＤＮ信号（ＤＯＷＮ信号）がＨ出力する。
【００１８】
図２にＣＯＮＴ＝Ｌ時の位相比較器の動作説明をする。Ｆｒｅｆ信号と比べて、Ｆｖｃｏ／Ｎ信号の位相がΔＴだけ進んで入力された時、ＵＰ信号より先にＤＮ信号がＨ出力し、それにΔＴだけ遅れてＤＮ信号がＬ出力される。
逆に、Ｆｒｅｆ信号に比べて、Ｆｖｃｏ／Ｎ信号がΔＴだけ遅れて入力された時、ＵＰ信号と比べて、ＤＮ信号が遅れてＨ出力し、遅れ時間はΔＴになる。
【００１９】
また、ここでＵＰ信号、ＤＮ信号ともにＯＮする時間Δｔがあるが、位相比較器の不感帯防止のためであり、遅延時間は、トランスミッションゲートＴＲＭ１、およびＮＡＮＤゲートＱ１〜Ｑ（２Ｎ−１）で決まる。
【００２０】
次にＣＯＮＴ＝Ｈの時は、ＲＯＮ＝ＨおよびＲＯＮＢ＝Ｌ信号になり、トランスミッションゲートＴＲＭ１がＯＦＦし、ＴＲＭ２がＯＮする。また、ＮＡＮＤゲートＴＲ１およびＴＲ２の出力信号は、ＲＯＮＢ信号がＬになるためＨ固定になり、インバータＩＮＶ１とＩＮＶ２により極性が反転し、ＮＡＮＤゲートＴＲ３、ＴＲ４の片側の入力がＬに確定するため、ＮＡＮＤゲートＴＲ３、ＴＲ４、の出力がＨ固定になる。また、ＮＡＮＤゲートＴＲ６の片側入力はＲＯＮＢ（Ｌ）であるため出力はＨ固定になる。このようにして、トランスミッションゲートＴＲＭ１、ＮＡＮＤゲートＱ１、〜Ｑ（２Ｎ−１）、トランスミッションゲートＴＲＭ２はループ状に接続され、トランジスタの接続段数が奇数段で位相が反転するためリングオシレータとして動作する。発振周波数は、ゲート遅延時間の２倍の逆数になるため、このリングオシレータの発振周期をモニタすることは、遅延時間を測定することと等しくなる。
【００２１】
このように構成することにより、ゲート遅延素子は位相比較器内に構成されているために、素子間の製造バラツキの影響を受けにくく、所望のスプリアス信号の抑圧が可能な位相比較器を得ることができる。
また図１においては、ゲート遅延素子はＮＡＮＤ素子とインバータから成るが、インバータのみで構成してもよい。
【００２２】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００２３】
第１の発明においては、小数点分周方式ＰＬＬループを構成する位相比較器において、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えたことにより、小数点分周方式ＰＬＬ周波数シンセサイザ特有の小数点補償により発生するスプリアス周波数レベルの抑圧度のバラツキを抑えることができる。
【００２４】
第２の発明においては、ゲート遅延素子は、トランスミッションゲートによりスイッチングされるため、簡単な構成とすることができる。
【００２５】
第３の発明においては、トランスミッションゲートは、分周数の更新に用いられるセット信号により制御されることにより、特に新たな制御信号を発生させることなく、簡単な構成とすることができる。
【図面の簡単な説明】
【図１】実施の形態１における位相比較器の回路図。
【図２】実施の形態１における位相比較器の出力波形図。
【図３】従来の小数点分周方式ＰＬＬシンセサイザの構成図
【図４】従来の小数点分周方式ＰＬＬシンセサイザにおける基準周波数信号と可変分周器の出力信号と位相誤差出力の関係を示す図。
【図５】従来のチャージポンプ回路およびチャージポンプバイアス回路を示す回路図。
【図６】従来の位相比較器を示す回路図。
【図７】従来のリングオシレータを示す回路図。
【符号の説明】
１ 基準発振器、２ 基準周波数用分周器、３ 位相比較器、４ａ チャージポンプ回路、８ 分周数切替回路、１３ａ チャージポンプバイアス回路。
Claims (3)
- 小数点分周方式ＰＬＬループを構成する位相比較器において、所定の周波数にロックしょうとする時にはリングオシレータとして動作し、小数点分周動作のときは不感帯防止用遅延素子として動作するゲート遅延素子、を備えたことを特徴とする小数点分周方式ＰＬＬ周波数シンセサイザ。
- 前記ゲート遅延素子は、トランスミッションゲートによりスイッチングされることを特徴とする請求項１に記載の小数点分周方式ＰＬＬ周波数シンセサイザ。
- 前記トランスミッションゲートは、分周数の更新に用いられるセット信号により制御されることを特徴とする請求項２に記載の小数点分周方式ＰＬＬ周波数シンセサイザ。
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